ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Vzorový příklad. Zadání: Na přípravku realizujte kombinační obvod představující funkci logického součinu dvou vstupů. Mající následující pravdivostní tabulku.
x1 0 0 1 1
x0 0 1 0 1
y 0 0 0 1
Rovnicí y = x1 . x0 Přiřazení signálů: Tlačítko 0 ... x0 ... pin G12
vstup
Tlačítko 1 ... x1 ... pin C11
vstup
LED 0
výstup
... y
... pin M5
Postup v prostředí ISE
Y14SAP – Struktura a architektura počítačů
1 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Otevření nového projektu.
Založení nového projektu.
Y14SAP – Struktura a architektura počítačů
2 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Založení projektu „navod_01“.
1. Definovat jméno projektu.
2. Vybrat pracovní adresář. 3. Stručná charakteristika projektu. (není nutné) 4. Volba typu zdrojového souboru: 4.1. „Schematic“, 4.2. „HDL“, 4.3. atd.
5. Po nastavení.
Y14SAP – Struktura a architektura počítačů
3 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Volba typu obvodu.
Po nastavení.
Y14SAP – Struktura a architektura počítačů
4 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Založení kořenového zdrojového souboru.
Pro založení nového zdrojového kořenového souboru
Y14SAP – Struktura a architektura počítačů
5 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Založení kořenového zdrojového souboru.
1. Volba typu zdrojového souboru.
2. Zadání jména souboru.
3. Po nastavení.
Y14SAP – Struktura a architektura počítačů
6 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Založení kořenového zdrojového souboru – rekapitulace.
Vytvoření souboru.
Y14SAP – Struktura a architektura počítačů
7 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Založení kořenového zdrojového souboru.
Další krok.
Y14SAP – Struktura a architektura počítačů
8 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Přidání existujícího zdrojového souboru.
Aktuálně není využito!
Další krok.
Y14SAP – Struktura a architektura počítačů
9 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Rekapitulace dat projektu.
Dokončení založení projektu.
Y14SAP – Struktura a architektura počítačů
10 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Start projektu v ISE.
Volba zdrojového souboru.
Y14SAP – Struktura a architektura počítačů
11 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Tvorba zdrojového souboru.
Editace a posun grafických prvků. Propojovací vodič.
V/V porty. Vkládání logických bloků.
Okna volby logických komponentů.
Y14SAP – Struktura a architektura počítačů
12 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Tvorba zdrojového souboru.
1. Editační režim práce. 2. Klikem na symbol rozhraní se aktivuje okno editace rozhraní.
Y14SAP – Struktura a architektura počítačů
13 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Tvorba zdrojového souboru.
Klikem na tento symbol přepneme okno editace.
Y14SAP – Struktura a architektura počítačů
14 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Tvorba zdrojového souboru.
Definujeme označení přijatelné pro uživatele. Okno uzavřeme. Postupně přejmenujeme všechny symboly rozhraní.
Y14SAP – Struktura a architektura počítačů
15 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Tvorba zdrojového souboru.
Pro další práci na projektu přepneme do záložky „Design“.
Y14SAP – Struktura a architektura počítačů
16 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Přiřazení „PINů“ obvodu k příslušným signálům prostřednictvím souboru „*.UCF“.
Požadavek na kopírování a připojení souboru do projektu.
Y14SAP – Struktura a architektura počítačů
17 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Nalezení, kopírování a připojení souboru „*.UCF“ do projektu.
Nalezení souboru „*.UCF“ v zadaném adresáři.
Provedu kopírování a připojení souboru.
Y14SAP – Struktura a architektura počítačů
18 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Kontrola, kopírování a připojeni souboru do projektu.
Dokončení kopírování a připojení.
Y14SAP – Struktura a architektura počítačů
19 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Úprava souboru popisu PINů obvodu.
Volba souboru „*.UCF“. Klikem na symbol se otevře okno textové editace souboru „*.UCF“.
Y14SAP – Struktura a architektura počítačů
20 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Otevření textového editoru.
Y14SAP – Struktura a architektura počítačů
21 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Vzorový soubor přiřazení některých pinů na přípravku „BASYS 2“ pro předmět Y14SAP. # Vystup: LED diody na cislici zobrazovace NET "ca" LOC = L14 | IOSTANDARD = LVCMOS33; NET "cb" LOC = H12 | IOSTANDARD = LVCMOS33; NET "cc" LOC = N14 | IOSTANDARD = LVCMOS33; NET "cd" LOC = N11 | IOSTANDARD = LVCMOS33; NET "ce" LOC = P12 | IOSTANDARD = LVCMOS33; NET "cf" LOC = L13 | IOSTANDARD = LVCMOS33; NET "cg" LOC = M12 | IOSTANDARD = LVCMOS33; NET "dp" LOC = N13 | IOSTANDARD = LVCMOS33; # Vystup: Volba cislice v zobrazovaci NET "an_0" LOC = F12 | IOSTANDARD = LVCMOS33; NET "an_1" LOC = J12 | IOSTANDARD = LVCMOS33; NET "an_2" LOC = M13 | IOSTANDARD = LVCMOS33; NET "an_3" LOC = K14 | IOSTANDARD = LVCMOS33; # Vystup: LED diody u prepinacu NET "ld_0" LOC = M5 | IOSTANDARD = LVCMOS33; NET "ld_1" LOC = M11 | IOSTANDARD = LVCMOS33; NET "ld_2" LOC = P7 | IOSTANDARD = LVCMOS33; NET "ld_3" LOC = P6 | IOSTANDARD = LVCMOS33; NET "ld_4" LOC = N5 | IOSTANDARD = LVCMOS33; NET "ld_5" LOC = N4 | IOSTANDARD = LVCMOS33; NET "ld_6" LOC = P4 | IOSTANDARD = LVCMOS33; NET "ld_7" LOC = G1 | IOSTANDARD = LVCMOS33;
# Vstup: hodin NET "clk_1Hz" LOC = C8 | IOSTANDARD = LVCMOS33; NET "clk_50MHz" LOC = B8 | IOSTANDARD = LVCMOS33; NET "clk_50MHz" SLEW = FAST; NET "clk_50MHz" CLOCK_DEDICATED_ROUTE = FALSE; NET "clk_50MHz" TNM_NET = clk_50MHz; TIMESPEC TS_clk_50MHz = PERIOD "clk_50MHz" 20 ns HIGH 50 %; # Vstup: PREPINACE NET "sw_0" LOC = P11 | IOSTANDARD = LVCMOS33; NET "sw_1" LOC = L3 | IOSTANDARD = LVCMOS33; NET "sw_2" LOC = K3 | IOSTANDARD = LVCMOS33; NET "sw_3" LOC = B4 | IOSTANDARD = LVCMOS33; NET "sw_4" LOC = G3 | IOSTANDARD = LVCMOS33; NET "sw_5" LOC = F3 | IOSTANDARD = LVCMOS33; NET "sw_6" LOC = E2 | IOSTANDARD = LVCMOS33; NET "sw_7" LOC = N3 | IOSTANDARD = LVCMOS33; # Vstup: TLACITKA NET "btn_0" LOC = G12 | IOSTANDARD = LVCMOS33; NET "btn_1" LOC = C11 | IOSTANDARD = LVCMOS33; NET "btn_2" LOC = M4 | IOSTANDARD = LVCMOS33; NET "btn_3" LOC = A7 | IOSTANDARD = LVCMOS33;
Stručný popis souboru definice přiřazení PINů. #
jednořádkový komentář,
Popis významu přiřazovacího výrazu. NET "jménoSignálu" LOC = označeníPinu | IOSTANDARD = typPortu; Při provádění editace pro konkrétní úlohu budou nevyužité řádky v definičním souboru transformovány (převedeny) pomocí znaku " # " na jednořádkový komentář nebo budou ze souboru příslušné řádky odstraněny. Jména signálů musí být sjednocena mezi souborem „*.UCF“ a zdrojovým souborem popisu logické funkce. Y14SAP – Struktura a architektura počítačů
22 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Přiřazení PINů obvodu u vzorového příkladu k příslušným signálům. Obsah souboru „*.UCF“ # Vstup: TLACITKA NET “X0” LOC = G12 | IOSTANDARD = LVCMOS33; # oznaceni na desce btn_0 NET “X1” LOC = C11 | IOSTANDARD = LVCMOS33; # oznaceni na desce btn_1 # Vystup: LED diody u prepinacu NET “Y” LOC = M5 |IOSTANDARD = LVCMOS33; # oznaceni na desce ld_0
Y14SAP – Struktura a architektura počítačů
23 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Překlad zdrojového souboru.
Volba překladu ze zdrojové podoby do logického a technologického schématu.
Spuštění překladu.
Y14SAP – Struktura a architektura počítačů
24 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Překlad zdrojového souboru. Zobrazení technologického schématu.
Y14SAP – Struktura a architektura počítačů
25 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Překlad zdrojového souboru.
Y14SAP – Struktura a architektura počítačů
26 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Překlad zdrojového souboru.
Y14SAP – Struktura a architektura počítačů
27 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Překlad zdrojového souboru.
Přesun vybraných komponent.
Volba komponent pro zobrazení technologického schématu.
Y14SAP – Struktura a architektura počítačů
28 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Překlad zdrojového souboru.
Přesunuté komponenty. Generování technologického schématu. Y14SAP – Struktura a architektura počítačů
29 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Překlad zdrojového souboru.
Technologické schéma. Y14SAP – Struktura a architektura počítačů
30 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Překlad zdrojového souboru – technologické schéma.
Y14SAP – Struktura a architektura počítačů
31 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Simulace logické funkce obvodu – Inicializace simulace (behaviorální simulace).
1. Přepnutí do simulace logické funkce. 2. Přidat soubor popisu průběhu simulace. 3. Volba „Behavioral“ simulace.
Y14SAP – Struktura a architektura počítačů
32 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Simulace logické funkce obvodu – Založení testovacího souboru.
Volba typu souboru. „VHDL Test Bench“
Y14SAP – Struktura a architektura počítačů
33 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Simulace logické funkce obvodu – Založení testovacího souboru formátu VHDL.
1. pojmenování testovacího souboru.
2. Další krok.
Y14SAP – Struktura a architektura počítačů
34 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Simulace logické funkce obvodu – Připojení testovacího souboru do projektu.
Odsouhlasení připojení souboru do projektu.
Y14SAP – Struktura a architektura počítačů
35 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Simulace logické funkce obvodu – Rekapitulace.
Založení souboru a jeho připojení do projektu.
Y14SAP – Struktura a architektura počítačů
36 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Simulace logické funkce obvodu – Spuštění editoru pro soubory ve formátu VHDL.
Y14SAP – Struktura a architektura počítačů
37 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Simulace logické funkce obvodu – ukázka souboru VHDL popisujícího připojení a časový průběh vstupních signálů pro testování vlastností logické funkce. LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.numeric_std.ALL; LIBRARY UNISIM; USE UNISIM.Vcomponents.ALL; ENTITY navod_1_navod_1_sch_tb IS END navod_1_navod_1_sch_tb; ARCHITECTURE behavioral OF navod_1_navod_1_sch_tb IS COMPONENT navod_1 PORT( Y : OUT X0 : IN X1 : IN END COMPONENT;
STD_LOGIC; STD_LOGIC; STD_LOGIC);
SIGNAL VYSTUP SIGNAL VSTUP_A SIGNAL VSTUP_B
STD_LOGIC; STD_LOGIC; STD_LOGIC;
: : :
BEGIN UUT: navod_1 PORT MAP( Y => VYSTUP, X0 => VSTUP_A, X1 => VSTUP_B ); -- *** Test Bench - User Defined Section *** tb : PROCESS BEGIN
Y14SAP – Struktura a architektura počítačů
Rozhranní simulované komponenty.
Připojení vstupních signálů ke komponentě.
VSTUP_A <= '0'; VSTUP_B <= '0'; wait for 20ns; -VSTUP_A <= '1'; VSTUP_B <= '0'; wait for 20ns; -VSTUP_A <= '0'; VSTUP_B <= '0'; wait for 20ns; -VSTUP_A <= '0'; VSTUP_B <= '1'; wait for 20ns; -VSTUP_A <= '0'; VSTUP_B <= '0'; wait for 20ns; -VSTUP_A <= '1'; VSTUP_B <= '1'; wait for 20ns; -VSTUP_A <= '0'; VSTUP_B <= '0'; wait for 20ns; -WAIT; -- will wait forever END PROCESS; -- *** End Test Bench - User Defined Section *** END;
38 / 56
Definování časového průběhu vstupních signálů.
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Simulace logické funkce obvodu. Po doplnění časové posloupnosti vstupních signálů do logického obvodu se provede:
1. Volba logické simulace „Behavioral“ Soubor popisující časový průběh vstupních signálů je připraven.
2. Kontrola správnosti testovacího souboru. 3. Volba simulace. 4. Spuštění simulace, start programu „ISim“.
Y14SAP – Struktura a architektura počítačů
39 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Simulace logické funkce obvodu – Spuštění prostředí programu „ISim“.
Výběr testovacího souboru VHDL a jeho otevření v simulátoru.
Y14SAP – Struktura a architektura počítačů
40 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Simulace logické funkce obvodu – Otevření a zobrazení programu časového popisu průběhu vstupních signálu.
Y14SAP – Struktura a architektura počítačů
41 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Simulace logické funkce obvodu – Nastavení bodu zastavení simulace.
Nastaveni bodu zastavení simulace „Breakpoint“. Reset simulace. Start simulace.
Y14SAP – Struktura a architektura počítačů
42 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Simulace logické funkce obvodu – Krokování a zastavení simulace na výrazu v řádce č.: 73.
Aktuální příkazový řádek simulace.
Y14SAP – Struktura a architektura počítačů
43 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Simulace logické funkce obvodu – Průběh signálů při simulaci.
1. Zobrazení celého průběhu simulace. Zobrazení celé časové osy. Aktivní signály. např.: Pro detekci náběžné (sestupné) hrany. Ikony přesunu časové značky na začátek (konec) simulace. Ikony pro vyhledávání hran u aktivních signálů. Ve směru časových přírůstků nebo zpětně.
Y14SAP – Struktura a architektura počítačů
44 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Simulace logické funkce obvodu – Celý časový průběh odezvy na zvolený průběh vstupních signálů.
Y14SAP – Struktura a architektura počítačů
45 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Simulace logické funkce obvodu – Časové značky.
Ikona vložení pevné časové značky.
Poloha aktuální časové značky. Ikony vyhledávání hran u aktivních signálů, provádějí posun aktivní časové značky po hranách.
Y14SAP – Struktura a architektura počítačů
46 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Simulace logické funkce obvodu – Uložení zvolené konfigurace simulačního programu „ISim“.
Y14SAP – Struktura a architektura počítačů
47 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Simulace logické funkce obvodu – behaviorální simulace.
Ikona pro načtení souboru (např.: konfigurace simulátoru.)
Y14SAP – Struktura a architektura počítačů
48 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Překlad zdrojového souboru.
Implementace technologického schématu do požadovaného obvodu.
Y14SAP – Struktura a architektura počítačů
49 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Časová simulace logické funkce obvodu – „Post – Route“ simulace.
1. Volba časové simulace „Post-Route“ Soubor popisující časový průběh vstupních signálů je převzat ze simulace logické funkce obvodu. 2. Kontrola správnosti testovacího souboru. 3. Volba simulace. 4. Spuštění simulace.
Y14SAP – Struktura a architektura počítačů
50 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Časová simulace logické funkce obvodu – Je využit identický soubor definující časový průběh vstupů jako u logické simulace obvodu a také identický soubor konfigurace simulátoru „ISim“.
Zpoždění signálu průchodem logickou funkcí je ∆t = 7,225 [ns].
Y14SAP – Struktura a architektura počítačů
51 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Časová simulace logické funkce obvodu – Respektuje časové zpoždění signálů v obvodu.
Zpoždění signálu průchodem logickou funkcí je ∆t = 7,225 [ns].
Y14SAP – Struktura a architektura počítačů
52 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Překlad zdrojového souboru.
Generování souboru konfigurace příslušného obvodu FPGA.
Y14SAP – Struktura a architektura počítačů
53 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Spuštění programu „Adept“. Postup: 1. Připojit desku přípravku „BASYS 2“ prostřednictvím „USB“ kabelu k PC. 2. Přepnout přepínač „SW8“ do polohy „ON“. 3. Spustit program „Adept“. Program sám identifikuje typ připojeného přípravku a příslušné obvody na přípravku.
Y14SAP – Struktura a architektura počítačů
54 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Práce s programem „Adept“.
Identifikace přípravku.
Identifikace instalovaného obvodu FPGA. Identifikace instalované konfigurační paměti pro obvod FPGA.
Vyhledání a volba konfiguračního souboru „*.BIT“. Např.: „navod_01.bit“
Y14SAP – Struktura a architektura počítačů
55 / 56
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE F ak u lta e le kt r ote ch ni c ká K 1 311 4 Technická 2, 166 27 Praha 6
Práce s programem „Adept“.
Spuštění konfigurace obvodu FPGA zadaným souborem.
Aktuální konfigurační soubor.
Y14SAP – Struktura a architektura počítačů
56 / 56
