Software Quartus II
Popis programu: Quartus II Web Edition je označení bezplatného software, s jehož pomocí lze napsat, zkompilovat, odsimulovat a naprogramovat FPGA a CPLD obvody firmy Altera. Cílem tohoto návodu je velice hrubé seznámení se s tímto software. Instalačka je k dispozici zde: https://www.altera.com/download/dnl-index.jsp . Doporučuji použít verzi 8.1 nebo vyšší. Drivery pro Win7 jsou k dispozici až od verze 10.
Popis přípon důležitých souborů: *.qpf projektový soubor Quartusu *.qsf přiřazení vývodů FPGA/CPLD *.cvwf výstupní vektorový soubor simulace *.vhd zdrojový kód ve VHDL jazyce *.vwf zdrojový vektorový soubor pro simulaci *.mif zdrojový binární soubor pro ROM/RAM paměť *.sof binární soubor pro FPGA/CPLD *.pof binární soubor pro bootovací paměť
Otevření existujícího projektu: Otevření již existujícího projektu se provede volbou z menu
a vyhledáním a otevřením projektového souboru s příponou *.qpf.
V okně a záložce < Files> lze pak vybrat a zobrazit zdrojové soubory otevřeného projektu.
Spuštění kompilace: Kompilaci projektu lze spustit volbou z menu nebo tlačítkem na horní liště. Průběžné detaily kompilace
jsou vypisovány do okna <Messages>, kompletní report je k dispozici v okně.
Spuštění simulace: V případě, že je součástí projektu soubor pro simulaci, lze ji spustit volbou z menu nebo tlačítkem na horní liště. Výsledek simulace se pak zobrazí v okně <Simulation Report>.
Programování: Okno programátoru lze otevřít volbou z menu nebo tlačítkem na horní liště. Pokud není zvolen typ programátoru (zobrazen popisek “No hardware”), je nutné jej vybrat. Provede se to stisknutím tlačítka a výběrem položky . Pokud tato položka není k dispozici, pak ještě není správně nainstalovaný driver programátoru.
Pokud je třeba programovat obsah FPGA, je nutné mít zvolený <JTAG> mód a pracovat se soubory typu *.sof. V případě, že máte již otevřen projekt, bude programovaný soubor již vybrán. Pokud tomu tak není, lze jej vybrat tlačítkem . Pokud je třeba naprogramovat bootovací paměť, zvolte a použijte soubor s koncovkou *.pof. Fyzické programování se spouští tlačítkem <Start>.
Založení nového projektu: Pokud máte k dispozici pouze zdrojový/é soubor/y *.vhd a nemáte ještě založen projekt (zvolený typ FPGA a přiřazené vývody), postupujte dle následujících pokynů.
Založení nového projektu započnete volbou z menu .
V následujícím okně č.1. je třeba vybrat pracovní adresář, jméno projektu a jméno vrcholové entity projektu. Nejjednodušší způsob je v prvních dvou dialozích vybrat vrcholový VHDL soubor. Třetí dialog se pak doplní již sám.
Okno č.2. slouží pro přidání zdrojových souborů do projektu. Projekt může obsahovat i více zdrojových souborů a je vhodné je do projektu vložit. Vrcholový soubor by měl být na prvním řádku seznamu.
Třetí okno složí k výběru typu FPGA. Pro vývojový kit FPGA_CYCLONE2 je třeba zvolit FPGA EP2C5T144C8.
Okno č.4. a č.5. je možné přeskočit.
Tímto je projekt založen, nicméně je velice vhodné provést ještě jednu volbu. Zvolte položku z menu a v následujícím okně stiskněte tlačítko .
V záložce zvolte volbu .
Tímto jste přenastavili všechny nevyužívané/nepřiřazené piny FPGA na vstupy. Default nastavení nepoužitých pinů je jako výstupy s hodnotou
‘0’, což může být potenciálně nebezpečné pro připojené a neobsluhované periferní obvody (výstup FPGA spojen s výstupem periferního obvodu). Prosím nezapomenout !!!
Přiřazení vývodů: V případě, že máme založený a úspěšně zkompilovaný projekt, je možné přistoupit k přiřazení/přepinování vývodů. Volbou z menu se otevře okno týkající se přiřazení vývodů. Nejjednodušší způsob je provést propojení jména signálu a čísla pinu v podokně ve sloupci .
Po zavření okna a opětovné úspěšné kompilaci, bude výsledný binární soubor již možno použít pro programování.
Vytvoření souboru pro simulaci:
Založení nového souboru se provede volbou . Soubor je vhodné uložit pod stejným názvem a do stejného adresáře jako projekt. Provede se volbou .
Pokud máme projekt zkompilovaný, můžeme přistoupit k vložení vstupních a výstupních signálů do popisu simulace. Provede se to volbou <Edit – Insert – Insert Node or Bus…>. V okně, které se otevře je možné požadovaný konkrétní signál vypsat ručně. Rychlejší volba je však stisknout tlačítko a vložit více signálu najednou. To provedete stisknutím tlačítka a výběrem požadovaných signálů. Vybírat lze signály napinované, nenapinované, virtuální, lze jít do různých úrovní atd. Po uzavření okna se vybrané signály objeví v grafické podobě a je možné jim jednoduše graficky nastavit konkrétní časový průběh.
Některá další důležitá globální nastavení: • časová oblast simulace <Edit – End Time…> • jemnost časové osy <Edit – Grid Size…> • přichytávání k rastru <Edit – Snap to Grid>
