Paměti. Přednáška 7,8 - Paměti - tento materiál slouží pouze jako grafický podklad k přednášce a neposkytuje

Přednáška 7,8 - Paměti - tento materiál slouží pouze jako grafický podklad k přednášce a neposkytuje samostatný a úplný výklad X38MIP -2010, kat. měření, ČVUT - FEL, Praha J. Fischer

Paměti

X38MIP - 2010, J. Fischer, kat. měření, ČVUT - FEL

1

zdánlivě - „lineární adresování“ jednotlivých slov

Slovo (uskupení bitů příslušících k sobě) Ideové uspořádání paměti z hlediska uživatele - čtení slov - Byte podle přivedené adresy

OE

řízení výstupu

adresa

dekodér 1zN

data

výstupní obvod

1 1 0 1 1 0 0 1 0 1 0 0 0 1 1 1 1 0 0 1 1 1 0 1

paměťová buňka

Paměťová buňka- element uložení a podržení informace obvykle 1 bit Ano - Ne (neplatí u některých NOR Flash - multilevel ) nonvolatile memory - informace zůstává volatile memory - po vypnutí se informace ztratí zapojení paměťových buněk do matice

Paměti - základní pojmy

umístění slova


2

adresa sloupce

adresa řádku

adresový vodič (word line)

dekodér sloupce

Data

bitový vodič ( bit line) spínače sloupců

dekodér řádku

paměťová matice

Lineární uspořádání paměti na čipu - nemožné ( „pruh“) uspořádání paměťových buněk do matice (čtvercové, příp. obdél. matice) adresace buňky v řádku a sloupci výběr (aktivace ) řádku adresovým vodičem ( word line) přivedení informace na bitové vodiče výběr sloupce

Paměti - paměťová matice


3

adresa sloupce

spínače sloupců

vyr. pam. stránky

paměťová matice

využití registru stránky při čtení i zápisu Data dekodér sloupce DRAM - fast page mode read, přivedení adresy řádku ( ROW) jednou, dále jen postupné přivádění sloupcových adres - Column rychlé ukládání po jednotlivých Byte do reg. stránky, paralelní přesun po sloupcích do buněk jedné stránky „Page mode“ Page mode (sector) - jediný režim u NAND FLASH ( flash disků, karet) pomalé - současné - paralelní čtení, (zápis) velkého množství inf. z ( do) buněk

postupný výběr podle adresy sloupce u FLASH, DRAM, SDRAM

Současné čtení informace z jednoho řádku, uložení do vyrovnávací pam. řádku adresa inf. na jednom řádku - stránka, page řádku stránky jeden proces přípravy čtení načtení stránky do vyrovnávací paměti

Paměti - stránka


4

datové výstupy O7 , -datové vstupy / výstupy: označ. DQ7 , I/O7 různé podle výrobce a typu pam.

Adresovací vstupy A0 - LSB ... A15 - MSB, vždy označené A

Označování signálů pamětí:

O0 O1 O2 O3 O4 O5 O6 O7

P0 P1 P2 P3 P4 P5 P6 P7

Dekodér řádků

O0 - LSB (Least Significant Bit) nejnižší váha O7 - MSB (Most Significant Bit) nejvyšší váha Např. AT29C010 (1 Mbit) 128 k x8 matice 1024 x 1024, stránka 128 Byte, 128 x 8 = 1024

Paměti o organizaci x8, x16, x32 modifikace paměťové matice pro každý bit - samostatná matice - pole Px z každé matice přivedení inf. na výstup současné čtení a přivedení dat na vstupy Ox ( O7 - O0)

Paměti - pam. matice x8, x16, x 32


5

typy paměťové buňky MOS pamětí ROM - EEPROM, FLASH - paměťový tranzistor MOS ( modifikace vlastností), RWM - bistabilní klopný obvod, paměťový kondenzátor s výběrovým MOS tranzistorem

RWM - Read Write Memory - paměť pro zápis, čtení RAM - Random Access Memory (paměť s náhodným přístupem)- (RWM) DRAM - Dynamická RAM ( RWM ) FIFO - First In First Out ( RWM )

Paměti v mikroprocesorovém systému - ROM a RWM ROM - Read Only Memory - pamět s definovaným obsahem, pouze k čtení Mask ROM - obsah definován při výrobě maskou propojení PROM - Programmable ROM - programovatelná pam. EPROM - Erasable PROM - mazatelná pam. EEPROM - Electricaly Erasable PROM - elektricky mazatelná paměť FLASH (ROM) - po blocích elektricky mazatelná paměť

Paměti druhy


6

Paměti asynchronní požadavek na čtení může přijít v libovolném okamžiku a s jistým zpožděním se objeví data Požadavek na zápis může přijít v libovolném okamžiku a s jistým zpožděním se data zapíší do paměti

Paměti - asynchronní


7

Synchronní paměti paměť je řízena synchronním hodinovým signálem, který v čase diskretizuje a určuje okamžiky čtení, příp. zápisu proces čtení, příp. zápisu je synchronizován vnějším signálem se pouze určí, zda se bude, či nebude zapisovat nebo číst synchronní systémy- optimalizace na rychlost SDRAM, DDR, DDR2- synchronní paměť. systémy FIFO paměti synchronní i asynchronní typy

Paměti asynchronní požadavek na čtení může přijít v libovolném okamžiku a s jistým zpožděním se objeví data, proces čtení, příp. zápisu Požadavek na zápis může přijít v libovolném okamžiku a s jistým zpožděním se data zapíší do paměti

Paměti synchronní - asynchronní


8

Ideové schéma - diodová paměť

Paměti

adres. vstupy A2 A1 A0

D3 MSB

O7

C B A

O0 O1

dekodér 1 z 8

datové výstupy

D0 LSB

W_7

W_0

4xR

+U

D


9

C TC

+U

výst. obvod

R

ekonomické - při od sériiích 104 - 105 - kusů a více. MASK ROM - pro pevný firmware mikrořadiče ( boot loader) CMOS technologie používaná pro výrobu rychlých DSP a mikrop. vhodná i pro výrobu MASK - ROM (to často neplatí u FLASH)

MOS technologie - MOS paměťový tranzistor T W na křížení řádkového (word- line) - W B a sloupcového (bit- line) - B T ideové schéma aktivace W, výběr sloupce C, výst. infor. - podle T MASK ROM, v technologii výroby (masky pro expozici při fotolitografii) určují, zda je tranzistor funkční, nebo ne ( tlouštkou izolantu, propojením, MASK ROM - pevná paměť programu mikropočítačů při hromadné sériové výrobě (spotřební elektronika)

Non-volatile memory - Nevolatilní paměti podrží svůj obsah i při vypnutém napájení definice informačního obsahu

Paměti MOS

10


n+ N kanál

S n+

D

izolant

řídící hradlo

P substrát.

G

S n+

UG = 12 V

G

n+ P

D

UD = 5 V

1 Tranzistor, 1 bit informace PROM (Programmable Read Only Memory) elektricky programovatelná paměť

bez prog.

UC

naprog.

UGS

Programování -přeskok „horkých“ elektronů (hot electrons) z při velké intenzitě proudu kanálem působení záporného náboje na plovoucím hradlu proti poli řídicí elektrody efekt - změna charakteristiky MOS tranzistoru - „programování vodivosti“ Přiložení čtecího napětí UC na gate: • nenaprogramovaný tranz. -a) vede IDS a • naprogramovaný tranz. b) nevede b

Plovoucí hradlo- floating gate; el. izolované hradlo

plovoucí hradlo

MOS paměťový tranzistor s plovoucím hradlem

11


Možnost mazat - způsobit zpětný přeskok elektronů, dodání dostatečně velké energie ultafialovým zářením,257,3 nm a dávce 15 W.s/cm2, Paměti EPROM keramické pouzdro s okénkem z křemenného skla

Uchování náboje na plovoucím hradle , garantováno 10 a více let +

W1

TF10

TF00

Programování koincidenční adresování programovaného T podmínka vzniku horkých. el. kladné napětí na elektrodách G i D tranzistoru C0 TC0 vodič W - zvýšené napětí ( +12V) W0 vodič B- +5V ( +6, 25 V)

Paměti EPROM- Erasable PROM

B0

+

C1

TF11

TF01

TC1

B1

výst. obvod

12


Varianty jako (CMOS Expess ROM,..) programovatelné u výrobce Zajištění elektrického naprogramování před výstupním testem u výrobce. Ekonomické i při menším počtu kusů než MASK ROM nižší náklady při vlastním programování

Keramické pouzdro - drahá výroba, levné plastové pozdro čip EPROM, v plastu, možnost programovat ( bez možnosti mazání)- jednou programovatelné OTP verze ( One Time, Programmable), pozor provedení OTP u pamětí, ale i u pamětí programu některých mikropoč. pro sériovou výrobu OTP - programovatelné u uživatele ( jak programovat 1000 ks a více ?)

Paměti OTP (EPROM)

13


(Output Enable) /OE

aktivace čipu (Chip Enable) /CE, aktivní v L pokud /CE = H, neaktivní , malý odběr, aktivace výst. budiče - L

Paměti signály: • adresové A0 (LSB)....A14,... • datové D0 (LSB).... D7 (MSB) • řídicí signály /CE, /OE

Paměti ROM, EPROM, FLASH

VPP

UCC

OE

CE

I/07

data

I/00

A4 - A9 A12 - A14

adresa

A0 - A3 A10 , A11

dekodér sloupců

spínače sloupců

512 * 512 paměťová matice

14


dekodér řádků řízení vstupu dat

výstupní data

OE

CE

ADR

tA A

tCE

C

tOE

tRC

platná data

tOH

Třídění pamětí podle tAA obdobný cyklus čtení - paralelní paměti EEPROM, FLASH, SRAM,, znát !

Pokud má některý zpoždění, opoždění reakce celé paměti. deaktivace /CE nebo /OEvýstup přechází do stavu vysoké impedance (3. stav) data a platná ještě tOH data hold

aby byla k dispouici data v C, musí být s příslušným předstihem aktivovány jednotlivé signálu

( analogie - příklad, společný odjezd v čase C)

Paměti signály: přivedení platné adresy ADR aktivace /CE, /OE, se zpožděním odezva - data

Paměti ROM, EPROM, FLASH - cyklus čtení

15


Stanoveno rozložení vývodů na pouzdře (mimo jiné) JEDEC standard stejné označení , např 27C040 - shodné vývody, funkce, kapacita a organizace různé rychlosti, ale stejný způsob specifikace parametrů), vzájemná záměna.

Varianty s C - technologie CMOS 27C256, 27C512,.. 27C010 ( 1Mbit) 128 k x8, 27C020, 27C040, 27C080

tedy 2k x 8 bitů, znak 27 symbolizuje EPROM (podobně 8751 verze CPU 8051 s EPROM) číslo 7 - často svázáno s EPROM verzí ( Podobně číslo 8 na druhé pozici označení obvodu svázáno s FLASH technologií 12V prog., a číslo 9 s FLASH technologií pro 5V - AT 89C51, paměť Flash AT29C010) 27256, 27512 ( technologie NMOS - )

Označení 27 a poč. kilobitů tedy 2716 (historie) 16 kilobitů, organizace x 8 bitů, Byte

Paměti EPROM typy, označení

16


Typy: org. 8kx8 16 k x 8 32 k x 8 64 k x 8 128 k x 8 64 k x16 256 k x 8 128 k x16 512 k x 8 1M x 8

kapacita 64 kbit 128 kbit 256 kbit 512 kbit 1 Mbit 1 Mbit 2 Mbit 2 Mbit 4 Mbit 8 Mbit

Paměti EPROM typy, označení

27C080

27C040

27C2048

27C020

27C1024

27C010

27C512

27C256

27C128

27C64

typ

32

32

40

32

40

32

28

28

28

28

vývodů

17


Stanoveno rozložení vývodů na pouzdře (mimo jiné) JEDEC standard stejné označení , např. 27C040 - shodné vývody, funkce, kapacita a organizace různé rychlosti, ale stejný způsob specifikace parametrů), vzájemná záměna.

Paměti EPROM,.. vývody

18


Electrically Erasable programmable read –only memory Navazuje na EPROM programování – tunelováním mazání tunelováním Paměťový tranzistor + 1až 2 tranzistory pro výběr buňky Možnost programování a mazání po jednotlivých Byte v obvodu při normálním napájení ( + 5 V, příp. 3.3 V). Paralelní EEPROM 28C64, 28C256 obdobné rozložení pinů na pozdře jako EPROM, možnost programování v obvodu Sériové paměti EEPROM s rozhraním IIC bus, microwire, SPI, typy 24C02, 24C256,… 93C46, 93C56 microwire – známé konfigurační paměti, síťové karty, zvukové karty 25C256, 25C512 SPI 256, 512 kbitů, (podobné M25P64 SPI FLASH, 64Mbitů) Heslo EEPROM emulation – míní se použití paměti pro záznam konstant a jejich modifikaci po Byte uživatelským programem

Paměti EEPROM

19


typy 24C02, 24C256,… 93C46, 93C56 microwire – známé konfigurační paměti, síťové karty, zvukové karty 25C256, 25C512 SPI 256, 512 kbitů, (podobné M25P64 SPI FLASH, 64Mbitů) Heslo EEPROM emulation – míní se použití paměti pro záznam konstant a jejich modifikaci po Byte uživatelským programem

Sériové paměti EEPROM s rozhraním IIC bus, microwire, SPI,

pouzdře jako EPROM, možnost programování v obvodu

Paralelní paměti EEPROM 28C64, 28C256 obdobné rozložení pinů na

Electrically Erasable programmable read –only memory Navazuje na EPROM programování – tunelováním, mazání tunelováním Paměťový tranzistor + 1až 2 tranzistory pro výběr buňky Možnost programování a mazání po jednotlivých Byte v obvodu při normálním napájení ( + 5 V, příp. 3.3 V).

Paměti EEPROM

20


Programování EEPROM po Byte – trvání jednotky ms programování v režimu stránky – PAGE u EEPROM se obvykle nemusí programovat všechny Byte na stránce ( u pamětí FLASH – ANO)

Paměti EEPROM

21


Paměťová buňka , floating gate, programování – „hot electrons“ upravená struktura paměťového tranzistoru struktura paměti obdobná paměti EPROM, „Byte write“ programování Byte, Page Write -programování stránky, - buňky ležící v jednom řádku ( i menší stránky) Programování - v programátoru ( Beeprog - Elnec, a pod.) mazání, Uživatelské programování - v aplikaci, přivedení dat a řídicích slov do paměti Možnost elektrického mazání - napětí Gate záporné oproti Source mazání - tunelováním, nelze mazat jednotlivé tranzistory (není koincidenční adresování První FLASH - mazání celé paměti, BULK erase nebo mazání sektorů , příp. sector Erase

Paměti FLASH, typ. NOR

22


princip zápisu „ Page mode“ , výhody, vysvětlení postaty zrychlení zápisu, Použití sériových EEPROM v přístroji a zařízení, příklady, Pojem - NOR Flash – paměť

Paměti EEPROM se sériovým rozhraním SPI, IIC BUS, Microwire příklady: Atmel 25C256 - SPI EEPROM , AT45DB041B – SPI Flash Spansion Am29LV160B paralelní FLASH Atmel 24C512 sériová EEPROM s rozhraním IIC Bus

Další informace použité a prezentované při přednášce:

Další paměti

23


6 T paměťová buňka použita technologie CMOS velmi nízký statický proudový odběr

4 T (také používaná v NMOS) stálý proudový odběr

Paměťová buňka SRAM

Paměti RWM

W

/B

T1

T3

T1

T3

W

T5

/B R2

Ucc

výběr slova

R1

Ucc

T2

T4

B

T6

T2

T4

B

24


Paměťová buňka dvoubránové paměti

Paměti

W_L

/BL

T6

BR

T5 T2

R2

T4

T1

R1

T3

/BR

Ucc

W_R

BL

25


Uspořádání paměťových buněk v paměťové matici - SRAM

Paměti - SRAM, matice

/CS /WE /OE

dekodér sloupce A2, A3

A0, A1

dekodér řádku

Din

R1R2

R3 R4

R5 R6

Ucc

Dout

R7 R8

26


ryc

Rozložení vývodů- JEDEC standard , 62256 vždy stejně. 27256 ( EPROM) a 62256 (SRAM) shodné rozložení signálů na pouzdře adresy, data, /OE, /CS ( resp. /CE), GND, Ucc, SRAM navíc /WE Rychlé SRAM, ( jako vyrovnávací paměti) doby přístupu přibl. 10 ns.

(x1 bit, x4 bit - staré) x bitů, x16 bitů klasické CMOS SRAM, nízkopříkonové, označení často začíná 62xxx 6264, 62256 , doby přístupu desítky až přes 100 ns KM 62 256 , adresové vstupy, datové vstupy/ výstupy, A14 - A0 řídicí signály SRAM: paměťové D7 - D0 pole • /CS výběr čipu, ( chip select) ( někdy více /CS OE RAM • /OE řízení výst. budiče -( output enable) CS WE • /WE povolení zápisu ( write enable)

Organizace

Paměti SRAM

27


data stabilní: tDW před aktiv. hranou předstih dat (set up time) tDH po náběžné hraně zapisovacího přesah dat (hold time) impulsu /WE ( příp. /CS)

Přivedení adresy a platných dat významný okamžikukončení aktivity /WE nebo /CS (který dříve) ukončení podmínky WE x CS = 1

vstupní data

tAS

( OE = H )

WE

CS

ADR

Paměti SRAM - cyklus zápisu

tDW

tDH platná data

tWP

Z

tCW

tWC

28


/CS výběr čipu - ( Chip Select) /OE - povolení výstupu (Output Enable) - aktivace výstpních budičů, jinak ve stavu vysoké impedance

Cyklus čtení, obdobný jako u EPROM, FLASH,.

Paměti SRAM - cyklus čtení

tAA

( WE = H)

výstupní data

OE

CS

ADR tCO

C

tOE

tRC

platná data

29


X H H L

H L L L

X

L

H

X

/OE

zápis

čtení

zákaz výstupu

klidový stav

mód činnosti

DIN

DOUT

vysoká imp.

vysoká imp.

I/O vývody

ISB - (standby), klidový proud paměti v neaktivním stavu

/WE

/CS

Význam řídicích signálů paměti SRAM, stavy

Paměti SRAM

ICC

ICC

ICC

ISB

odběr I

30


BUSYL

INTL

CEL R/ W L

OEL

I/O0L - I/O7L

A9L - A0L

arbitrážní logika

paměťové pole s dvoust. přístupem

IDT 7130

BUSYR

INTR

CER R/ W R

OER

I/O0R - I/O7R

A9R - A0R

Libovolný přístup, pouze kolize snaha o současný zápis do stejné buňky ve stejný čas ( L i R) čtení z buňky při současně probíhajícím ( a nedokončeném) zápisu a čtení téže buňky Pozastavení později začaté činnosti signálem ( /BUSY)

(analog. poštovní přihrádka)

Zdvojená funkce , do každé buňky přístup z leva i zprava buňky dvoubránové paměti ( pozor - rozdíl od tzv. dvoubránové paměti, kde se pouze přepínají adresové, datové signály ke standardní SRAM)

Dvoubránové paměti

31


1k x 8 1k x 8 2k x 8 2k x 8 4k x 8 8k x 8 2k x 8

8 kbit

8 kbit

16 kbit

16 kbit

32 kbit

64 kbit

16 kbit

7052

7005

7134

7142

7132

7140

7130

typ

Id

Id

Id, Cy

Id, Cy

Id, Cy

Id, Cy

Id, Cy, Am

výr.

PQFP132

68*

48, 52*

48, 52*

48, 52*

48, 52*

48, 52*

vývody

čtyřbránová RAM

slave

master

slave

master

pozn.

Rozšíření na 16 bitů slovo typy, master, slave - z hlediska generace Busy.

(analogie - výzva k vyzvednutí zásilky)

Použití pro předávání dat mezi dvěma procesory (telegramy) signály /INTL, /INTR - zápis do nmax buňky (příp nmax -1) z jedné strany generuje přerušemí pro stranu druhou , využití - data připravena (signalizace),

org.

kapacita

Dvoubránová paměť, specializovaná součástka, problém s dostupností menších množství příklady standardních typů - malé kapacity

Dvoubránové paměti - typy

32


W zápis

vstup dat 9 bitů

D

EF FF HF

/R Sig. čtení, má význam /OE /W zapisovací signál, má význam /CS /RT Retransmit příznaky: /EF empty Flag /FF /Full Flag /HF Half Full Flag

Paměťová buňka dvoubránové paměti, na čipu dva nezávislé čítače (zápisový a čtecí) pro čtecí čítač nesmí (ani nemůže) předběhnout zápisový čítač, FIFO je sekvenční obvod, nutno nulovat - RESET, /RS,

Paměti FIFO

pole dvoubránové RAM

čítač a řídicí logika zápisu

logika příznaků

nulovací logika

RT

R

řízení výst. budičů Q

čtení

RS nulování

výstup dat 9 bitů

čítač a řídicí logika čtení

33


D0-D8

W

Q0-Q8

R

tA

tWPW

tRHZ

tRR

tDH

tWR

vst. data platná

tDS

tWC

výst. data platná

tRC tA

tRPW

tRHZ

vst. data platná

výst. data platná

Pro zápis - rozhoduje náběžná hrana /W ( asynchronní FIFO) Předstih, přesah dat.

Paměť FIFO- řízení

34


512 x 9

1k x 9

2k x 9

4k x 9

8k x 9

16k x 9

32k x 9

2 k x9

2kx8

1k x 18 72520

5 kbit

9 kbit

18 kbit

36 kbit

72 kbit

144 kbit

288 kbit

18 kbit

16 kbit

18 kbit

Cyklus zápisu, čtení 40 - 50 ns

72103

72231

7207

7206

7205

7204

7203

7202

7201

7200

256 x 9

2 kbit

typ

org.

kapacita

Id

Id

Id, Ti

Id

Id

Id, Cy, Am

Id, Cy, Am, Ti

Id, Cy, Am, Ti, Sa

Id, Cy, Am, Ti, Sa

Id, Cy, Am, Ti, Sa

Id, Am, Ti

výrobce

52*

44*

32

28

28

28

28

28

28

28

28

S

A

S

A

A

A

A

A

A

A

A

výv. A/S

obousměr. FIFO

par./sér. FIFO

prog. flag /AE, /AF

Sa. 75C03

Sa. 75C02

Sa. 75C01

pozn.

Asynchronní paměti FIFO, 7202, 7203 - generické typy, stejné uspořádání řada výrobců

Paměti FIFO - typy

35


Rychlé řadiče USB Cypress, Texas, FTDI funkce jako -synchronní nebo asynchronní FIFO, podle konfigurace. Z hlediska zápisu - obdoba chování paměti FIFO. Obdobně režimy zápisu • asynchronní ( pomalejší, ale obvodově jednodušší realizace) • synchronní - rychlejší, ale obvodově náročnější.

Vyšší frekvence zápisu - rychlejší, synchronní paměti FIFO (50 až 100 MHz), synchronní ( hodinový signál) , signály /W a /R pouze ve funkci kvalifikátorů, zda v příslušném hodinovém cyklu proběhne, nebo neproběhne zápis, případně čtení. skutečný okamžik zápisu a čtení je určen hodinovým signálem. (analogie - doprava), časová optimalizace vnitřních dějů v paměti.

Paměti FIFO - synchronní typy

36


© Jan Fischer 2010

Nesmí být využíván k jiným účelům ani publikován jinou formou.

Tento materiál je určen pouze pro studenty předmětů X38MIP a Y38PMM při přednáškách a domácí přípravě 2010.

37


Paměti. Přednáška 7,8 - Paměti - tento materiál slouží pouze jako grafický podklad k přednášce a neposkytuje

Recommend Documents