Volume 10 No : 1
ISSN Nomor : 1412-9434
2011
JURNAL ILMIAH
KOMPUTASI Komputer & Sistem Informasi 1-6 Aplikasi Ticketing Helpdesk Kantor Dengan PHP dan MySql Moh. Saefudin 7-18 Bometrik : Pengenalan Individu Berdasarkan Warna Pupil Iris Mata Sarifuddin Madenda, Ramadona Nilawati, Karmilasari
19-26 Arsitektur Mikroprosesor Berbasiskan Perangkat Lunak NIOS II Sunny Arief Sudiro, Dhany Bahariawan Hidayat dan Nurmalasari 27-34 Stopwatch Digital Nenny Anggraini 35-46 Aplikasi Perhitungan Bangun Matematika pada Operating System Berbasis Mobile Ristyawati, Wratsongko Giri P. 47-57 Rancang Bangun Sistem Informasi Akademik denganMenggunakan Short Message Service (SMS) Desy Diana, Munich Heindari Ekasari 58-63 Studi tentang Cube Mapping untuk Pemetaan Tekstur pada Objek 3D Bheta Agus Wardijono
STMIK JAKARTA STI&K
Vol.10, Nomor:1 Juni 2011
PENGASUH
JURNAL ILMIAH
JURNAL ILMIAH KOMPUTASI
KOMPUTASI
Pelindung: Prof. ES. Margianti, SE., MM Prof. Suryadi H.S., SSi., MM Drs. Agus Sumin, MMSI
Komputer & Sistem Informasi
DAFTAR ISI
Penanggung Jawab: Prof. Dr. Sarifuddin Madenda
Dewan Redaksi/Reviewer: 1. 2. 3. 4. 5. 6. 7. 8.
Prof. Dr. Didin Mukhodim Drs. Tjahjo Dwinurti T., MM Prof. Dr. Sarifuddin Madenda Dr. Lussiana ETP Hj. Latifah, SSi., MMSI Rosalina Lokolo, SE., MM Eko Hadiyanto, SSi., MMSI Dr. Pipit Dewi Arnesia
1-6 Aplikasi Ticketing Helpdesk Kantor Dengan PHP dan MySql Moh. Saefudin 7-18 Bometrik : Pengenalan Individu Berdasarkan Warna Pupil Iris Mata Sarifuddin Madenda, Ramadona Nilawati, Karmilasari
Pimpinan Pelaksana Redaksi : Ire Puspa Wardhani, SKom., MM
Editor dan Layout: 1. Dr. Sunny Arief Sudiro 2. Dr. Bheta Agus Wardijono 3. Yudi Irawan Chandra, SKom., MMSI
Sekretariat Redaksi 1. Sahni Damerianta P, SKom., MMSI (Koordinator) 2. Don Elsyafitra, SKom (Pj. Web) 3. Maria Sri Wulandari, (Pj. Adm)
Adm dan Sirkulasi : 1. Edi Pranoto, SE., MM 2. Fitri Sjafrina, SKom., MMSI 3. Sunarto Usna, Drs., MMSI
Alamat Redaksi : Kampus STMIK Jakarta STI&K Jln. BRI Radio Dalam Kebayoran Baru Jakarta Selatan Telp. (021) 7397973, 7210722 Fax. (021) 7210720 Email : info@ stmik-jakarta.ac.id
ISSN Nomor 1412-9434 Volume 10 Nomor 1 Tahun 2011
Redaksi menerima sumbangan naskah berupa artikel, hasil penelitian, atau karya ilmiah yang belum pernah dan tidak akan dipublikasikan di media lain. Naskah sudah diterima redaksi selambat-lambatnya tanggal 10 sebelum bulan penerbitan.
19-26 Arsitektur Mikroprosesor Berbasiskan Perangkat Lunak NIOS II Sunny Arief Sudiro, Dhany Bahariawan Hidayat dan Nurmalasari 27-34 Stopwatch Digital Nenny Anggraini 35-46 Aplikasi Perhitungan Bangun Matematika pada Operating System Berbasis Mobile Ristyawati, Wratsongko Giri P. 47-57 Rancang Bangun Sistem Informasi Akademik denganMenggunakan Short Message Service (SMS) Desy Diana, Munich Heindari Ekasari 58-63 Studi tentang Cube Mapping untuk Pemetaan Tekstur pada Objek 3D Bheta Agus Wardijono
Jurnal Komputasi, Volume 10 Nomor : 1 Juni 2011 ISSN : 1412-9434
Arsitektur Mikroprosesor Berbasiskan Perangkat Lunak NIOS II Sunny Arief Sudiro, Dhany Bahariawan Hidayat dan Nurmalasari STMIK Jakarta STI&K, Teknik Elektro, Fakultas Teknologi Industri, Universitas Gunadarma
[email protected],
[email protected],
[email protected] Abstrak Soft prosesor adalah mikroprosesor berbasiskan perangkat lunak (core mikroprosesor) yang dapat sepenuhnya diimplementasikan menggunakan sintesis logika. Altera NIOS II adalah soft processor yang dide nisikan dalam hardware description language, yang dapat diimplementasikan dalam perangkat FPGA Altera dengan menggunakan Quartus II sistem CAD. Altera NIOS II processor dapat bermanfaat untuk membantu mempercepat dan mempermudah desain dan evaluasi untuk desain purwarupa sistem tertanam menggunakan FPGA keluarga Altera, karena desain masih memungkinkan dimodi kasi atau dikon gurasi ulang sesuai dengan kebutuhan sehingga dapat memberikan performa yang optimal.. : mikroprosesor, NIOS II, FPGA, sel logika.
®
Kata Kunci
1 Pendahuluan Sebuah soft microprocessor (juga disebut Softcore mikroprosesor atau soft prosesor) adalah core mikroprosesor yang dapat sepenuhnya diimplementasikan menggunakan sintesis logika. Hal ini dapat dilaksanakan melalui berbagai perangkat semikonduktor yang berisi programmable logic (misalnya ASIC, FPGA, CPLD). Salah satu jenis soft processor yaitu NIOS II. Altera NIOS II adalah soft processor yang dide nisikan dalam hardware description language, yang dapat diimplementasikan dalam perangkat FPGA Altera dengan menggunakan Quartus ® II sistem CAD. NIOS II sistem prosesor setara dengan mikrokontroler atau "komputer pada sebuah chip" yang mencakup prosesor dan kombinasi peripheral dan memori pada satu chip. NIOS II sistem prosesor terdiri dari NIOS II prosesor core, satu set on-chip peripheral, onchip memori, dan interface untuk o-chip memori, semua diimplementasikan pada perangkat altera tunggal. Seperti keluarga mikrokontroler, semua NIOS II prosesor sistem menggunakan set instruksi yang konsisten dan model pemrograman. Arsitektur NIOS II menggambarkan sebuah
instruction set architecture (ISA). ISA pada gilirannya membutuhkan satu set unit fungsional yang melaksanakan instruksi. Sebuah NIOS II prosesor core adalah desain perangkat keras yang mengimplementasikan set instruksi NIOS II dan mendukung unit-unit fungsional. Core prosesor tidak termasuk peripheral atau logika koneksi ke outside wold. Ini hanya mencakup sirkuit yang dibutuhkan untuk mengimplementasikan arsitektur NIOS II.[1] Mengacu pada gambar 1, arsitektur NIOS II mende nisikan unit fungsional berikut : Register le Arithmetic logic unit (ALU) Interface to custom instruction logic Exception controller Internal or external interrupt controller Instruction bus Data bus Memory management unit (MMU) Memory protection unit (MPU) Instruction and data cache memories
19
Jurnal Komputasi, Volume 10 Nomor : 1 Juni 2011 ISSN : 1412-9434 Tightly-coupled memory interfaces for instructions and data
JTAG debug module
2
Gambar 1: Nios II Processor Core Block Diagram
2 Implementasi Processor
lebih tinggi. Fleksibilitas ini memungkinkan NIOS II arsitektur untuk beradaptasi dengan target aplikasi yang berbeda. Variabel Implementasi umumnya sesuai dengan salah satu dari tiga pola trade-o: more or less of a feature; inclusion or exclusion of a feature, hardware implementation or software emulation of a feature. Contoh dari setiap trade-o berikut:
Unit-unit fungsional dari NIOS II arsitektur membentuk dasar untuk set instruksi NIOS II. Namun, ini tidak menunjukkan bahwa setiap unit diimplementasikan dalam perangkat keras. Arsitektur NIOS II menjelaskan set instruksi, bukan implementasi hardware tertentu. Sebuah unit fungsional dapat diimplementasikan dalam hard- More or less of a feature -Misalnya, untuk menyempurnakan kinerja, Anda daware, ditiru dalam perangkat lunak, atau dipat meningkatkan atau mengurangi jumlah hilangkan seluruhnya. Implementasi NIOS II instruction cache memory. Sebuah cache adalah seperangkat pilihan desain yang diwujudyang lebih besar meningkatkan kecepatan kan oleh inti prosesor NIOS II tertentu. Setiap eksekusi program besar, sementara cache pelaksanaan mencapai tujuan tertentu, seperti lebih kecil menghemat on-chip sumber daya ukuran inti yang lebih kecil atau kinerja yang
20
Jurnal Komputasi, Volume 10 Nomor : 1 Juni 2011 ISSN : 1412-9434 memori.
Inclusion or exclusion of a feature Misalnya, untuk mengurangi biaya, Anda dapat memilih untuk menghilangkan modul debug JTAG. Keputusan ini menghemat on-chip logika dan sumber daya memori, tetapi menghilangkan kemampuan untuk menggunakan perangkat lunak debugger untuk debug aplikasi.
Hardware implementation or software emulation of a feature -Sebagai contoh,
di control aplikasi yang jarang melakukan aritmatika yang kompleks, Anda dapat memilih untuk instruksi divisi untuk ditiru dalam perangkat lunak. Melepaskan perangkat keras membagi menghemat onchip sumber daya tetapi meningkatkan waktu eksekusi operasi pembagian.
2.1
Nios II Processor Features
NIOS II prosesor memiliki sejumlah tur yang dapat dikon gurasi oleh pengguna untuk memenuhi tuntutan sistem yang diinginkan. Prosesor ini dapat diimplementasikan dalam tiga kon gurasi berbeda: NIOS II / f adalah "fast" versi dirancang untuk kinerja yang unggul. Ini memiliki lingkup terluas pilihan kon gurasi yang dapat digunakan untuk mengoptimalkan prosesor untuk kinerja. NIOS II / s "standard" versi yang memerlukan sumber daya kurang dalam perangkat FPGA sebagai trade-o untuk kinerja berkurang. NIOS II / e adalah sebuah "economy" versi yang memerlukan paling sedikit sumber daya FPGA, tetapi juga memiliki set paling terbatas dapat dikon gurasi pengguna tur. NIOS II prosesor memiliki Reduced Instruction Set Computer (RISC) arsitektur. Aritmatika dan operasi logika dilakukan pada operan dalam general purpose registers. Data tersebut akan dipindahkan antara memori dan register melalui instruksi Load dan Store. Sebuah prosesor NIOS II dapat beroperasi dalam mode berikut:
Supervisor mode - memungkinkan prosesor untuk menjalankan semua instruksi dan melakukan semua fungsi yang tersedia. Ketika prosesor di-reset, ia akan masuk mode ini. User mode - maksud dari mode ini adalah untuk mencegah eksekusi dari beberapa instruksi yang seharusnya digunakan untuk tujuan sistem saja. Mode ini hanya tersedia bila prosesor dikon gurasi untuk menggunakan Unit Manajemen Memori (MMU) atau Unit Perlindungan Memory (MPU). 2.2
Struktur Register
NIOS II arsitektur mendukung at register le, terdiri dari tiga puluh dua 32-bit general-purpose integer registers, dan sampai tiga puluh dua 32bit control registers. Arsitektur ini mendukung supervisor and user modes yang memungkinkan kode sistem untuk melindungi kontrol register dari aplikasi yang salah. Beberapa register dimaksudkan untuk tujuan tertentu dan memiliki nama khusus yang dikenal oleh Assembler. Register r0 disebut sebagai register nol. Selalu berisi 0 konstan. Dengan demikian, membaca register ini mengembalikan nilai 0, sementara write untuk itu tidak akan berpengaruh. Register r1 digunakan oleh Assembler sebagai temporary register; tidak harus dirujuk dalam user program Register r24 dan r29 digunakan untuk pengolahan pengecualian, mereka tidak tersedia dalam user mode Register r25 dan r30 digunakan secara eksklusif oleh modul Debug JTAG Register r27 dan r28 digunakan untuk mengontrol stack yang digunakan oleh prosesor NIOS II Register r31 digunakan untuk menyimpan alamat pengirim ketika subrutin dipanggil
21
Jurnal Komputasi, Volume 10 Nomor : 1 Juni 2011 ISSN : 1412-9434 Tabel 1: General-purpose registers.
Register ctl3 digunakan untuk mengaktifkan interupsi eksternal individu. Setiap bit sesuai dengan salah satu interupsi irq0 untuk irq31. Nilai 1 berarti bahwa interupsi diaktifkan, sedangkan 0 berarti bahwa dinonaktifkan. Register ctl4 menunjukkan interrupts yang tertunda. Nilai yang diberikan, ct L4K, di set ke 1 jika irqk baik yang aktif maupun diaktifkan dengan memiliki sedikit interupsienable, ct l3k, di set ke 1. Register ctl5 menampung nilai yang secara unik mengidenti kasi prosesor dalam sistem multiprosesor.
Nios II dapat memiliki sejumlah 32-bit control registers. Jumlah register tergantung pada apakah MMU atau tur MPU dilaksanakan. Ada enam control registers dasar, seperti ditunjukkan pada tabel 2. Nama-nama yang diberikan pada gambar dikenal oleh Assembler. Register yang digunakan sebagai berikut:
Tabel 2: Basic control registers[3].
Register ctl0 mencerminkan status operasi dari prosesor. Dua bit dari register ini selalu digunakan:
U adalah bit mode User/ Supervisor;
U = 1 untuk mode User, sementara U Control registers dapat dibaca dan ditulis = 0 untuk mode Supervisor. oleh instruksi khusus rdctl dan wrctl, yang dapat PIE adalah prosesor interrupt-enable dieksekusi hanya dalam mode supervisor. NIOS bit. Ketika PIE = 1, prosesor dapat II prosesor opsional dapat memiliki satu atau menerima interupsi eksternal. Keti- lebih shadow register sets. Sebuah shadow regka PIE = 0, prosesor mengabaikan in- ister set adalah satu set lengkap dari Nios II terupsi eksternal. Sisa dari bit (dicap general-purpose registers. Ketika shadow regissebagai dicadangkan dalam gambar) ter sets diimplementasikan, CRS eld dari status digunakan ketika MMU atau MPU - register menunjukkan register set yang sedang digunakan. Akses instruksi untuk keperluan umum tur diimplementasikan. menggunakan daftar mana register set aktif.[3] Register ctl1 menampung salinan dari sta- Suatu penggunaan shadow register sets untuk tusregister status selama exception process. mempercepat konteks switching. Ketika shadow EU dan EPIE bit adalah nilai-nilai yang register sets diterapkan, NIOS II prosesor memiliki dua instruksi khusus, rdprs dan wrprs, undisimpan Status bit U dan PIE. tuk memindahkan data antara set register. Shad Register ctl2 menampung salinan dari sta- ow register set biasanya dimanipulasi oleh sebuah tus register selama proses debug break. kernel sistem operasi, dan transparan untuk kode Bit-bit BU dan BPIE adalah nilai-nilai dis- aplikasi. Sebuah prosesor NIOS II dapat memiliki hingga 63 shadow register set. impan U Status bit dan PIE.
22
Jurnal Komputasi, Volume 10 Nomor : 1 Juni 2011 ISSN : 1412-9434 2.3
ALU (Arithmetic Logic Unit)
NIOS II ALU beroperasi pada data yang disimpan dalam general-purpose registers. Operasi ALU mengambil satu atau dua input dari register, dan menyimpan hasilnya kembali di register. ALU mendukung operasi data yang dijelaskan pada table 3. Tabel 3: Operasi yang didukung oleh ALU pada Nios II.
Perangkat memori o-chip, seperti SRAM, SDRAM, dan chip memori Flash diakses oleh instantiating antarmuka yang sesuai. Input / output adalah memori map dan dapat diakses sebagai lokasi memori. Data yang mengakses ke lokasi memori dan I / O interface dilakukan melalui instruksi Load dan Store, menyebabkan data akan ditransfer antara memori dan general purpose registers[3].
Untuk melaksanakan operasi lainnya, dperangkat lunak (software computer) menghitung hasilnya dengan melakukan kombinasi dari operasi dasar pada Tabel 3. 2.4
Organisasi Memori dan I/O Devices
Gambar 2 menunjukkan bagaimana NIOS II prosesor dapat mengakses memori dan I / O device. Untuk kinerja terbaik, NIOS II / f prosesor dapat mencakup instruksi dan data cache. Cache diimplementasikan dalam blok memori FPGA. Penggunaannya adalah opsional dan mereka ditetapkan (termasuk ukurannya) pada saat generasi sistem dengan menggunakan SOPC Builder. NIOS II /s versi dapat memiliki cache instruksi tetapi tidak cache data. Para NIOS II/e versi memiliki baik instruksi atau data cache. Cara lain untuk memberikan akses cepat prosesor ke memori on-chip adalah dengan menggunakan pengaturan memori tightly coupled, dalam hal ini prosesor mengakses memori melalui jalur langsung bukan melalui jaringan Avalon. Akses ke memori tightly coupled memotong memori cache. Bisa ada satu atau lebih tightly coupled instruksi dan memori data. Jika cache instruksi tidak termasuk dalam suatu sistem, maka harus ada setidaknya satu memori tightly coupled yang disediakan untuk NIOS II / f dan II / s NIOS prosesor. On-chip memori juga dapat diakses melalui jaringan Avalon.
Gambar 2: Memory dan organisasi I/O.
2.4.1
Instruksi dan Data Buses
NIOS II arsitektur mendukung instruksi terpisah dan bus data, mengklasi kasikan sebagai arsitektur Harvard. Kedua instruksi dan data bus diimplementasikan sebagai Avalon-MM port master yang mengikuti spesi kasi antarmuka AvalonMM. Data master Port terhubung ke memori dan komponen perifer, sementara port utama instruksi hanya untuk menghubungkan komponen memori.
Memory and Peripheral Access, NIOS II
arsitektur menyediakan memori-mapping I / O akses. Kedua memori data dan perangkat dipetakan ke address space dari port data master. NIOS II menggunakan arsitektur little-endian byte ordering. Words dan halfwords disimpan dalam memori dengan more-signi cant bytes pada
23
Jurnal Komputasi, Volume 10 Nomor : 1 Juni 2011 ISSN : 1412-9434 esor memiliki instruksi terpisah dan bus data, keseluruhan NIOS II sistem prosesor mungkin menyajikan, shared instruction/data bus tunggal ke outside world. Pandangan luar NIOS II prosesor sistem tergantung pada memori dan peripheral dalam sistem dan struktur dari struktur sistem interkoneksi. Untuk performa terbaik, menetapkan data master port prioritas arbitrase tertinggi pada setiap memori yang digunakan bersama oleh kedua instruksi dan data master port.
Address tertinggi. NIOS II arsitektur tidak menentukan apa-apatentang keberadaan memori dan periferal, jumlah, jenis, dan sambungan memori dan periferal yang bergantung pada sistem. Biasanya, NIOS II prosesor sistem berisi campuran fast onchip memori dan slower o-chip memori. Peripherals biasanya terletak pada on-chip, meskipun interface untuk o-chip peripheral juga ada.
Instruction Master Port, NIOS II bus in-
struksi diimplementasikan sebagai 32-bit Avalon-MM master port. Port Master instruksi melakukan fungsi tunggal: ia mengambil instruksi yang harus dijalankan oleh prosesor. Port Master instruksi tidak melakukan operasi tulis. Port Master instruksi adalah Avalon-MM pipelined master port. Dukungan untuk pipelined Avalon-MM transfer meminimalkan dampak memori sinkron dengan latency pipa dan meningkatkan fMAX keseluruhan sistem. Instruction master port dapat menjalankan read request berturutturut sebelum data telah kembali dari permintaan sebelumnya. Port Master instruksi selalu mengambil 32 bit data. Port Master instruksi bergantung pada dynamic bus-sizing logic yang terkandung dalam bahan sistem interkoneksi. Berdasarkan ukuran bus dinamis, setiap instruksi fetch mengembalikan kata full instruction word, terlepas dari lebar memori target. Akibatnya, program tidak perlu untuk memperdulikan lebar memori dalam sistem prosesor NIOS II.
2.4.2
Cache Memory
NIOS II mendukung arsitektur memori cache pada kedua master port instruksi (cache instruksi) dan data master port (data cache). Memori cache berada on-chip sebagai bagian integral dari inti NIOS II prosesor. Memori cache dapat meningkatkan waktu akses memori ratarata untuk prosesor NIOS II yang menggunakan sistem slow o-chip memori seperti SDRAM untuk penyimpanan program dan data. Cache instruksi dan data diaktifkan terus-menerus pada saat run-time, tetapi metode yang disediakan untuk perangkat lunak untuk melewati cache data sehingga akses periferal tidak mengembalikan data cache. Cache manajemen dan koherensi cache akan ditangani oleh perangkat lunak. Set instruksi NIOS II memberikan petunjuk untuk manajemen cache[1].
2.4.3
Tightly-Coupled Memory
Memori tightly-coupled menyediakan jaminan akses memori latensi yang rendah untuk kinerjacritical. Dibandingkan dengan memori cache, Data Master Port, NIOS II data bus diim- memori tightly-coupled memberikan manfaat seplementasikan sebagai 32-bit Avalon-MM bagai berikut[1]: master port. Port data master melakukan Performa mirip dengan memori cache dua fungsi: (1) Baca data dari memori Perangkat lunak dapat menjamin bahwa atau peripheral saat prosesor mengeksekusi kode performa-kritis atau data terletak di load instruction (2) Menulis data ke memtightly-coupled memori ori atau peripheral saat prosesor mengeksekusi store instruction.
Shared Memory for Instructions and Data, Biasanya instruksi dan data master
Tidak ada real-time caching overhead, seperti loading, invalidating, atau ushing memori
port berbagi memori tunggal yang berisi Secara sik, port tightly-coupled memori adalah instruksi dan data. Sedangkan inti pros- port Master yang terpisah pada inti prosesor
24
Jurnal Komputasi, Volume 10 Nomor : 1 Juni 2011 ISSN : 1412-9434 NIOS II, mirip dengan instruksi atau data port master. Sebuah core NIOS II dapat memiliki nol, satu, atau tightly-coupled memori ganda. Arsitektur NIOS II mendukung memori tightlycoupled untuk kedua instruksi dan akses data. Setiap port memori tightly-coupled terhubung langsung ke tepat satu memori dengan jaminan latency rendah yang tetap. Memori eksternal ke inti NIOS II dan terletak pada chip.
2.4.4
Address Map
Peta alamat untuk memori dan peripheral dalam sistem prosesor NIOS II adalah tergantung pada desain . Anda menentukan peta alamat di Qsys dan SOPC Builder. Ada tiga alamat yang merupakan bagian dari prosesor dan layak disebutkan secara khusus[1]: Reset address
Default caching behavior controlled per page
TLBs acting as n-way set-associative caches for software page tables
TLB sizes and associativities con gurable in the Nios II Processor parameter
editor
Format of page tables (or equivalent data structures) determined by system
software
Replacement policy for TLB entries determined by system software
Write policy for TLB entries determined by system software
Exception address Break handler address
Programmer akses memori dan peripheral dengan menggunakan macro dan driver. Oleh karena itu, peta alamat eksibel tidak mempengaruhi 2.4.6 pengembang aplikasi.
2.4.5
Memory Management Unit
Secara psional NIOS II MMU menyediakan tur dan fungsi seperti berikut[1]:
Memory Protection Unit
NIOS II MPU opsional menyediakan tur dan fungsi sebagai berikut[1]:
Memory protection
Up to 32 instruction regions and 32 data regions
Virtual to physical address mapping
Memory protection
32-bit virtual and physical addresses, mapping a 4-GB virtual address space into as much as 4 GB of physical memory
Variable instruction and data region sizes
4-KB page and frame size
Low 512 MB of physical address space available for direct access
Amount of region memory de ned by size or upper address limit
Hardware translation lookaside buers (TLBs), accelerating address translation
Read and write access permissions for data regions
Separate TLBs for instruction and data accesses
Execute access permissions for instruction regions
Read, write, and execute permissions controlled per page
Overlapping region 25
Jurnal Komputasi, Volume 10 Nomor : 1 Juni 2011 ISSN : 1412-9434 2.5
Addressing
NIOS II prosesor memiliki 32-bit alamat. Ruang memori adalah byte-addressable. Instruksi dapat membaca dan menulis (32 bit) word, halfwords (16 bit), atau byte (8 bit) data. Membaca atau menulis ke alamat yang tidak sesuai dengan memori yang ada atau I / O lokasi menghasilkan hasil yang tidak terde nisi[3]. Ada lima mode pengalamatan yang disediakan oleh NIOS II prosesor[3]: Immediate mode sebuah operan 16-bit yang diberikan secara eksplisit dalam instruksi. Nilai ini mungkin sign extend untuk menghasilkan 32-bit operan dalam instruksi yang melakukan operasi aritmatika.
I type - Lima-bit bidang A dan B digunakan untuk menentukan general-purpose registers. Sebuah bidang 16-bit IMMED16 menyediakan data langsung sign extended untuk menyediakan 32-bit operan. R-type - Lima-bit bidang A, B dan C digunakan untuk menentukan general-purpose registers. Sebuah OPX bidang 11-bit digunakan untuk memperpanjang kode OP. J-type - Sebuah lapangan 26-bit IMMED26 berisi nilai langsung unsigned. Format ini hanya digunakan dalam instruksi Call.
Register mode operan adalah dalam register proseso Displacement mode alamat efektif dari operand adalah jumlah dari isi register dan nilai 16-bit masuk perpindahan yang diberikan dalam instruksi Register indirect mode alamat efektif dari operan adalah isi register yang ditentukan dalam instruksi. Ini sama dengan modus perpindahan dimana nilai perpindahan sama dengan 0.
Gambar 3: Format instruksi Nios II.
Absolute mode alamat 16-bit mutlak 3 Penutup operand dapat ditentukan dengan menggunakan modus perpindahan dengan register Altera NIOS II processor bermanfaat membantu mempercepat dan mempermudah desain dan r0 yang selalu berisi nilai 0. evaluasi untuk rancang bangun purwarupa sistem tertanam menggunakan FPGA keluarga Al2.6 Instructions tera. Rancang bangun tersebut masih memuAda tiga jenis Nios II instruction word format ngkinkan dimodi kasi atau dikon gurasi ulang yaitu I-type, R-type, dan J-type. Semua NIOS sesuai sesuai dengan kebutuhan sehingga dapat II instruksi memiliki panjang 32-bit. Selain in- memberikan performa yang optimal. struksi mesin yang dijalankan secara langsung oleh prosesor, set instruksi NIOS II mencakup sejumlah pseudoinstructions yang dapat digunakan Daftar Pustaka dalam program bahasa assembly. Assembler menggantikan pseudo instruction masing-masing [1] Altera Corporation, May 2011, Nios II Processor Reference Handbook, www.altera.com. oleh satu atau lebih instruksi mesin. Gambar 3 menggambarkan format instruksi tiga kemungk- [2] http://en.wikipedia.org/wiki/Nios_II inan: I-type, R-type, dan J-type. Dalam semua kasus, enam bit b5-0 menyatakan OP kode. Bit [3] Altera Corporation, May 2011, Nios II Introyang tersisa digunakan untuk menentukan regisduction to the Altera Nios II Soft Processor, ter, operan langsung, atau extend OP code. www.altera.com.
26
