High Speed Digital Design & High Density Interconnect

High Speed Digital Design & High Density Interconnect Design – impedance, délky vodičů

 Řazení a elektronický význam vrstev PCB  Impedance spojů na PCB  Impedanční přizpůsobení, délky vodičů  Příklady – LVDS/PECL , USB, ethernet, DDR, wifi/blts...

High Speed Digital Design & High Density Interconnect Elektronický přístroj dříve

• Znakový displej (mono) • Pár tlačítek, LEDek • RS232, 485...

• „51“, Atmega, PIC... • RAM/ROM/EEPROM • ≈16MHz

nyní

• Grafický displej • Touchscreen • Ethernet, USB, Wifi, HDMI...

• ARM ≈1GHz... • DDR3 • Obvody pro Ethernet, USB, Wifi, HDMI...

High Speed Digital Design & High Density Interconnect Impulzní spotřeba číslicových obvodů VDD

VDD

VDD

Cd

Cd VOUT

IP

VOUT

o

IP IL

IL

CL

GND

GND HCMOS:

IL IP+IL

tf

tr

;

;

tf

tr

;

;

∗ .

t

.

5mA

t

; ;

;

IP

@ 3.5ns

;

; ;

;

VOUT

VDD

t

; t

.

.

CL

High Speed Digital Design & High Density Interconnect Řazení a elektronický význam vrstev DPS

Každá signálová vrstva musí sousedit s vodivou plochou (GND/VCC) 2

S1+P

G

4

S1 G

P S2

6

S1 G S2

S3 P S4

6

S1 S2 G

P S3 S4

6

S1 G S2

P G S3

8

S1 S2 G S3

S4 P S5 S6

8

S1 G S2 G

P S3 G S4

10

S1 G S2 S3 G

P S4 S5 G S6

Vodivá plocha snižuje parazitní indukčnost spojů o 50%!!!

High Speed Digital Design & High Density Interconnect Řazení a elektronický význam vrstev DPS GND PWR SIGNAL

2 vrstvy: ... „obyčejné“ číslicové desky, pozor na celistvost GND plochy

Plocha smyčky SIGNAL – GND

4 vrstvy: ... „rychlejší“ číslicové desky s větší hustotou spojů/součástek, signály Z0=50Ω, Zdiff=100Ω

Každá signálová vrstva musí sousedit s vodivou plochou (GND/VCC)


2 vrstvy:

4 vrstvy:


6 vrstev: ... vhodné pro High Speed Digital Design (např. DDR3)

6 vrstev: ... technologicky přijatelnější – vhodnější skladba pro laminaci


GND PWR SIGNAL

High Speed Digital Design & High Density Interconnect Řazení a elektronický význam vrstev DPS Konkrétní konfigurace závisejí na obvodových potřebách s přihlédnutím k technologickým možnostem

GND PWR SIGNAL

8 vrstev:

10 vrstev:


High Speed Digital Design & High Density Interconnect Řazení a elektronický význam vrstev DPS Konkrétní konfigurace závisejí na obvodových potřebách s přihlédnutím k technologickým možnostem

GND PWR SIGNAL

12 vrstev:

14 vrstev:

16 vrstev:


High Speed Digital Design & High Density Interconnect Návrh skladby vícevrstvých DPS Dvě technologická pravidla:

Cu folie Laminát (prepreg) Jádro (core) Laminát (prepreg) Jádro (core) Laminát (prepreg) Jádro (core) Laminát (prepreg) Cu folie

High Speed Digital Design & High Density Interconnect Řazení a elektronický význam vrstev DPS Příklad pro 1mm BGA, 6‐vrstvá deska

TOP – BGA, Signal In2 – plocha GND In3 – Signal Cu symetrie

In4 – Signal In5 – plocha PWR BOT – CAP, pomocné spoje

High Speed Digital Design & High Density Interconnect Řazení a elektronický význam vrstev DPS Syndrom švýcarského sýra

Pravidlo 20H

High Speed Digital Design & High Density Interconnect Impedance spojů na DPS Je‐li délka spoje srovnatelná s vlnovou délkou signálu hovoříme o elektricky dlouhých spojích

• vedení s rozprostřenými parametry • impedance • konečná rychlost šíření signálu

ZS = Z0 = ZL

Vakuum: c=300.106m/s 1MHz λ = 300m 1GHz λ = 30cm FR4: v≈100.106m/s 1MHz λ = 100m 1GHz λ = 10cm

High Speed Digital Design & High Density Interconnect Impedance spojů na DPS Impedanční přizpůsobení Je‐li dvojnásobek zpoždění průchodu signálu větší, než trvání jeho náběžné nebo sestupné hrany, je nutné spoj impedančně přizpůsobit.

Lmax

tS  ' 2  t pd

High Speed Digital Design & High Density Interconnect Impedance spojů na DPS Impedance ideálního vedení



L/l Z0  C /l

Rychlost šíření signálu

c v  r  r

Zpoždění šíření signálu

t pd 

Vliv kapacitní zátěže

Cd / l t ' pd  t pd  1  C /l

1  v



L C  l l

m / s 

1 L C  l l

s / m

s / m

High Speed Digital Design & High Density Interconnect Impedance spojů na DPS

High Speed Digital Design & High Density Interconnect Impedance spojů na DPS

High Speed Digital Design & High Density Interconnect High Speed Digital Design Návrh obvodů pracujícími s kmitočty, u nichž je délka spoje srovnatelná s vlnovou délkou přenášeného signálu

• LVDS

• PECL

High Speed Digital Design & High Density Interconnect High Speed Digital Design

High Speed Digital Design & High Density Interconnect High Speed Digital Design • Stejné zpoždění všech paralelně vedoucích signálů • Impedance vodičů ‐ zpravidla 50Ω. • Impedance diferenčních párů ‐ zpravidla 100Ω.

High Speed Digital Design & High Density Interconnect High Speed Digital Design  Stejné zpoždění paralelních párů  Stejné zpoždění P a N vodičů v jednom páru

High Speed Digital Design & High Density Interconnect High Speed Digital Design Paralelní GND prokovy v místě přechodu dif. páru do jiné vrstvy

>1GHz

High Speed Digital Design & High Density Interconnect High Speed Digital Design >1GHz GND prokovy paralelně v místě přechodu dif. páru do jiné vrstvy

High Speed Digital Design & High Density Interconnect Zpoždění šíření signálu tp

MICROSTRIP h = 0,125 mm, w = 0,2 mm, s = 0,4 mm

3.34 · 10

0.475 ·

0.67

STRIPLINE h = 0,3 mm, w = 0,1 mm, s = 0,15 mm

3.34 · 10

pro Ɛr = 4.5

tp = 71 ps/cm

tp = 56 ps/cm v = 178.106 m/s 1 GHz => λ = 17,8 cm

!! ROZDÍL !!

v = 141.106 m/s 1 GHz => λ = 14,1 cm

High Speed Digital Design & High Density Interconnect Technika návrhu spojů „rychlých obvodů“ Délka P a N vodičů v jednom dif. páru ΔLPN tf

tr

P Dif. pár 1 N P Dif. pár 2 N Δt Dif. pár 2 P‐N Dif. pár 1 P‐N

Δt << tr(tf)

High Speed Digital Design & High Density Interconnect Technika návrhu spojů „rychlých obvodů“ Délka dif. párů ΔL12 tf

tr

P Dif. pár 1 N P Dif. pár 2 N Δt Dif. pár 2 P‐N Dif. pár 1 P‐N

Δt << tr(tf)

High Speed Digital Design & High Density Interconnect Technika návrhu spojů „rychlých obvodů“ tr

tf P Dif. pár 1 N P Dif. pár 2 N Dif. pár 2 P‐N Dif. pár 1 P‐N

tp = 56 ps/cm

Δt

tp = 71 ps/cm

Δt << tr(tf) Příklady: LVDS

tr(tf) ≈ 200 ps

=> Δt ≈ 10 ps

=> ΔL12 ≈ 1,5 mm

USB 2

tr(tf) ≈ 500 ps

=> Δt ≈ 25 ps

=> ΔL12 ≈ 4 mm

USB 3

tr(tf) ≈ 200 ps

=> Δt ≈ 10 ps

=> ΔL12 ≈ 1,5 mm

DDR3 – 1600

tr(tf) ≈ 160 ps

=> Δt ≈ 8 ps

=> ΔL12 ≈ 1,3 mm

Konkrétní hodnoty tolerance délek spojů je nutné korigovat dle specifikací konkrétních obvodů.

High Speed Digital Design & High Density Interconnect LVDS



Příklad LVDS Receiver Eye Diagramu

H = 500ps/div, V = 100mV/div

High Speed Digital Design & High Density Interconnect Různá délka P a N vodičů v jednom páru ΔLPN

LVDS

P LVDS1 N P LVDS2 N Δt LVDS2 P‐N LVDS1 P‐N

Δt << tr(tf) a tr(tf) ≈ 200 ps

=> Δt ≈ 20 ps

=> ΔLPN ≈ 2 mm (tp = 0,1ns/cm)

High Speed Digital Design & High Density Interconnect Různá délka LVDS párů ΔL12

LVDS

P LVDS1 N P LVDS2 N Δt LVDS2 P‐N LVDS1 P‐N


=> Δt ≈ 20 ps

=> ΔL12 ≈ 2 mm (tp = 0,1ns/cm)

High Speed Digital Design & High Density Interconnect PECL

Δt LVPECL1 P‐N LVPECL2 P‐N


=> Δt ≈ 20 ps

=> ΔL ≈ 2 mm (tp = 0,1ns/cm)

High Speed Digital Design & High Density Interconnect USB 2

• Z0 / Zdif 45/90 Ohm • zpoždění signálu na DPS cca 0,1ns/cm

USB 2

rychlost

Δt

ΔLD+D‐

High Speed

480 Mbps

25 ps

2,5 mm

Full Speed

12 Mbps

1 ns

‐‐‐

Low Speed

1,5 Mbps

10 ns

‐‐‐


• Z0 / Zdif 45/90 Ohm • délka vodičů 4 – 5 inch max • pod dif. párem nepřerušovaná GND • vzdálenost dif. páru a jiných spojů > 3*s


• Z0 / Zdif 45/90 Ohm • zpoždění signálu na DPS cca 0,1ns/cm rychlost

Δt

ΔLD+D‐

480 Mbps

25ps

2,5mm

5 Gbps

2ps

0,2mm


• Z0 / Zdif 45/90 Ohm • délka vodičů 8 inch max • AC Cap 100nF 0402 co nejblíž ke konektoru • pod dif. párem nepřerušovaná GND • vzdálenost dif. páru a jiných spojů > 3*s

High Speed Digital Design & High Density Interconnect Ethernet 10/100Mbit

cca 50 MHz

TXD[0..3]

RXD[0..3] RXCLK RXDV LED1,2 nRST

TxP TxN PHY

RxP RxN

cca 125 MHz

MDIO MDC nINT

TXCLK TXER TXEN

chasis GND

digital GND

MAG

RJ45

High Speed Digital Design & High Density Interconnect Ethernet 10/100Mbit digital GND

cca 50 MHz

TXD[0..3] TXCLK TXER TXEN RXD[0..3] RXCLK RXDV LED1,2 nRST

TxP TxN PHY

RxP RxN

cca 125 MHz

MDIO MDC nINT

chasis GND

RJ45 & MAG



Zdif=100Ω Rx..Tx +/‐9mm N..P +/‐1mm 15pF + Voltage Supressor

High Speed Digital Design & High Density Interconnect Ethernet 1Gbit MDIO MDC nINT

MDIAp MDIAn TXCLK MDIBp TXER MDIBn TXEN PHY MDICp MDICn RXD[0..7] MDIDp MDIDn RXCLK

cca 125 MHz

TXD[0..7]

RXDV LED1,2 nRST

chasis GND

digital GND cca 125 MHz

GMII

MAG

RJ45

High Speed Digital Design & High Density Interconnect Ethernet 1Gbit



Zdif=100Ω Rx..Tx +/‐9mm N..P +/‐0,5mm

Zo=50Ω TXDxx +/‐ 2,5mm RXDxx +/‐ 2,5mm

High Speed Digital Design & High Density Interconnect POE 10/100Mbit

High Speed Digital Design & High Density Interconnect POE 1Gbit

High Speed Digital Design & High Density Interconnect DDR2 vs DDR3 DDR2 Balanced Line Topology

DDR3 Fly – By Architecture

High Speed Digital Design & High Density Interconnect DDR3




High Speed Digital Design & High Density Interconnect DDR3 Minimum PCB Stackup(1)

6-layer PCB Stackup

LAYER

TYPE

DESCRIPTION

LAYER

TYPE

DESCRIPTION

1

Signal

Top Signal Routing

1

Signal

Top Signal Routing

2

Plane

Ground

2

Plane

Ground

3

Signal

IN3 Signal Routing

FR4 3

Plane

Split Power Plane

4

Signal

Bottom Signal Routing

(1) All signals that have critical signal integrity requirements should be routed first on layer 1. It may not be possible to route all of these signals on layer 1 which requires some to be routed on layer 4. The signal routes on layer 4 should not cross splits in the power plane.

FR4 4

Signal

IN4 Signal Routing

5

Plane

Split Power Plane

6

Signal

Bottom Signal Routing

Šířky spojů a tloušťky prepregů resp. core Zo = 40‐50 Ohm +/‐10%, Zdiff = 80‐100 Ohm +/‐10%


Blokování napájení  Každý GND(PWR) BGA ball svůj via  CAP 0402 z druhé strany desky u GND(PWR) via

non DDR3 signal

 Počet CAP a celková kapacita – dle datasheetu

MAX

UNIT

X1

1000

mils

X2

600

mils

Y

1500

mils

Clearance non DDR3 signal to DDR3 signal

MIN

4w

 Co nejkratší PWR a GND spoje CAP – via  Kombinace 1nF (10nF) a 10uF kapacit

DDR3 signal

PARAMETER

 Co nejkratší PWR a GND spoje ball – via

mils


Rozdělení netů do tříd Clock Net Class

NETs

Signal Net Class

NETs

DDR_BA[2:0], DDR_A[15:0], DDR_CSn0, ADDR_CTRL DDR_CASn, DDR_RASn, DDR_WEn, DDR_CKE, DDR_ODT

CK

DDR_CKp & DDR_CKn

DQS0

DDR_DQS0p & DDR_DQS0n

DQ1

DDR_D[7:0], DDR_DQM0

DQS1

DDR_DQS1p & DDR_DQS1n

DQ2

DDR_D[15:8], DDR_DQM1

Pro jednotlivé třídy jsou definována návrhová pravidla. • Impedace spojů • Délky spojů a jejich tolerance • Izolační vzdálenosti

High Speed Digital Design & High Density Interconnect DDR3 A1+A2 max. 2500 mils ΔA1+A2 max. 25 mils A3 ΔA3

AS ΔAS

max. 100 mils max. 25 mils

max. 660 mils max. 25 mils

ΔCK to ADDR_CTRL +/‐ 50 mils CK to ADDR_CTRL spacing 3w ADDR_CTRL spacing 2w ADDR or CK to other DDR 3w

AT max. 500 mils ΔAT ADD max. 100 mils ΔAT CK max. 5 mils


ΔDQS[x] max. 5 mils

ΔDQ[x] max. 25 mils

Δ DQS[x] to DQ[x] 25 mils

DQ[x] to DQ[x] spacing 2w DQS[x] to other DDR 3w DQ[x] to other DDR spacing 3w






VREF a VTT

VREF: • w=20mils • CAP 100nF ke každému pinu

VTT: • ITT dosahuje cca 300mA • Plocha v okolí RTT • Ke každým cca 4 RTT CAP 1nF..10nF • Ke každým 8 RTT CAP 10uF

High Speed Digital Design & High Density Interconnect WIFI

High Speed Digital Design & High Density Interconnect Impedance – zdroje, literatura             

Záhlava, V. : Návrh a konstrukce desek plošných spojů, BEN, Praha 2011 Mitzner, K.: Complete PCB Design Using OrCAD Capture and PCB Editor, Elsevier, 2009 LVDSownersmanual.pdf ug196.pdf USB2 a USB3 specification High Speed USB Design Guidelines – Atmel – AT85C51SND3Bx Application Note ksz9021rl‐rn_ds.pdf, DP83865.pdf, LAN8710A.pdf, lan9221.pdf an‐139.pdf, an‐189.pdf, AX88180_Gigabit_Ethernet_Application_Des.pdf LXT1000 Gigabit Ethernet Transceiver Design and Layout Guide snla056d.pdf, snoa464c.pdf, spma036b.pdf MT41K256M16HA‐125_E.pdf, XAM3359AZCZ_ref_man.pdf, SPRS717F.pdf AN3940.pdf, sprabi1a.pdf MWI‐2010 Transmission Line Modeling Software, Rogers Corporation

High Speed Digital Design & High Density Interconnect

Recommend Documents