HIGH-SPEED ANALOG TO DIGITAL CONVERTER: Studi dan Pengukuran

Prosiding Seminar Nasional Aplikasi Sains & Teknologi (SNAST) 2014 Yogyakarta,15November2014

ISSN: 1979-911X

HIGH-SPEED ANALOG TO DIGITAL CONVERTER: Studi dan Pengukuran 1,2

Arief Suryadi Satyawan1 dan Dayat Kurniawan2 ) Peneliti Pusat Penelitian Elektronika dan Telekomunikasi – LIPI Komplek LIPI, Jl. Sangkuriang, Bandung 40135, Indonesia E-mail: [email protected], [email protected]

ABSTRACT This paper presents an overview of high-speed analog to digital converter architectures that commonly have been produced in the recent years. Some different type of high-speed ADCs such as flash, pipeline, and successive approximation ADC will be describe briefly in the beginning of discussion. This study is very important to provide better knowledge of designing an acquisition system for a specific application.An experiment involving the ADS42LB69 ADCs also describe in the final section of the discussion including few technical results that have been obtained. This pipelined ADC will be promoted to be used for radar application in our main project. The overall result shows that the ADC module works well, although some other critical parameters are still investigated. Keywords: flash, pipeline, successive approximation, sigma-delta ADC,ADS42LB69 ADCs PENDAHULUAN

Dalam suatu sistem pengolahan sinyal modern, kehadiran peubah analog ke digital (analog to digital converter/ADC) telah menjadi komponen antarmuka yang sangat penting mengingat kemampuannya dapat menghubungkan lingkungananalog nyata dengan lingkungan digital. Dengan kata lain, dengan menggunakan ADC, parameter - parameter alami seperti temperatur suatu objek, kadar unsur kimiaw suatu zat, kuat cahaya, besar medan listrik, gerak benda dan masih banyak fenomena alam lainnya dapat diproses dengan bantuan piranti elektronika digital untuk keperluan penyajian lebih lanjut, atau untuk dikirimkan melalui media transmisi tertentu seperti wireless link, high-speed line antar sejumlah chip digital atau backplane.Semenjak kemunculannya, berbagai produk seperti termometer, audio digital dan sistem akuisisi data lainya telah banyak bermunculan ditengah masyarakat dengan berbagai fungsi dan manfaat yang diberikannya.Bahkan saat ini ADC telah berhasil menghadirkan berbagai instrument medis, produk – produk video digital, sistem radar dan pendeteksian, dan sejumlah perangkat telekomunikasi terkini lainnya. Penelitian ini pada dasarnya merupakan bagian dari kegiatan utama dalam mengembangkan perangkat data akuisisi yang nantinya akan diaplikasikan untuk sistem radar, meski demikian pembahasan terkait aplikasi radar tidak akan dibahas dalam tulisan ini. METODA PENELITIAN Pada tulisan ilmiah ini akan coba dipaparkan mengenai tinjauan pustaka dari beberapa arsitektur ADC yang berkembang, terutama yang mendukung pada teknologi ADC dengan tingkat kecepatan konversi yang tinggi (high-speed ADC). Selain itu percobaan pengukuran terhadap salah satu jenis high-speed ADC yang juga sedang dikembangkan akan dibahas pada bagian berikutnya.

Gambar 1.Fungsi transfer ADC Secara Ideal

C-123


ISSN: 1979-911X

PEMBAHASAN ADC ideal merepresentasikan semua masukan analog dalam rangetertentu dengan jumlah kode keluaran digital terbatas. Karena skala analog adalahkontinyu, sedangkan kode digital adalah diskrit, maka terdapat proses kuantisasiyang memperkenalkan error. Sebagai peningkatan jumlah kode digital, lebar stepyang berhubungan menjadi lebih kecil dan fungsi transfer mendekati garis lurusideal seperti yang ditunjukkan oleh gambar 1.Gambar ini menunjukkan bahwa setiap kode digital mewakili sebagiankecil dari total range masukan analog. Step didesain untuk mempunyai transisiseperti titik tengah dari setiap step yang berhubungan ke titik pada garis ideal(garis lurus). Lebar 1 step didefinisikan sebagai 1 LSB (Least Significant Bit).LSB sering digunakan sebagai unit referensi untuk kuantitas lainnya dalamspesifikasi dan mengukur resolusi dari konverter sejak dijelaskan dengan bilanganpembagi atau unit dari full analog range. ½ LSB merepresentasikan kuantitas analog sesuai untuk one-half dari resolusi analog. Resolusi ADC dinyatakandengan bilangan bit dalam kode keluaran digital. ARSITEKTUR HIGH-SPEED ADC Flash ADC Flash ADC atau biasa disebut sebagai parallel ADC, merupakan jenis arsitektur ADC yang dibangun oleh susunan paralel dari sejumlah komparator berkecepatan tinggi. Biasanya, untuk setiap N-bit flash ADC dibangun oleh 2N resistor, 2N pre-amp dan 2N-1 komparator, seperti yang diperlihatkan pada gambar 2.a. Bentuk arsitektur seperti inimemungkinkan sejumlah pembagi tegangan berjenjang memberikan tegangan referensi bagi setiap komparator, sehingga setiap komparator akan menghasilkan luaran 1 LSB lebih tinggi dibandingkan luaran komparator berikutnya atau di bawahnya.Pada prakteknya, luaran komparator dikondisikan terlebih dahulu oleh sebuah encoder sebelum dirilis sebagai data luaran digital.ADC ini mengkonfersi sample dalam satu siklus untuk setiap sinyal masukan yang diberikan dengan analogi mirip termometer, dimana setiap komparator yang mendapat masukan sinyal analog lebih besar dari tegangan referensinya akan menghasilkan luaran logika 1, sedangkan yang lainnya logika 0. Akibatnya delay yang dihasilkan berasal dari komparator bertingkat saja. Meskipun demikian, akan dibutuhkan jumlah komparator yang lebih banyak untuk resolusi ADC yang lebih tinggi, yang berakibat tingginya daya yang diperlukan serta meningkatnya delay konversi.

(a) (b) (c) (d) Gambar 2. (a) Struktur Flash ADC, (b) Folding ADC, (c) Penambahan Titik Referensi dengan Folding ADC,(d) Skema Folding ADC dengan Interpolasi Untuk mengurangi disipasi daya pada flash ADC, maka konstruksi susunan komparator yang terpasang penuh secara paralel dapat dihindari dengan teknik folding. Folding adalah teknik dimana keputusan logika dilakukan dengan kombinasi kuantisasikasar (n) dan halus (m), sehingga resolusi ADC menjadi n + m, seperti terlihat pada gambar 2.b. Untuk melakukan kuantisasi secara halus, maka pada bagian fine sub-ADC didahului rangkaian analog folding.Salah satu bentuk analog folding adalah menempatkan skema interpolasi yang memaksaterbentuknya referensi baru diantara dua buah level referensi. Sehingga jika sebelumnya dua buah referensi untuk dua komparator, yang diperlihatkan pada gambar 2.c., berada pada titik Vr1 dan Vr2, maka dengan skema rangkaian interpolasi, seperti pada gambar 2.d.,bertambah atau disisipkan diantara keduanya sebagai Vr12. Skema ini dapat C-124


ISSN: 1979-911X

mengurangi jumlah pre-amp pada flash ADC sebanyak hampir dua kali lipat, namun tetap membatasi resolusi bit luarannya.

Gambar 3.Pipeline ADC dengan 4 Tahapan Pipeline ADC Untuk mengurangi jumlah komparator lebih signifikan dapat dilakuakan dengan menggunakan arsitekturpipeline ADC. Ide dasarnya adalah dengan meneruskan proses penghalusan dari sub-ranging ADC yaitu dengan mengulang proses pada sub-ranging hingga beberapa tahapan. Satu tahapan subranging ADC adalah satu proses yang tersiri dari ADC, DAC (digital to analog converter) dan komparasi terhadap tegangan asli. Pada gambar 3., diperlihatkancontoh konstruksi pipeline ADC dengan 4 tahapan sub-rangingADC yang secara keseluruhan menghasilkan 4 bit data.Sedangkan langkah kerja pipeline ADC 1 bit/stage dengan 4 tahapan diperlihatkan seperti pada gambar 4.a.

(a) (b) (c) Gambar 4. (a)Proses pipeline ADC 1 Bit/stage untuk 4 tahapan, (b) Fungsi transfer dari pipeleine ADC 1 bit/stage, (c)error yang terjadi pada salah satu tahapan pipeline ADC 1bit/stage Tegangan yang masuk pada suatu tahapan akan menghasilkan luaran analog dan digital dengan nilai tegangan luaran analog dihasilkan seperti pada persamaan (1-1) dan (1-2) dibawah, perhatikan juga fungsi transfer yang menjelaskan luaran digital dan tegangan residu untuk proses selanjutnya dari pipeleine ADC 1bit/stage ditunjukan oleh gambar 4.b. 2 , (1-1) 2 , (1-2) Untuk luaran digital dihasilkan dengan melihat tegangan masuk, apabla teganan masuk lebih besar dari tegangan komparator maka dihasilkan bit luaran 1 sebaliknya 0 apabila tegangan masuk lebih kecil dari tegangan komparator. Tegangan selisih (Vresidu atau Vout) didapat dengan mengurangi sinyal input analog dan sinyal yang telah terkuantisasi melalui DAC. Kemudian tegangan selisih tersebut diperkuat dan dirambatkan ke tahapan berikutnya. Pada setiap clock, setiap tahapan yang terlewati mengubah input yang tersampel dengan akurasi yang lebih baik. Pertama- tama tegangan masukan yang tersampling adalah 0.7 V.Karena nilai tegangan masuk lebih besar dari tegangan referensi komparator maka digunakan persamaan 1-1,sehingga dihasilkan tegangan luaran 0.4 V dan pada sisi output digital dihasilkan bit luaran 1. Kemudian pada tahap kedua tegangan masuk adalah 0.4, dan karena nilai tegangan masuk tersebut lebih kecil dari tegangan referensi komparator maka digunakan persamaan 1-2, sehingga dihasilkan tegangan luaran1,3V. Karena batas atas adalah +1V, dengan demikian nilai yg diperhitungkan adalah tegangan offset dari 0.4 V terhadap tegangan referensi komparator, yaitu -0.1V.Oleh sebab itu digunakanlah persaman 1-2, sehingga dihasilkan tegangan luaran 0.8V dan bit luaran 0.Selanjutnya nilai yang masuk pada tahap ketiga menjadi 0.8 V.Seperti proses sebelumnya, karena nilai teganan masuk lebih besar dari tegangan referensi komparator maka digunakan persamaan 1-1,sehingga dihasilkan nilai tegangan luaran 0 .6 dan bit luaran 1. Dengan demikian apabila diurutkan bit luaran dari tahap pertama hingga terakhir dihasilkan bit 10112yang merupakan nilai hampiran dari nilai teganan 0.7V. Apabila 10112 diubah C-125


ISSN: 1979-911X

menjadi nilai desimal didapatkan 11 yang apabila dinormalisasi nilainya 11/24= 0.6875V. Untuk mendapatkan hampiran yang semakin baik maka diperlukan tahapan yang semakin banyak. Untuk menghasilkan resolusi ADC sebesar 4 bit hanya diperlukan 4 komparator. Tetapi perlu diperhatikan walaupun dapat mengurangi jumlah komparator secara signifikan, akan tetapi masih terdapat kekurangan dari skema pipeline 1bit/stage ini, seperti yang ditunjukan pada gambar 4.c. Dalam beberapa literatur skema 1 bit/stage disebut juga arsitektur ripple ADC atau serial ADC.Pada gambar tersebut terlihat bahwa tahapan kedua memiliki nilai tegangan komparator yang bergeser akibat sifat tidak linier dari rangkaian elektronika. Kesalahan ini dapat mengakibatkan perambatan keasalahan pada tahapan selanjutnya. Untuk itu pada arsitektur ini perlu menggunakan suatu metode koreksi error. Metode yang digunakan yaitu skema 1.5bit/stage. Adapun cara kerjanya mengikuti fungsi transfer seperti pada pada gambar 5.

Tegangan Input

Daerah

Output Digital

Tegangan Residu

Vin<-Vref

1

00

Persamaan (1-3)

-Vreff
2

01

Persamaan (1-4)

Vin>Vreff

3

10

Persamaan (1-5)

Gambar 5. Fungsi Transfer dari Pipeline ADC 1.5bit/stage

Tegangan yang masuk dikodekan sesuai dengan daerah yang telah terbagi, kemudian tegangan tersebut dikodekan menjadi 00,01 atau 10 dan dikeluarkan melalui sisi digital output. Sementara itu pada sisi analog tegangan residu diteruskan ke tahapan selanjutnya dengan nilai yang bersesuaian dengan daerahnya, dan mengikutisalah satu dari tiga persamaan berikut: 2 (1-3) , (1-4) 2 , (1-5) 2 , Untuk menghindari overrange pada tegangan output, tegangan input dihitung secara offset, yaitu dengan cara mengurangi tegangan input dengan tengangan komparator atas. Perhatikan gambar 5. Seperti pada skema 1 bit/stage, misalkan tegangan masuk pada tahap pertama bernilai 0.8 V, karena tegangan masuk lebih besar dibandingkan range tahapan maka terlebih dahulu disesuaikan dengan memotong (truncate) sebsesar range maksimal 0.5V sehingga tegangan masuk pada tahapan peratama adalah 0.3V. Pada tahapan pertama ini juga tegangan masuk lebih besar dibandingkan tegangan referensi komparator atas, maka nilai bit luaran yang dihasilkan adalah 10 dan tegangan residu yang dihasilkan adalah 0.1V, yang diperoleh dari persamaan (1-5) dengan sebelumnya menghitung tegangan offsetnya terhadap referensi komparator 0.125V untuk menghindari tegangan output menjadi overrange. Kemudian dengan proses yang sama pada tahapan kedua nilai tegangan masuk adalah 0.1V.Karena nilai tegangan masuk diantara dua tegangan komparator maka dihasilkan bit luaran 01 dan dihasilkan tegangan residu 2(0.1)=0.2V sesuai persamaan (1-4). Seperti pada proses sebelumnya tegangan masuk 0.2 V dengan menggunakan persamaan (1-4) menghasikan 0.1V sebagai tegangan luaran dan bit 01 sebagai bit luaran. Proses seperti ini selanjutnya dapat dilihat seperti pada gambar 6.a, hingga tahapan ke-6. Kemudian pada sisi output digital, bit yang dihasilkan masuk ke buffer. Semakin mendekati akhir proses (tahapan terakhir) maka buffer semakin pendek, sebaliknya semakin mendekaati awal proses (tahapan awal) maka semakin panjang buffer. Fungsi dari buffer ini adalah sebagai penyelaras rangakaian adder/shift register sehingga bit yang dihasilkan pada akhir proses dapat keluar secara serentak.

C-126


ISSN: 1979-911X

Gambar 6.(a) Proses pada Pipeline ADC 1.5bit/stage, (b) Rangkaian Koreksi error pada Pipeline 1.5bit/stage (c) Koreksi error pada Pipeline ADC 1.5 bit/stage Setelah melalui buffer yang bersesuaian kemudian bit-bit tersebut memasuki rangkaian adder dan shift register yang bertujuan menyambungkan bit-bit tersebut,seperti yang diperlihatkan pada gambar 6.b.Nilai bit yang dihasilkan setiap tahap dijumlahkan menggunakan rangkaian adder dan shift register dengan cara menjumlah dan geserkankan bit-bit hasil luaran setiap tahapan, atau secara sederhananya menjumlahkan bit kiri (LSB) pada suatu tahapan dengan bit kanan (MSB) tahapan sebelumnya kemudian menggunakan tahapan setelahnya sebagai carry. Proses ini dimaksudkan sebgai blok koreksi error.Pada akhirnya nilai bit yang telah melalui blok koreksi error adalah nilai hampiran yang diperlihatkan pada gambar6.c.Nilai yang dihasilkan pada ADC adalah 11001102 yang dalam desimal adalah 54, dan kemudian dinormalisasi dengan 2komparator sehingga menjadi 102/27=0.796875, atau yang merupakan hampiran dari 0.8. Pada gambar 6.c juga terlihat, kesalahan yang terjadi pada tahapan kedua dengan nilai tegangan komparator atas menjadi turun dan menyebabkan nilai bit luaran pada tahapan kedua salah. Namun demikian meskipun terdapat kesalahan pada salah satu tahap, tetap saja nilai akhir luaran setelah melalui blok koreksi menjadi benar. Successive Approximation ADC Successive approximationADC, adalah jenis arsitektur ADC yang lebih sedikit memanfaatkan komparator, dengan arsitektur tipikal dapat dilihat seperti pada gambar 7.Proses kerja sederhana SAR ADC berlangsung setelahdiberisinyalstart, dimana konversidimulaidenganmemberikankombinasi1000 0000 pada successive approximation register.Jika ternyata kombinasi ini menghasilkantegangan5 Volt pada luaran DAC, sedangkan tegangan masukan analoglebih besar, yaitu misalnya adalah 6,75 Volt, maka MSB berikutnya berubah menjadi logika 1, dankombinasi sekarang mejadi1100 0000. Jika dengan kombinasi tersebut dihasilkan tegangan luaran DAC7 Volt, yang berarti lebih besar dari tegangan analog masukan 6,75 V, maka kombinasi berubah menjadi 1010 0000. Selanjutnya jika dengan kombinasi ini tegangan luaran DAC menjadi 6,25 Volt, maka kombinasi menjadi 1011 0000, demikianseterusnyahingga ditemukan kombinasi yang mengakibatkan luaran DAC mencapai tegangan6,75 Volt.

C-127


ISSN: 1979-911X

Gambar 7. Arsitektur Successive approximation ADC 4. Perbandingan Arsitektur ADC Berdasarkan tinjauan arsitektur ADC yang berkembang selama ini, dapat kita lihat bahwa sigma-delta dan SAR merupakan komponen ADC yang beresolusi tinggi dengan sampling-rate yang rendah, sebaliknya untuk resolusi yang lebih rendah namun memiliki sampling- rate yang tinggi ada pada jenis pipeline dan flash ADC, hal ini dapat kita lihat seperti pada ilustrasigambar 8. Gambaran ini juga terlihat sejalan dengan hasil dari pengamatan sejumlah komponen ADC yang beredar di pasaran saat ini, terutama yang diproduksi oleh beberapa produsen besar di bidang komponen elektronika, seperti yang diperlihatkan pada tabel 1. Tabel 1. Komponen ADC yang Beredar di Pasaran

Resolution 24

Sigma Delta

Texas Instrument Component

Resolution

Sample Rate

Architecture

ADS1256

24

30 KSPS

Sigma Delta

16

ADS8881

18

1 MSPS

SAR

14

ADS42LB69

16

250 MSPS

Pipeline

TLC5540

8

40 MSPS

Flash

20 18 SAR

PIPELINE

12

Analog Device

10 SAR 8

Component

Resolution

Sample Rate

Architecture

6

AD9642

14

210 MSPS

Pipeline

AD7989

18

100 KSPS

SAR

AD9060

10

75 MSPS

Flash

AD7764

24

312 KSPS

Sigma Delta

100k

1M

10M

100 M

1000M Sample Rate

Maxim Component

Resolution

Sample Rate

Architecture

MAX1437B

12

50 MSPS

Sigma Delta

MAX106

8

600 MSPS

SAR

MAX11168

16

500 KSPS

Pipeline

MAX11040K

24

3.072 KSPS

Flash

Gambar 8.Resolusi vs Sample Rate untuk Setiap Arsitektur ADC

PEMBAHASAN ADS42LB49/69 merupakan pipelineADCdua kanalberkecepatan tinggi yaitu 250MSPS (Mega Sample Per Second) yang memiliki resolusi 14-16 bit, serta mendukung luaran antar muka berupa DDRataupun LVDS, dan bekerja dengan catu daya maksimum 3,3 V. Diagram blok dari fungsi-fungsi yang membangun komponen ini dapat dilihat seperti pada gambar 9.a. Sedangkan modul lengkap pada papan PCB dari ADC ini dirilis oleh Texas Instrument seperti pada gambar 9.b.

C-128


ISSN: 1979-911X

(a) (b) Gambar 9.(a) Diagram blokfungsi ADS42LB49/69, (b) Modul ADS4269 pada Papan PCB Untuk dapat mengoperasikan ADC ini, maka diperlukan pengaturan pada bagian configuration register. Pengaturan dapat dilakukan melalui antar muka serial dengan melakukan pemrograman berbantuan microcontroller yang sesuai. ADC ini memiliki set register internal yang dapat diakses oleh antar muka serial yang dibentuk oleh SEN (Serial Interface Enable), SCLK (Serial Interface Clock), SDATA (Serial Interface Data) dan SDOUT (Serial Interface Data output) pin. Pergeseran Serial bit ke dalam perangkat diaktifkan ketika SEN rendah. Serial Data SDATA yang terkunci di setiap SCLK sisi kenaikan saat SEN aktif (rendah). Data serial dimuat ke register pada setiap 16 SCLK sisi kenaikan,pada saat SEN rendah. Data dapat dimuat dalam kelipatan 16-bit, yaitu dalam pulsa SEN tunggal aktif. Antarmuka dapat bekerja dengan frekuensi SCLK dari 20MHz ke kecepatan yang sangat rendah (dari beberapa hertz), dan juga untuk SCLK non-50% dari siklus.Selain itu, perangkat ini memiliki dua buah bidirectionalpinparallel (CTRL1 dan CTRL2). Secara default, pin ini bertindak sebagai pin untuk mengontrol mode power-down. Pada penelitian ini, modul ADC pada papan PCB dibuat berdasarkan referensi skema rangkaian dari pabrikan, dan untuk dapat menggetahui unjuk kerja dari modul tersebut maka diperlukan modul tambahan yang diproduksi oleh Texas Instrument, yaitu TSW1400EVM. TSW1400EVM dalam hal ini bertindak untuk mengambil data sample luaran ADC agar bisa ditampilkan pada personal computer melalui koneksi serial USB. Adapun konfigurasi pengukurannya dapat dilihat seperti pada gambar 10.a. Selanjutnya dengan berbantuan perangkat lunak HSDC Pro juga dari Texas Instrument visualisasi sinyal tersampel dalam domain frekuensi dapat ditampilkan, seperti pada gambar 10.b.

(a)

(b)

Gambar 10. (a) Diagram Blok Pengukuran Modul ADS42LB69, (b) Tampilan Sinyal Tersampel dalam Domain Frekuensi

Percobaan ini menggunakan sinyal 2 MHz berlevel 1 Vpp yang berasal sinyal generator (analog source), yang disampel oleh sinyal 10 MHz berlevel -10 dBm. Hasilnya diperlihatkan terlihat spectrum utama pada 2 Mhz berlevel -30 dBFs yang diikuti kelipatan 2, yaitu pada 4 MHz, dengan perbedaan 40 dB lebih kecil. KESIMPULAN Untuk keperluan aplikasi yang menuntut resolusi data yang tinggi namun dengan sample rate yang rendah maka dapat digunakansigma-delta dan SAR ADC, sedangkan untuk mendukung aplikasi dengan laju data yang tinggi namun resolusinya rendah dapat digunakan jenis pipeline dan flash ADC. C-129


ISSN: 1979-911X

Pada penelitian ini juga telah dilakukan pengujian kinerja pipeline ADC, yaitu jenis ADS42LB69 dari Texas Instrument. Kinerja ADC memang sudah berjalan dengan baik, akan tetapi perlu dilakukan pengukuran lebih lanjut, untuk mengetahui kinerja optimalnya. Beberapa literature mengisyaratkan penggunaan low pass filter pada masing-masing masukan sinyal (analog maupun clock source), ini untuk menjamin terhindarnya dari efek aliasing akibat komponen frekuensi diluar yang digunakan. DAFTAR PUSTAKA Anonim. 1999. Understanding Data Converters. Texas Instrument.http://www.hit.bme.hu/~papay/edu/Acrobat/DataConv.pdf. B. Murmann. ADC Performance Survey 1997-2011, [Online]. Available: http://www.stanford.edu/~murmann/adcsurvey.html ADS42LB49/69 Dual-Channel, 14- and 16-Bit.250-MSPS Analog-to-Digital Converters, 2013.Texas Instrument, SLAS904D. ADS42LBx9EVM User’s Guide. 2013. Texas Instrument, SLAS904D. SLAU465. R.J. van de Plassche, 2003, CMOS Integrated Analog-to-Digital and Digital-to-AnalogConverters, 2nd Edition, Kluwer Academic Publishers, Walt Kester.Nov. 7, 1994.Drive Circuitry is Critical to High-Speed Sampling ADCs.Electronic Design Special Analog Issue.

C-130

HIGH-SPEED ANALOG TO DIGITAL CONVERTER: Studi dan Pengukuran

Recommend Documents