Pertemuan ke – 4 1
BAB III Sintesis Rangkaian Sekuensial Deskripsi Pada bab ini akan dibahas tentang prosedur sintesis, sintesis diagram keadaan, rangkaian memori terbatas. Manfaat Memberikan kompetensi untuk mensintesis diagram keadaan menjadi sebuah rangkaian sekuensial Relevansi Perkembangan teknologi dibidang elektronika yang demikian pesat menuntut teknologi dan model arsitektur yang kuat dan maju yang berfungsi untuk mensintesis suatu state diagram pada kasus-kasus tertentu menjadi rangkaian sekuensial Learning Outcome - Mahasiswa mampu memahami dan menjelaskan prosedur sintesis rangkaian sekuensial - Mahasiswa mampu memahami dan merancang rangkaian sekuensial dari diagram keadaan - Mahasiswa mampu memecahkan suatu permasalahan dalam kehidupan yang membutuhkan teknologi elektronika Materi I.
Prosedur Sintesis Langkah-langkah dalam mendesain atau melakukan sintesis terhadap clocked syncronous state machine adalah sebagai berikut : a. Membuat tabel keadaan / output yang disesuaikan dengan deskripsi / spesifikasi menggunakan nama mnemonic untuk keadaan / state. Dapat dimulai dengan state diagram. b. Minimalkan jumlah state pada tabel keadaan/output c. Pilihlah state variabel dan masukkan kombinasi state variabel pada nama state.
Pertemuan ke – 4 2
d. Gantikan kombinasi state variabel ke dalam tabel state/output untuk membentuk tabel transisi/output yang menyajikan kombinasi next statevariabel dan output untuk tiap kombinasi state/input. e. Pilihlah flip-flop yang akan digunakan sebagai state memory. f. Membuat tabel eksitasi yang merupakan representasi dari nilai eksitasi yang tersedia untuk mendapatkan next state untuk setiap kombinasi state/input. g. Mendapatkan persamaan eksitasi dari tabel eksitasi h. Mendapatkan persamaan output dari tabel transisi / output. i. Menggambarkan persamaan logicnya dalam rangkaian yang ada pada state-variabel dan membangun rangkaian berdasarkan persamaan eksitasi dan output. II. Sintesis Digram Keadaan Sintesis diagram keadaan digunakan untuk merancang rangkaian sekuensial dari suatu problem tertentu kemudian dibuat state diagramnya, tabel kebenaran serta rangkaiannya berdasarkan langkah-langkah yang telah disampaikan sebelumnya. Model Moore Contoh 4.1: 1. Buatlah sintesis rangkaian sekuensial dari diagram keadaan berikut ini kemudian buat rangkaiannya :
Dari state tabel tersebut dibuat tabel kebenaran sintesis JK FF dan kemudian dibuat rangkaian berdasarkan tabel tersebut :
Pertemuan ke – 4 3
Tabel 4.1 Tabel Sintesis Untuk Model Moore Present
Present
State
Input
Next State
Output
Bn
An
Xn
Bn+1
An+1
Yn
JB
KB
JA
KA
0
0
0
0
0
0
0
x
0
x
0
0
1
0
1
0
0
x
1
x
0
1
0
0
0
0
0
x
x
1
0
1
1
1
0
0
1
x
x
1
1
0
0
1
1
0
x
0
1
x
1
0
1
1
0
0
x
0
0
x
1
1
0
0
0
1
x
1
x
1
1
1
1
0
1
1
x
1
x
0
Map karnaugh dan rangkaian berdasarkan tabel kebenaran diatas X\BnAn
00
01
11
10
X\BnAn
00
01
11
10
An\Bn
0
1
0
0
0
x
x
0
0
x
x
1
0
0
0
1
0
1
x
x
1
1
x
x
0
1
0
1
JB=XAn
JA=X`Bn+XBn`
Y=AnBn
X\BnAn
00
01
11
10
X\BnAn
00
01
11
10
0
x
x
1
0
0
x
1
1
x
1
x
x
1
0
1
x
1
0
x
KB=An
KA=X`+Bn`
Pertemuan ke – 4 4
Model Mealy Contoh 4.2 : 2. Buatlah sintesis rangkaian sekuensial dari diagram keadaan berikut ini kemudian buat rangkaiannya :
Dari state tabel tersebut dibuat tabel kebenaran sintesis JK FF dan kemudian dibuat rangkaian berdasarkan tabel tersebut : Tabel 4.2 Tabel Sintesis Untuk Model Mealy
Present
Present
State
Input
Next State
Output
Bn
An
Xn
Bn+1
An+1
Yn
JB
KB
JA
KA
0
0
0
0
0
0
0
x
0
x
0
0
1
0
1
0
0
x
1
x
0
1
0
0
0
0
0
x
x
1
0
1
1
1
0
0
1
x
x
1
1
0
0
0
0
1
x
1
0
x
1
0
1
1
0
0
x
0
0
x
Map karnaugh dan rangkaian berdasarkan tabel kebenaran diatas X\BnAn
00
01
11
10
X\BnAn
00
01
11
10
0
0
0
x
x
0
0
x
x
0
1
0
1
x
x
1
1
x
x
0
JB=XAn
JA= XBn`
Pertemuan ke – 4 5
X\BnAn
00
01
11
10
X\BnAn
00
01
11
10
0
x
x
x
1
0
x
1
x
x
1
x
x
x
0
1
x
1
x
x
KB=X'
KA=1
X\BnAn
00
01
11
10
0
0
0
x
1
1
0
0
x
0
Y = X'Bn Map karnaugh dan rangkaian :
Soal Latihan 1. Sebuah rangkaian sekuensial memiliki 1-bit input I dan 1-but output X. X hanya akan bernilai 1 bila nilai I berturut-turut berisi …...1101.... Gambarkan state diagram dan rangkaiannya dengan model Moore dan Mealy. 2. Buatlah sintesis rangkaian sekuensial dari diagram keadaan berikut ini kemudian buat rangkaiannya :
Dari state tabel tersebut buatlah tabel kebenaran sintesis JK FF dan kemudian buatlah rangkaian berdasarkan tabel tersebut!
Pertemuan ke – 4 6
3. Buatlah sintesis rangkaian sekuensial dari diagram keadaan berikut ini kemudian buat rangkaiannya :
Dari state tabel tersebut buatlah tabel kebenaran sintesis JK FF dan kemudian buatlah rangkaian berdasarkan tabel tersebut! 4. Buatlah state diagram mesin Moore yang dapat mengenali 1101, kemudian buatlah sintesis, table kebenaran dan rangkaian dari state diagram yang diperoleh! 5. Buatlah state diagram mesin Mealy yang dapat berakhiran 001, kemudian buatlah sintesis, table kebenaran dan rangkaian dari state diagram yang diperoleh!
Petunjuk Penilaian dan Umpan Balik Penilaian dilaksanakan dari keaktifan mahasiswa dikelas untuk berdiskusi dan bertanya. Tes formatif dilaksanakan pada akhir sesi, penilaian diberikan dengan rentang nilai 0 – 100. Bobot keaktifan dan tes formatif adalah 10 % dari nilai akhir keseluruhan. Umpan balik diberikan oleh dosen sebagai fasilitator, dan sebagai mahasiswa umpan balik dilakukan dengan memberikan pertanyaan atau tanggapan terhadap pertanyaan dari dosen.
Tindak Lanjut Studi lanjut tentang verilog akan disampaikan pada pertemuan selanjutnya tentang perancangan rangkaian sekuensial menggunakan verilog. Tindak lanjut dari hasil test Formatif adalah meningkatkan pemahaman mahasiswa melalui latihan dan pengaplikasian ilmu pada hardware sesungguhnya pada mata kuliah penunjang praktikum.
