BAB III PERANCANGAN MODEL KANAL DAN SIMULASI POWER CONTROL DENGAN MENGGUNAKAN DIVERSITAS ANTENA
3.1 Simulasi Kanal Fading Rayleigh
Proses simulasi yang digunakan untuk memodelkan kanal fading diambil dari persamaan matematik yang dijabarkan di [8]. Metodenya biasa juga disebut dengan nama Metode Jakes atau Jakes’ Method sesuai nama penemunya. Asumsi dari metode ini adalah tidak ada komponen LOS antara pengirim dan penerima. Penurunan metode ini diawali dari persamaan (2.10) dan (2.12) yaitu : L
r ( t ) = ∑ Cl e
jφ l ( t )
= α (t ) e
jφ l ( t )
,
(3.1)
φ l ( t ) = 2π ( f d cosψ l t − f cτ l ) ,
(3.2)
l =1
dimana
sedangkan ψ sendiri terdistribusi uniform dalam rentang [0,2π] sehingga dapat ditulis menjadi :
ψl =
2π l L
, l = 1, 2,..., L ,
(3.3)
dengan L adalah jumlah lintasan multipath-nya. Dengan menormalisasi Cl sehingga memiliki rata – rata daya total sama dengan satu dan L/2 adalah bilangan bulat yang ganjil, persamaan (3.1) dapat diubah menjadi : r (t ) =
1 ⎧ L / 2 −1 ⎡ j 2π ( f d cosψ l t − fcτ l ) − j 2π f cosψ t − f τ − j 2π ( f d t − f cτ − L ) ⎫ j 2π f t − f τ + e ( d l c − l ) ⎤⎦ + e ( d c L ) + e ⎨ ∑ ⎣e ⎬ L ⎩ l =1 ⎭
(3.4)
Namun, pada persamaan ini masih terdapat overlap sebaran frekuensi Doppler. Oleh karenanya, persamaan (3.4) diubah lagi menjadi : L0 ⎫⎪ 1 ⎧⎪ − j 2π f cosψ t − f τ − j 2π f t − f τ j 2π ( f d cosψ l t − f cτ l ) j 2π f t − f τ r (t ) = + e ( d l c − l ) ⎤ + e ( d c L ) + e ( d c − L ) ⎬ , (3.5) ⎨ 2 ∑ ⎡⎣e ⎦ L ⎩⎪ l =1 ⎭⎪
dengan
1⎛ L ⎞ L0 = ⎜ − 1⎟ 2⎝ 2 ⎠
(3.6)
31
Realisasi metode Jakes tersebut adalah menggunakan osilator frekuensi rendah sejumlah
L0
dengan
frekuensinya
sama
dengan
pergeseran
Doppler
yaitu
⎛ 2π l ⎞ 2π f d cos ⎜ ⎟ , l = 1, 2,..., L ditambah satu lagi osilator dengan frekuensi 2πfd. ⎝ L ⎠
Penjelasan lebih lengkapnya dapat dilihat di [8]. Hasil akhirnya adalah : r ( t ) = rc ( t ) cos (ωc t ) + rs ( t ) sin (ωct )
(3.7)
dengan L0 ⎧⎪ ⎛ πl ⎞ ⎛ 2π l ⎞ ⎪⎫ ⎛ 2π l ⎞ ⎪⎫ π ⎪⎧ rc ( t ) = 2∑ cos ⎜ ⎟ cos ⎨2π f d cos ⎜ ⎟ ⎬ t + 2 cos cos ⎨2π f d cos ⎜ ⎟⎬ t 4 l =1 ⎝ L0 ⎠ ⎝ L0 ⎠ ⎭⎪ ⎝ L0 ⎠ ⎭⎪ ⎩⎪ ⎩⎪
(3.8)
dan L0 ⎧⎪ ⎛ πl ⎞ ⎛ 2π l ⎞ ⎪⎫ ⎛ 2π l ⎞ ⎪⎫ π ⎪⎧ rs ( t ) = 2∑ sin ⎜ ⎟ cos ⎨2π f d cos ⎜ ⎟ ⎬ t + 2 sin cos ⎨2π f d cos ⎜ ⎟⎬ t 4 l =1 ⎝ L0 ⎠ ⎝ L0 ⎠ ⎭⎪ ⎝ L0 ⎠ ⎭⎪ ⎩⎪ ⎩⎪
(3.9)
dimana pada kondisi L yang semakin banyak, rc ( t ) dan rs ( t ) akan semakin mendekati distribusi Gaussian, sehingga
r ( t ) akan terdistribusi Rayleigh. Pada [8] disebutkan
bahwa untuk L = 34 sudah mencukupi. Berikut adalah hasil simulasi kanal fading pada tiga kecepatan user (fading rate) yang berbeda. Deep fade yang terjadi pada fading tersebut yang nantinya akan dinaikkan pada nilai daya yang bervariasi yang diinginkan oleh BS untuk ditransmisikan oleh MS.
32
Gambar 3.1 Hasil simulasi kanal fading Rayleigh dengan kecepatan user 10 km/jam
(fd= 16,67 Hz pada data rate = 60 kbps sehingga Ts = 16.67 μs)
Gambar 3.2 Hasil simulasi kanal fading Rayleigh dengan kecepatan user 30 km/jam
(fd= 50 Hz pada data rate = 60 kbps sehingga Ts = 16.67 μs)
33
Gambar 3.3 Hasil simulasi kanal fading Rayleigh dengan kecepatan user 50 km/jam
(fd= 83,33 Hz pada data rate = 60 kbps sehingga Ts = 16.67 μs)
3.2 Perancangan Model Power Control dengan Diversitas Antena
Untuk simulasi power control dengan menggunakan sinyal hasil kombinasi diversitas antena, diasumsikan bahwa permasalahan near-far effect dan shadowing telah diatasi dengan baik oleh open loop power control (open loop power control bekerja dengan sempurna/kondisi ideal), sehingga daya rata-rata yang diterima bernilai konstan dan closed loop power control hanya digunakan untuk mengatasi fluktuasi karena fading Rayleigh. Simulasi yang dilakukan tidak mempertimbangkan adanya coding untuk error
control, interleaving, dan RAKE receiver, karena yang ingin disimulasikan adalah bagaimana melakukan mitigasi (mengatasi) fading dengan teknik power control yang menggunakan sinyal hasil kombinasi diversitas antena. Jalur tunggal (sebuah jalur) dengan frequency non selective fading disimulasikan dalam penelitian ini, sehingga kinerja RAKE receiver tidak akan efektif karena hanya ada sebuah jalur tunggal. Dengan
34
kata lain, algoritma closed loop power control hanya digunakan untuk mengatasi flat
fading yang terdistribusi Rayleigh. Selain itu hanya ada kondisi slow fading dimana coding dan interleaving tidak akan bekerja secara efektif. Proses power control yang memanfaatkan sinyal hasil kombinasi diversitas antena pada setiap algoritma dilakukan berdasarkan pada pengukuran SIR yang dilakukan pada BS, sesuai dengan model yang diberikan oleh [2].
Gambar 3.4 Mekanisme diversitas antena [2]
Sinyal hasil kombinasi diversitas antena seperti yang ditunjukkan model di atas akan digunakan oleh power control dalam memutuskan daya yang akan diberikan MS. Seperti model di bawah ini.
35
Gambar 3.5 Mekanisme power control berdasarkan SIR [2]
3.2.1 Fixed Step Power Control (FSPC)
Algoritma Fixed Step Power Control hanya memiliki satu bit PCC, yang merupakan dari PCM (pulse code modulation) mode q = 1, dimana bit PCC-nya dinyatakan sebagai berikut [9]:
e ( i-D ) > 0
+1
(3.10)
bit PCC = sign [e ( i-D )q-1] =
e ( i-D )≤ 0
-1
36
BS akan menentukan SIR tiap user untuk setiap selang waktu tertentu dan kemudian membandingkannya dengan nilai SIR sinyal yang diterima dari tiap MS. Jika SIRest < SIRtarget yang ditentukan, maka BS akan mengirimkan bit PCC (Power Control
Command) ke MS melalui kanal downlink bernilai “+1”. Bit PCC yang diterima oleh MS akan dikalikan dengan besar step power control (∆p) yang selalu sama untuk mengubah (menaikkan atau menurunkan) level daya sinyal, yang artinya MS diperintahkan BS untuk menaikkan level sinyal sebesar ∆p yang akan dikirimkan MS pada time-slot berikutnya. Sedangkan jika sebaliknya SIRest > SIRtarget maka bit yang dikirimkan bernilai “-1”, yang berarti MS diperintahkan BS untuk menurunkan level sinyal sebesar ∆p yang akan dikirimkan MS pada time-slot selanjutnya. Pada simulasi ini akan dicari nilai ∆p yang optimal untuk digunakan pada algoritma FSPC untuk dibandingkan dengan algoritma lain. Adapun flowchart dari algoritma FSPC tersebut bisa dilihat pada gambar 3.6 berikut ini.
37
Gambar 3.6 Flowchart algoritma FSPC
38
3.2.2 Adaptive Single-bit Power Control (ASPC)
Simulasi ASPC dilakukan berdasarkan algoritma yang diberikan oleh [10]. Prinsipnya adalah seperti berikut, jika pemancar menerima beberapa perintah “naik” secara berurutan, maka step akan ditambah, hal yang sama akan berlaku untuk beberapa perintah “turun”. Update step dikurangi jika terdapat pergantian perintah “naik” dan “turun” secara berurutan, yang menunjukkan kemungkinan update step terlalu besar. Secara umum algoritma tersebut bekerja sebagai berikut. Harga awal dari update step daya adalah ∆p, dalam dB. ASPC bekerja dalam perintah “naik” dan “turun” seperti pada algoritma CDMA biasa, dengan perbedaan bahwa update step daya bisa berubah pada beberapa kasus. Kasus tersebut misalnya berupa: i. Update step dikali dengan µ jika telah diterima n1 perintah “naik” yang berurutan; ii. Update step dikali dengan v ketika diterima n0 perintah “turun” yang berurutan; iii. Nilai-nilai ini dibagi dengan λ jika perintah PC adalah n01 perubahan “naik” dan “turun” (misal jika n01 = 4 diterima perintah “naik”-“turun”-“naik”-“turun”). Jadi, algoritma ini bisa memiliki 7 parameter: ∆p, µ, v, λ, n1, n0, dan n01. Dalam penelitian tugas akhir ini hanya dilakukan simulasi ASPC dengan 3 bit register. Karena dengan menggunakan sinyal hasil kombinasi diversitas antena maka dengan 3 bit register diyakini telah dapat mengejar daya MS jika terjadi deep fade. Masing-masing algoritma ASPC tersebut adalah sebagai berikut. 1). ASPC yang bekerja dengan 4 bit register. Cara kerjanya adalah: a. Jika diterima 4 perintah naik/turun secara berurutan maka step-size adalah sebesar 3 dB. b. Jika diterima 4 perintah berbeda secara bergantian (misal [1 -1 1 -1], atau [-1 1 -1 1]) maka step-size adalah 0,1 dB. c. Untuk keadaan lainnya maka nilai step-size tetap sebesar 1 dB. 2). ASPC yang bekerja dengan 3 bit register. Cara kerjanya adalah: a. Jika diterima 3 perintah naik/turun secara berurutan maka step-size adalah sebesar 3 dB. b. Jika diterima 3 perintah berbeda secara bergantian (misal [1 -1 1], atau [-1 1 -1]) maka step-size adalah 0,1 dB. c. Untuk keadaan lainnya maka nilai step-size tetap sebesar 1 dB.
39
3). ASPC yang bekerja dengan 2 bit register. Cara kerjanya adalah: a. Jika diterima 2 perintah naik/turun berurutan maka step-size adalah sebesar 3 dB. b. Untuk keadaan lainnya maka nilai step-size tetap sebesar 1 dB.
Adapun untuk nilai-nilai parameter yang lain yang berhubungan dengan simulasi digunakan nilai-nilai seperti yang tercantum pada tabel 3.2. Flowchart algoritma ASPC dengan 3 bit register bisa dilihat pada gambar 3.7.
40
Gambar 3.7 Flowchart algoritma ASPC dengan 3 bit register
41
3.2.2 Variable Step Power Control (VSPC)
Pada algoritma VSPC, bit perintah (bit PCC) yang dikirimkan oleh BS ke MS terdiri lebih dari satu bit. Sehingga dapat memberikan banyak variasi step-size sesuai dengan banyaknya bit PCC yang dikirim oleh BS. Implementasi algoritma VSPC menggunakan realisasi PCM mode q, seperti yang ditunjukkan dibawah ini [9]: 2q-1-1,
indeks ≥ 2q-1- 3/2
2q-1-2,
(2q-1-5/2) ≤ indeks < 2q-1- 3/2
. . 0, . .
e ( i-D )q =
- (2q-1-2),
(3.11) -1/2≤ indeks< 1/2
- (2q-1- 3/2) ≤ indeks < 2q-1-5/2)
- (2q-1-1),
indeks < - (2q-1- 3/2)
Dimana e (i-D )q = (γest) – (γt ), dengan q merupakan banyaknya jumlah bit PCC, sedangkan indeks didefenisikan sebagai e (i-D )q / ∆p. Nilai kuantisasi e (i-D )q pada bagian kanan persamaan (3.11) di atas merupakan representasi PCM. Untuk algoritma VSPC yang digunakan adalah mode q = 3 sebagai nilai yang optimal [9], maka akan diperlukan 3 bit PCC untuk setiap interval power control. Pemetaan bit PCC ini ditujukkan pada tabel 3.1 berikut : Tabel 3.1 Bit PCC dengan realisasi PCM (q=3) [9].
e (i-D )q=3
Bit PCC
3
111
2
110
1
100
0
000 atau 100
-1
001
-2
010
-3
011
42
Bit pertama dari deretan bit PCC (most significant value) menyatakan tanda dari perintah, sebagai contoh “1” menyatakan tanda positif ( yang berarti MS diperintahkan untuk menaikkan level daya) dan “0” menyatakan tanda negatif (yang berarti MS diperintahkan untuk menurunkan level daya). Dua bit yang lain adalah nilai step-size yang akan dikalikan dengan ∆p untuk menaikkan atau menurunkan daya pancar MS. Pada tabel 3.2 di atas, tiga baris pertama menujukkan perintah untuk menaikkan daya pancar MS, baris ke-4 menunjukkan perintah agar MS menjaga daya pancar yang sama seperti time-slot sebelumnya, dan tiga baris terakhir menunjukkan perintah untuk menurunkan daya pancar MS. Pada penalitian ini digunakan bit PCC “-1” untuk menggantikan bit “0” untuk memudahkan pengalian kepada ∆p dalam simulasi. ∆p yang digunakan ada dua yaitu 1 dB dan 2 dB, untuk melihat nilai ∆p yang lebih optimal digunakan pada algoritma VSPC dengan menggunakan sinyal hasil kombinasi diversitas antena. Adapun flowchart dari algoritma VSPC tersebut bisa dilihat pada gambar 3.8 berikut ini.
43
Gambar 3.8 Flowchart algoritma VSPC untuk q = 3 level step size 1dB
44
3.3 Parameter Simulasi
Pada simulasi diasumsikan system menggunakan satu sel yang melayani 10 user (tot_user = 10), dengan frekuensi carrier 1.8 GHz. Setiap user dibagi ke dalam tiga kelompok berdasarkan kecepatan gerak yang dimiliki. Dimana user ke-1,2, dan user ke-3 memiliki kecepatan yang sama sebesar 10 km/jam (frekuensi Doppler 16,67 Hz), user ke4,5,6,7 dan user ke-8 memiliki kecepatan 30 km/jam (frekuensi Doppler 50 Hz), sedangkan user ke-9, dan user ke-10 memiliki kecepatan 50 km/jam (frekuensi Doppler 83,33 Hz). Pada sistem DS-CDMA, diambil processing gain, M = 64. Sinyal CDMA dimodulasi QPSK dengan laju simbol 60 ksps. Laju power update yang digunakan 1,5 kHz (interval/perioda power control Tp = 0,667 ms). Chip rate yang digunakan sesuai dengan spesifikasi 3G adalah 3,84 Mcps. Parameter- parameter ini terangkum pada tabel 3.2, berikut ini: Tabel 3.2 Parameter simulasi Parameter
Notasi dan Nilai
Jumlah user
tot_user = 10
Frekuensi carrier
fc= 1,8 GHz
Laju kecepatan user
Processing gain
V user ke-1,2,3 = 10 km/jam, V user ke-4,5,6,7,8 = 30km/jam, dan V user ke-9,10= 50 km/jam fd user ke-1,2,3 = 16,67 Hz, fd user ke-4,5,6,7,8 = 50 Hz, dan fd user ke-9,10= 83,33 Hz M = 64
Perioda power control
Tp = 0,667 ms
Jumlah chip per time-slot
2560
Jumlah simbol per time-slot
40
Chip rate
CpS = 3,84 Mcps
Kecepatan data
Rb = 120 kbps (kecepatan simbol = 60 ksps)
Doppler spread maksimum
45
