1/1/2007
Backplane Bus Specification BACKPLANE BUS SYSTEM
Aris Dwi Rahmana 23206051
CPU Board
Memory Board
Bus Controller
Processor And Cache
Processor And Cache
Functional Modules
Functional Modules
System clock Driver, Daisy Chain driver, Power Driver Bustimer, Aribiter
( (Other Boards for CPU, Memory and I/O, etc.)
Interface Logic
Interface Logic
Backplane bus digunakan untuk menghubungkan processor, data storage dan perangkat lainnya. Komunikasi antar device pada bus tidak mengganggu gg gg aktivitas internal device yang terhubung ke bus Î Timing protocol & Operational rules
Cont’d
Interface Logic
Data Transfer Bus
Slot k-1
Slot 1
Backplanes (signal lines and connectors)
Slot k
Bus Arbitration dan Control
Data Transfer Bus (DBT) (Data, Address and Control Unit)
DBT Arbitration Bus
Data Tranfer Bus terdiri dari Data, Address dan Control lines Addressing lines berfungsi untuk membroadcast data dan device address DTB Control line berfungsi untuk mengindikasi read/write, timing control dan bus error condition Arbiitration is a process of asigning control of the DTB to a requester Menggunakan dedicated line untuk mengkoordinasi proses arbitrasi
Interupt line digunakan untuk menangani interupt Pada utility line terdapat sinyal yang menangani clocking, dan koordinasi power-up dan power-down sequen dari system
Interrupt and Synchronization Bus
Utility Bus
1
1/1/2007
Cont’d
Functional Modules
Arbiter : menerima bus request dr requester module dan menjaga kontrol DTB untuk satu requester pada waktu tertentu Bus timer : menghitung waktu setiap transfer data yang diambil pad DTB dan menghapus DTB cycle jika suatu transfer terlalu lama Interrupter : menghasilkan interupt request dan menyediakan informasi status/ID ketika modul interupt handler memintanya Location monitor : monitor data transfer pada DTB Power monitor : monitor status dari sumber power dan sinyal System clock driver : menyediakan sinyal clock timing pada utility bus Interface logic board : menyesuaikan impedansi sinyal line, waktu propagrasi dan d menghapus h nilai l antara backplane b k l dan d plug-in l b d boards
Addressing and Timing Protocols
Active board bisa sebagai master atau slave pada waktu yang berbeda, pasive board yang bisa menjadi slave Bus Addressing
Keterbatasan fisik
Hanya beberapa board saja yang bisa di tancapkan pada satu backplane Beberapa backplane buses dapat digabungkan pada chasis backplane yang sama
Bus cycle ditentukan oleh karakteristik mekanik, elektrik dan pakaging dari backplane Source line drivers, the destination reciever, slot k kapasitansi, it i lebar l b line, li dan d banyaknya b k board b d yang terhubung dapat mempengaruhi delay dari bus Minimalisasi waktu yg diperlukan untuk request handling, arbitration addressing dan interupt dpt meningkatkan performance
Master
Cont’d
Bus
Slave
1. Send request to bus
2. Bus allocated
Broadcall adalah operasi baca yang menyertakan lebih dr satu slave menempatkan datanya pada bus line Broadcall umunya digunakan untuk mendeteksi lebih dari satu sumber interupt Broadcast adalah operasi tulis yang melibatkan lebih dari satu slave Time protocol diperlukan untuk mensikronisasi operasi antara master dan slave
3. Load address/data on bus 4. Slave selected after signal stabilized
Time
5. Signal data transfer
6. Take stabilized data.
7. Acknowledge data takes 8. Knowing data taken, remove data and free the bus
9. Knowing data removed 10. Signal transfer completed and free the bus
11. Send next bus request
2
1/1/2007
Cont’d
Pada synchronous timing semua langkah transaksi pada bus diatur oleh clock yang tetap Pada Asynchronous time transaksi berdasarkan p proses handshaking g atau mekanisme interlocking
Arbitration, Transaction and interrupt
Arbitrasi adalah proses untuk menyeleksi bus master selanjutnya 3 Jenis arbitrasi yang umum digunakan, central arbitrasi, independen request and g grants,, distributed arbitration
Cont’d
Pada central arbitration digunakan arbiter sentral Setiap master menggunakan satu busrequest line secara bersama-sama Kelebihannya adalah pada kemudahan bil ada bila d penggunaan tambahan t b h device d i Kekurangannya adalah kurang adil dan propagasi sinyal bus yang lambat
3
1/1/2007
Cont’d
Pada Independent requests and grants, setiap master miliki jalur bus request dan bus grants sendiri. Walaupun masih menggunakan arbiter sentral, fairness-based policy atau priority based policy dpt diimplementasikan Lebih fleksibel dan waktu arbitrasi yyang g lebih cepat Kekurangannya menggunakan line arbitrasi yang lebih banya
Cont’d
Pada distributed arbitrasi setiap master memiliki arbiter dan nomor arbiter yang unik Master berhak menggunakan bus apabila p memiliki nomor arbiter yang y g terbesar (priority-bsed)
4
1/1/2007
Cont’d
Connected transaction digunakan untuk membawa master request dan slave respone pada satu transaksi bus Split transaction memisahkan request dan respone ke transaksi bus yang berbeda Ketika I/O atau device lain memerlukan service dari processor maka device tsb akan mengirimkan interupt
The IEEE Futurebus+ Standards
IEEE 896.1-1991 design g requierment q
1. Arsitektur, processor dan teknologi independed (open standar) 2. Asynchronous timing protocol untuk data transfer dengan handshaking flow control 3. Adanya pilihan tambahan protokol source synchronized untuk high-speed block data transfer 4. Distributed parallel arbitration protocols untuk mendukung berbagai macam transaksi bus (broadcall, broadcast dan third party transaction) 5. Mendukung aplikasi dgn reabilitas tinggi dan toleransi kesalahan yg memungkinkan ki k live li card d insertion/removal, i ti / l parity it check h k pada d semua line dan tidak menggunakan daisy chain untuk memfalisitasi rekonfigurasi sistem secara dinamis 6. Menggunakan multilevel mekanisme untuk mengunci modul dan menghindari deadlock atau livelock
Cont’d
7. Circuit switch dan split p transaction protocol p dan dukungan g untuk memory command untuk mengimplementasikan remote lock dan SIMD operasi 8. Mendukung real-time mission-critical computasion dengan level priority lebih dari satu serta memiliki perlakuan prioritas yang konsisten juga mendukung distributed clock synchronization protocol 9. Mendukung pengalamatan 32 atau 64 bit dengan bus data dinamis dari 32 ke 64, 128 dan 256 bit 10 Dukungan langsung dari snoopy chace based 10. multiprocessor dengan recursive protokol untuk mendukung sistem yang besar yang terhubung oleh bus-bus 11. Message pasing protocol kompatible dengan koneksi multicomputer dan aplikasi khusus juga panduan design dari interface
5
