2007 2:45:49 PM

1

1

SISTEM BILANGAN Banyak sistem bilangan yang dapat dan telah dipakai dalam melaksa-nakan perhitungan. Tetapi ada sistem bilang-an yang sudah jarang dipakai ataupun tidak dipakai lagi sama sekali dan ada pula sistem bilangan yang hanya dipakai pada hal-hal tertentu saja. Sistem bilangan limaan (quinary) dipergunakan oleh orang Eskimo dan orang Indian di Amerika Utara zaman dahulu. Sistem bilangan Romawi yang sangat umum dipakai pada zaman kuno, kini pemakaian-nya terba-tas pada pemberian nomor urut seperti I untuk pertama, II untuk kedua, V untuk ke-lima dan seterusnya; kadang-kadang dipakai juga untuk penulisan tahun seperti MDCCCIV untuk menyatakan tahun 1804. Sistem bilangan dua belasan (duodecimal) sampai kini masih banyak dipakai seperti 1 kaki = 12 Inci, 1 lusin = 12 buah dan sebagai-nya. Namun yang paling umum dipakai kini adalah sistem bilangan puluhan (decimal) yang kita pakai dalam kehidup-an sehari-hari. Karena komponen-komponen komputer digital yang meru-pakan sistem digi-tal bersifat saklar (switch), sistem bilangan yang paling sesuai untuk kom-puter digital adalah sistem bilangan biner (binary). Keserdeha-naan pengubahan bilangan biner ke bilangan oktal atau heksadesimal dan sebaliknya, membuat bi-langan oktal dan heksadesimal juga banyak dipakai dalam dunia komputer, ter-u-tama dalam hubungan pengkodean. Bilangan Biner, Oktal dan Heksadesi-mal akan dibahas dalam bab ini didahului dengan pemba-hasan singkat tentang bilang-an desimal se-bagai pengantar.

1.1 Sistem Bilangan Puluhan Sistem bilangan puluhan atau desimal (decimal system) adalah sistem bi-lan-gan yang kita pergunakan sehari-hari. Sistem bilangan ini disusun oleh sepuluh simbol angka yang mempunyai nilai yang berbeda satu sama lain dan karena itu dikatakan bahwa dasar/basis atau akar (base, radix) dari pada sistem bilangan ini adalah sepuluh. Kesepuluh angka dasar tersebut, sebagaimana telah kita ketahui, adalah: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9. Nilai yang terkandung dalam setiap simbol angka secara terpisah (berdiri sendiri) disebut nilai mutlak (absolute value). Jelaslah bahwa harga maksimum yang dapat dinyatakan oleh hanya satu angka adalah 9. Harga-harga yang lebih besar dapat dinyatakan hanya dengan memakai lebih dari satu angka secara bersama-sama. Nilai yang dikandung oleh setiap angka di dalam suatu bilangan demikian ditentukan oleh letak angka itu di dalam deretan di samping oleh nilai mutlaknya. Cara penulisan ini disebut sebagai sistem nilai (berdasarkan) letak/posisi (positional value sys-tem). Angka yang berada paling ka-nan dari suatu bilangan bulat tanpa bagian pecahan disebut berada pada letak ke 0 dan yang di kirinya adalah ke 1, ke 2 dan seterusnya sam-pai dengan ke (n-1) jika bi-langan itu terdiri dari n angka. Nilai letak dari pada angka paling kanan, yaitu kedudukan ke 0, adalah terkecil, yaitu 100 = 1. Nilai letak ke 1 adalah 101, nilai letak ke 2 adalah 102 = 100, dan seterusnya nilai letak ke n-1 adalah 10n-1. Untuk bilangan yang mengandung bagian pecahan, bagian bulat dan pecah-annya dipisahkan oleh tanda koma (tanda titik di Inggris, Amerika, dan lain-lain). Angka di kanan tanda koma puluhan (decimal point) disebut pada kedudukan negatif, yaitu letak ke -1, ke -2 dan seterus-nya dan nilai letaknya adalah 10-1, 10-2, dan seterusnya 10-m untuk kedudukan ke (-m) di kanan koma puluhan. Nilai yang diberikan oleh suatu angka pada suatu bilangan ada-lah hasil

file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab01.htm (1 of 17)5/8/2007 2:45:49 PM

1

kali dari pada nilai mutlak dan nilai letaknya. Jadi, nilai yang diberikan oleh angka 5 pada bilangan 1253,476 adalah 5x101 = 50 dan yang diberikan oleh angka 7 adalah 7x10-2 = 0,07. Secara umum, suatu bilangan puluhan yang terdiri atas n angka di kiri tanda koma puluhan dan m angka di kanan tanda koma puluhan, yang dapat dinyatakan dalam bentuk: N = an-1 an-2 ... a1 a0, a-1 a-2 ... a-m, mempunyai harga yang dapat dinyatakan dalam bentuk: N = an-1 10n-1 + an-2 10n-2 +...+ a1 101 + a0 100 + a-1 10-1 + a-2 10-2 + ... + a-m 10-m

(1.1)

1.2 Biner, Oktal dan Heksadesimal Secara umum, semua sistem digital bekerja dengan sistem bilangan biner (binary) sehingga sistem binerlah yang paling penting dalam sistem digital. Selain sistem bilangan biner, sistem yang paling umum di-pakai dalam pengkodean instruksi untuk komputer digital adalah sistem bilangan oktal dan hekadesimal. Harga dalam desimal (puluhan) yang dinyatakan oleh suatu bilangan biner, oktal, heksadesimal atau yang lain-lain yang bukan desimal dapat dihitung dengan memakai rumus: an-1an-2... a1a0 a-1a-2... a-m= an-1 Rn-1 + an-2 Rn-2 +... + a1 R1 + a0 R0 + a-1 R-1 + ... + a-m R-m

(1.2)

dengan: an-1 = angka yang paling kiri, R = Angka dasar dari pada sistem bilangan n = cacah angka yang menunjukan bilangan bulat m = cacah angka yang menunjukkan bilangan pecahan Persamaan (1.2), yang merupakan bentuk umum dari pada persamaan (1.1), berlaku untuk semua sistem bilangan yang berdasarkan letak yang tegas. Untuk semua sistem bilangan seperti bilangan Romawi, misalnya, persamaan ini tentunya tak dapat dipergunakan. 1.2.1 Bilangan Biner Sistem bilangan biner mempunyai hanya dua macam sim-bol angka, yaitu 0 dan 1, dan karena itu dasar dari sistem bilangan ini adalah dua. Harga yang ditun-jukkan oleh bilangan biner dalam puluhan dapat dihitung dengan memakai per-samaan (1.2) di atas dengan memasukkan R= 2 ke dalamnya. Sebagai contoh, harga bilangan biner 101,01 adalah : 1 x 22 + 0 x 21 + 1 x 20 + 0 x 2-1 + 1 x 2-2 = 5,25 Dapat disadari bahwa bila kita bekerja dengan lebih dari satu bilang-an, maka kita akan mengalami kebingungan bila kita tidak memakai suatu tanda yang me-nyatakan dasar setiap bilangan. Untuk mencegah hal ini, pada setiap bilangan di-cantumkan dasar bilangannya, seperti (101)2 atau 1012 untuk menyatakan bilangan 101 dalam biner. Jadi, contoh diatas dapat dituliskan sebagai : (101,01)2 = (5,25)10


1

Untuk uraian selanjutnya, kita akan memakai cara pe-nulisan ini bila-mana diperlukan. Bilamana dasar dari pada bilangan sudah jelas dari uraian ataupun bila kita hanya membicarakan satu sistem bilangan, tentu-nya kita tidak perlu dan tak akan memberikan tanda tersebut. Didalam praktek pemrograman komputer, sering tanda tersebut hanya diberikan kepada bilangan yang bukan puluhan. 1.2.2 Bilangan Oktal dan Heksadesimal Bilangan Oktal mempunyai delapan macam simbol angka, yaitu: 0, 1, 2, 3, 4, 5, 6, 7, dan karena itu, dasar daripada bilangan ini adalah delapan. Harga desimal yang dinyatakan oleh suatu bilangan oktal diperoleh dengan memasukkan R= 8 kedalam pers. (1.2) di depan. Sebagai con-toh, (235,1)8 = 2 x 82 + 3 x 81 + 5 x 80 + 1 x 8-1 = (157,125)10. Sistem bilangan Heksadesimal terdiri atas 16 simbol angka sehingga bilang-an dasarnya adalah 16. Sepuluh dari simbol tersebut diambil dari ke-sepuluh simbol angka pada sistem bilangan puluhan dan enam angka yang lain diambil dari huruf dalam abjad A - F. Jadi, ke-16 simbol hek-sadesimal adalah: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F. Huruf-huruf A, B, C, D, C dan F secara berturut-turut bernilai 10, 11, 12, 13, 14, 15. Harga desimal yang dinyatakan oleh bilangan hek-sadesimal juga dapat dihi-tung dengan memasukkan harga R = 16 kedalam pers. (1.2) di depan. Sebagai con-toh, (3C5,A)16 = 3 x 162 + 12 x 161 + 5 x 160 + 10 x 16-1 = (965,0625)10 Yang membuat sistem bilangan oktal dan heksadesimal banyak di-pakai dalam sistem digital adalah mudahnya pengubahan dari biner ke oktal dan hek-sadesimal, dan sebaliknya, seperti akan dibicarakan dalam sub-bab berikut ini.

1.3 Konversi Bilangan Konversi bilangan desimal ke sistem biner diperlukan dalam mener-jemahkan keinginan manusia kedalam kode-kode yang dikenal oleh sistem digital, terutama komputer digital. Konversi dari biner ke desimal diperlu-kan untuk menterjemah-kan kode hasil pengolahan sistem digital ke infor-masi yang dikenal oleh manusia. Peng-ubahan (konversi) dari biner ke oktal dan heksadesimal dan sebaliknya meru-pakan pengantara konversi dari/ke biner ke/dari desimal. Konversi ini banyak di-lakukan karena disamping cacah angka biner yang disebut juga "bit", singkatan dari "binary digit", jauh lebih besar diban-dingkan dengan angka-angka pada sistem oktal dan hek-sadesimal, juga karena konversi itu sangat mudah. Konversi dari biner, oktal dan heksadesimal ke sistem bilangan desi-mal, se-perti telah dijelaskan di bagian depan, dapat dilakukan dengan me-makai per-samaan (1.2). Konversi sebaliknya akan dite-rangkan dalam sub-sub bab berikut ini.

1.3.1 Konversi Desimal-Biner Kalau kita perhatikan konversi dari biner ke desi-mal dengan memakai pers.(1.2), maka dapat dilihat bahwa untuk bagian bulat (di kiri tanda koma) kita peroleh dengan melakukan perkalian dengan 2 setiap kita bergerak ke kiri. Untuk bagian pecahan, kita melakukan pembagian dengan 2 setiap kita bergerak ke kanan. Untuk melakukan konversi dari desimal ke biner kita melakukan sebalik-nya, yaitu untuk bagian bulat bilangan desimal kita bagi dengan 2 secara ber-turut-turut dan sisa pembagian pertama sampai yang terakhir meru-pakan angka-angka biner paling kanan ke paling kiri. Untuk bagian pecahan, bilangan desimal dikali-kan 2 se-cara berturut-turut dan angka di kiri koma desimal hasil setiap perkalian meru-pakan angka biner yang dicari, berturut-turut dari kiri ke kanan. file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab01.htm (3 of 17)5/8/2007 2:45:49 PM

1

Contoh berikut ini memperjelas proses itu.

Contoh 1. Tentukanlah bilangan biner yang berharga sama dengan bilangan desimal 118. Pembagian secara berturut-turut akan menghasilkan: 118 : 2 = 59 sisa 0 59 : 2 = 29 sisa 1 29 : 2 = 14 sisa 1 14 : 2 = 7 sisa 0

7:2= 3:2= 1:2= 0:2=

3 sisa 1 1 sisa 1 0 sisa 1 0 sisa 0

Jadi, (118)10 = (01110110)2 Perhatikan bahwa walaupun pembagian diteruskan, ha-sil berikutnya akan tetap 0 dan sisanya juga tetap 0. Ini benar karena penambahan angka 0 di kiri bi-langan tidak mengubah harganya. Contoh 2. Tentukanlah bilangan biner yang berharga sama dengan bilangan desimal 0,8125. Pengalian secara berturut-turut akan menghasilkan : 0.8125 x 2 = 1,625 0,625 x 2 = 1,250 0,250 x 2 = 0,500

0,500 x 2 = 1,000 0,000 x 2 = 0,000

Jadi, (0,8125)10 = (0,11010)2 Perhatikan bahwa angka-angka biner yang dicari ada-lah angka yang di kiri tanda koma, dan yang paling kiri dalam bilangan biner adalah angka di kiri koma hasil perkalian pertama. Juga perhatikan bahwa walaupun penga-lian diteruskan hasil perkalian akan tetap 0 dan ini be-nar karena pe-nambahan angka 0 ke kanan tidak akan meng-ubah harganya. Contoh 3. Ubahlah bilangan desimal 457,65 ke bilangan biner. Untuk melakukan konversi ini, dilakukan pembagian untuk bagian bulatnya dan pengalian untuk bagian pecahan-nya seperti yang dilakukan pada kedua con-toh sebelumnya, dengan hasil seba-gai berikut ini: 457 : 2 = 228 sisa 1 228 : 2 = 114 sisa 0 114 : 2 = 57 sisa 0 57 : 2 = 28 sisa 1 28 : 2 = 4 sisa 0 14 : 2 = 7 sisa 0 7 : 2 = 3 sisa 1 3 : 2 = 1 sisa 1 1 : 2 = 0 sisa 1

0,65 x 2 = 1,3 0,30 x 2 = 0,6 0,60 x 2 = 1,2 0,20 x 2 = 0,4 0,40 x 2 = 0,8 0,80 x 2 = 1,6 0,60 x 2 = 1,2 0,20 x 2 = 0,4 0,40 x 2 = 0,8 0,80 x 2 = 1,6

Jadi, (457,65)10 = (111001001,1010011001 .....)2


1

Dari contoh terakhir ini dapat dilihat bahwa untuk bagian pe-cahan, pengalian dengan 2 akan berulang-ulang menghasilkan deret-an 1,6; 1,2; 0,4; 0,8 yang berarti bahwa deretan angka biner 11001100 akan berulang terus. Ini berarti bahwa ada bilangan pecah-an puluhan yang tak dapat di-sa-jikan dalam biner dengan ketelitian 100 %. Kesalahan atau ralat konversi itu semakin kecil bila cacah angka biner (bit) yang dipergunakan lebih besar. Bagaimanapun juga, cacah bit dalam setiap sistem digital sudah tertentu sehingga ketelitian pengkodean untuk setiap sistem digital sudah tertentu pula.

1.3.2 Konversi Biner-Oktal-Heksadesimal Kemudahan konversi biner-oktal-heksadesimal secara timbal balik terletak pada kenyataan bahwa 3 bit tepat dapat menyatakan angka terbesar dalam oktal, yaitu 7, dan 4 bit tepat dapat menyatakan angka terbesar dalam heksadesimal, yaitu F=(15)10. Ini berarti bahwa untuk meng-ubah bilangan biner ke oktal, bilang-an biner dapat dikelompokkan atas 3 bit setiap kelom-pok dan untuk meng-ubah biner ke heksadesimal, bilangan biner dikelompokkan atas 4 bit setiap kelompok. Pengelompokan harus dimulai dari kanan bergerak ke kiri. Sebagai contoh, untuk mem-peroleh setara dalam oktal dan heksadesimal, bilangan biner 1011001111 dapat dikelompokkan sebagai berikut: 1 011 001 111 (1 3 1 7)8

10 1100 1111 (2 C F )16

Konversi sebaliknya, dari oktal dan heksadesimal ke biner juga dapat dilaku-kan dengan mudah dengan menggantikan setiap angka dalam oktal dan hek-sadesimal dengan se-taranya dalam biner. Contoh 1. (3456)8 = (011 100 101 110)2 (72E)16 = (0111 0010 1110)2 Dari contoh ini dapat dilihat bahwa konversi dari oktal ke hek-sadesi-mal dan sebaliknya akan lebih mudah dilakukan dengan mengubahnya terlebih dahulu ke biner. Contoh 2. (3257)8 =

(011 010 101 111)2 (0110 1010 1111)2 = (6AF)16

Perhatikan bahwa bilangan biner dalam konversi oktal biner dan kon-versi biner-heksadesimal hanyalah berbeda dalam penge-lompokannya saja.

1.3.3 Konversi Desimal-Oktal dan Heksadesimal Konversi desimal ke oktal dan desimal ke heksadesimal dapat dila-kukan dengan melakukan pembagian berulangulang untuk bagian bulat dan perkalian berulang-ulang untuk bagian pecahan seperti yang dilakukan pada konversi desi-mal-biner di bagian depan. Sebe-narnya cara ini berlaku untuk semua dasar sistem bilangan. Contoh : Untuk (205,05)10 Oktal:

Heksadesimal:

205 : 8 = 25 sisa 5

205 : 16 = 12 sisa 13 = D


1

25 : 8 = 3 sisa 1 3 : 8 = 0 sisa 3

12 : 16 = 0 sisa 12 = C

0,05 x 8 = 0,4 0,40 x 8 = 3,2 0,20 x 8 = 1,6 0,60 x 8 = 4,8 0,80 x 8 = 6,4 0,40 x 8 = 3,2 0,20 x 8 = 1,6

0,05 x 16 = 0,8 0,80 x 16 = 12,8 (12 = C) 0,80 x 16 = 12,8

Jadi, (205,05)10 = (315,031463146...)8 = (CD,0CCCC..)16 1.4 Komplemen Dalam sistem digital, semua perhitungan aljabar, baik perjum-lahan, pengu-rangan, perkalian maupun pem-bagian, dilaksanakan dengan penjum-lahan. Perka-lian dan pembagian dilaksanakan dengan melakukan penjum-lahan diselingi peng-geseran. Pelaksanaan pengu-rangan dengan penjum-lah-an dilakukan dengan menambahkan harga negatif bilangan pengurang. Ini dapat dilihat dari persamaan: X - Y = X + (- Y) Dalam pelaksanaanya, semua bilangan negatif dinyatakan dalam harga kom-plemennya. Untuk setiap sistem bilangan dengan dasar R, di-be-dakan 2 jenis kom-plemen, yaitu komplemen R dan komplemen R-1. Jadi, untuk sistem bilangan desimal dengan R= 10 ada komplemen 10 dan ada komplemen 9; untuk oktal ada komple-men 8 dan komplemen 7; untuk heksadesimal ada komplemen 16 dan komplemen 15, dan seterusnya. Komplemen suatu bilangan N dalam sistem bilangan dengan dasar R dide-finisikan sebagai berikut : N0 (1.3) Komplemen R dari N : (N)c,R = Rn - N , =0, Komplemen R-1 dari N :

N=0

(N)c,R-1 = Rn - R-m - N

dengan: n = cacah angka pada bagian bulat, m = cacah angka pada bagian pecahan. Contoh 1. Tentukan komplemen R dari pada bilangan-bilangan berikut: a. (345)10 b. (327,15)10 c. (10110)2 d. (1101,01)2

e. (320)16

f. (A53,2)16

Penyelesaian : a. Komplemen 10: (345)c,10= 103- 345 = 1000 - 345 = 655 Komplemen 9: (345)c,9 = 103- 100 - 345 = 654 b. Komplemen 10: (327,15)c,10 = 103- 327,15 = 1000,00 - 327,15 = 672,85 file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab01.htm (6 of 17)5/8/2007 2:45:49 PM

(1.4)

1

Komplemen 9: (327,15)c,9 = 103- 10-2- 327,15 = 1000,00 - 0,01 - 327,15 = 672,84 c. Komplemen 2: (10110)c,2 = 25-(10110)2 = (100000)2 - (10110)2 = (01010)2 Komplemen 1: (10110)c,1 = 25 - 20 - (10110)2 = (100000)2 - (00001)2 - (10110)2 = (01001)2 d. Komplemen 2: (1101,01)c,2 = 24 - (1101,01)2 =

(10000,00)2 ( 1101,01)2 ( 0010,11)2

Komplemen 1: (1101,01)c,1

= 25 - 20 - (1101,01)2 =

(10000,00)2 (

0,01)2

( 1111,11)2 ( 1101,01)2 ( 0010,10)2 e. Komplemen 16: (320)c,16

= 163- (320)16 = (1000)16 - (320)16 = (CE0)16

Komplemen 15: (320)c,16= 163- 160- (320)16 = (1000)16 - (001)16 - (320)16 = (CDF)16 f. Komplemen 16: (A53,2)c,16 = 163- (A53,2)16 = (1000,0)16 - (320,0)16 = (5AC,E)16 Komplemen 15: (A53,2)c,15 = 163 - 16-1 - (A53,2)16 = (1000,0)16 (0000,1)16 ( FFF,F)16 ( A53,2)16 (5AC,D)16 Dari definisi dan contoh-contoh di atas dapat dili-hat bahwa komple-men R-1 dari suatu bilangan dapat diperoleh dengan mengu-rangi angka terbesar dengan setiap angka dalam bilangan yang ber-sangkutan, sedang-kan komple-


1

men R dapat diperoleh dengan menambahkan 1 ke angka paling kanan dalam komplemen R-1 Contoh 2. Dari contoh 1 di atas dapat dilihat bahwa: (345)c,9 = 654

(9-3= 6, 9-4= 5, 9-5= 4)

1 655 = (345)c,10 (327,15)c,9 =

672,84 1 672,85 = (327,15)c,10

(10110)c,1 = (01001)2 1 (01010)2 = (10110)c,2 dan seterusnya. Sebenarnya, komplemen bilangan biner dapat diperoleh dengan sangat mudah. Komplemen 1 diperoleh dengan meng-ganti-kan setiap angka 0 menjadi 1 dan angka 1 menjadi 0. Komplemen 2 dapat diperoleh dengan menambahkan 1 kepada komplemen 1 atau kalau kita bergerak dari kanan ke kiri, biarkanlah semua angka 0 dan angka 1 paling kanan tak ber-ubah dan semua angka yang di kiri angka 1 ini diubah dari 0 menjadi 1 dan dari 1 menjadi 0. Contoh 3. (a) Untuk bilangan biner 10100100 komplemen 1 adalah : 01011011 komplemen 2 adalah : 01011100 Perhatikanlah bahwa untuk komplemen 1, masing-masing bit dikom-ple-menkan, 0 menjadi 1 dan 1 menjadi 0, sedang-kan untuk komplemen 2 kedua bit 0 di kanan dan bit 1 paling kanan tidak di-ubah sedangkan bit di kiri bit 1 paling ka-nan ini dikomplemenkan masing-masing bitnya. Hal ini juga berlaku walaupun bi-langan biner itu mempunyai bagian pecahan, seperti pada contoh (b) berikut ini. (b) Untuk bilangan biner

10100,101

Komplemen 2 adalah: 01011,011 komplemen 1 adalah : 01011,010

1.5 Pengurangan Dengan Komplemen Di bagian depan telah diterangkan bahwa tujuan pe-makaian komple-men adalah untuk melaksanakan pengurangan dengan pen-jumlahan. Hal ini dapat di-lakukan dalam setiap sistem bilangan. Karena pengurangan dalam sistem bilangan desimal dapat dilakukan dengan mudah kalau me-makai alat-alat tulis, pengurang-an dengan komplemen tidak memberi-kan keuntungan. Tetapi, dalam sistem elek-tronik digital cara pengurangan dengan komplemen ini sangat penting, dan se-mua sistem digital memakai cara ini. Ini penting karena pengubahan bilangan biner menjadi


1

komple-mennya dapat di-lakukan dengan mudah dan karena peranti keras (hard ware) untuk penjumlahan dan pengurangan dapat menggunakan kom-ponen yang sama sehingga harga akan lebih murah. 1.5.1 Pengurangan dengan komplemen R Pengurangan dengan komplemen R (komplemen 10 dalam sistem bilangan desimal, komplemen 2 dalam biner) untuk dua bilangan dapat dilakukan sebagai berikut: Sebutlah yang dikurangi sebagai M dan pengurang sebagai N. Untuk meng-hi-tung M - N, nyatakan N sebagai komplemen R-nya dan tam-bahkan ke M. Bila ada "end carry" (penambahan angka di kiri) pada penjumlahan itu, maka angka tambahan tidak dipakai (dibuang saja). Bila tidak ada "end carry" ini ber-arti bahwa hasil pengurangan (yang dilakukan dengan pen-jum-lahan) itu adalah negatif. Untuk hal terakhir ini, harga hasil sebenarnya adalah negatif dari pada komple-men hasil penjum-lahan itu. Contoh 1. Pengurangan dengan komplemen 10 untuk desimal. 25643 - 13674:

M = 25643 25643 N = 13674 komplemen 10 = 86326 + end carry 11969 end carry, dibuang : 11969

10023 - 13674:

M = 10023 N = 13674, komplemen 10 = +

10023 86326 96349

Karena tidak ada end carry, hasil ini dikomplemenkan, sehingga hasil sebe-narnya adalah - 03651. Contoh 2. Pengurangan dengan komplemen 2 untuk biner. 100100 - 100010 : M= 100100, N= 100010 dan -N= (100010)c,2 = 011110 Maka hasil pengurangan adalah : 100100 011110 + end carry end carry, dibuang :

000010 000010

100100 - 101100 : Karena (101100)c,2 = 010100, maka penjumlahan menghasilkan : 100100 010100 + file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab01.htm (9 of 17)5/8/2007 2:45:49 PM

1

111000 Karena tidak ada end carry, harga sebenarnya adalah negatif dari 111000, yaitu: -001000. 1.5.2 Pengurangan dengan komplemen R-1 Seperti pada pengurangan dengan komplemen R, pada pengu-rangan dengan komplemen R-1 juga pengurang N dinyatakan dalam komplemen-nya, yaitu kom-plemen R-1. Harga komplemen ini ditambahkan ke bilangan yang dikurangi M. Perbedaan pelaksana-annya dengan pengurangan dengan komplemen R adalah pena-ngganan endcarry. Kalau pada pengurangan dengan komplemen R end-carry itu dibuang, maka pada komplemen R-1 end carry itu ditambahkan ke angka yang paling kanan hasil penambahan. Penanganan carry seperti ini disebut "end carryaround carry". Contoh 1. Desimal:

25643 - 13674:

25643 - 13674

25643 86325

end carry

11968 1 11969

Contoh 2. Biner :

100100 100010

end carry

100100 101100

10023 - 13674: 10023 - 13674

10023 86325

96348 (negatif) Komplemen-9 = - 03651

100100 011101 000001 1 000010

100100 010011 110111

Negatif komplemen-1:

- 001000

Dari uraian di atas dapat dilihat bahwa pengubahan suatu bilangan ke kom-plemen R-1 lebih mudah dibandingkan dengan pengubahan ke kom-plemen R. Tetapi dalam pelaksanaan penjum-lahan, komplemen R-1 mem-butuhkan dua kali penjumlahan bila ada "end carry", sedangkan dalam komplemen R end carry di-abaikan/ dibuang saja tanpa perlu dijumlahkan lagi. Disamping itu, dalam penya-jian dengan komplemen R-1 ada dua harga 0, yaitu +0 dan -0, sedangkan dalam komplemen R hanya ada satu 0. Hal ini dapat ditunjukkan dengan pengurangan suatu bilangan dengan bilangan itu sendiri. Sebagai contoh, hasil 1011 - 1011 ada-lah: Komplemen 2: 1011 0101 + 0000 (end carry dibuang) Komplemen 1: 1011 file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab01.htm (10 of 17)5/8/2007 2:45:49 PM

1

0100 +

(tak ada end carry, negatif) 1111

Dalam perhitungan Aljabar, adanya dua harga nol ini dapat mem-bingungkan, teru-tama bila tanda dipakai untuk menentukan langkah proses selanjutnya. Namun demikian, karena mudahnya pengubahan ke komple-men 1 dalam biner, penyajian dalam komplemen 1 masih juga dipakai.

1.6 Pengurangan dalam Komputer Digital Setiap satuan data dalam komputer digital disajikan/dinyatakan dengan se-deretan angka-angka biner dengan panjang yang tertentu. Penya-jian yang paling umum adalah dengan panjang deretan yang merupakan kelipatan 4 atau 8 seperti 4, 8, 16, 36, atau 64 bit. Panjang deretan yang membentuk satu kesatuan data ini sering disebut "panjang kata" (word length). Untuk data yang bersifat bilangan, setiap kata mempunyai bit tanda yang bi-asanya digunakan bit yang paling tinggi nilainya (Most Significant Bit, disingkat MSB), yaitu bit paling kiri. Untuk bilangan yang positif, umumnya bit tanda berharga 0, sedangkan untuk bilangan negatif bit tanda ini berharga 1. Bilangan negatif dapat disajikan dalam 3 cara, yaitu : 1. Dalam bentuk harga mutlak/magnitude dengan tanda (signed magnitude). 2. Dalam bentuk komplemen 1. 3. Dalam bentuk komplemen 2. Dalam penyajian dalam bentuk harga mutlak dengan tanda, harga data yang sebenarnya dapat dilihat langsung dari bagian harga mutlaknya dan bit tanda. Ope-rasi pengurangan dalam penyajian ini dilakukan seperti biasa dan tanda hasil-nya ditentukan dengan membandingkan harga mutlak dari bilangan pengurang terha-dap yang dikurangi. Jadi, bit tanda diperla-kukan secara terpisah. Dibanding-kan dua cara penyajian lainnya, penyajian ini lebih jarang dipakai dalam kom-puter kini. Penyajian dalam komplemen tidak memperlakukan bit tanda terpisah dari bit-bit harga mutlak. Harga mutlak sebenarnya tergantung dari harga bit tanda. Setiap data bilangan negatif mempunyai bit tanda 1 dan untuk mengetahui harga mutlaknya, bilangan itu harus dikomplemenkan secara keseluruhan. Tetapi harga mutlak bilangan positif segera dapat dilihat dari penyajian biner bilangan itu. Seba-gai contoh, untuk menyatakan bilangan desimal 45 dalam biner 8 bit, perta-ma harus dicari setara 45 dalam biner, baru dikomplemenkan. Harga biner 45 disajikan dalam 8 bit adalah 0010 1101. Maka -45 adalah 1101 0010 dalam kom-plemen 1 dan 1101 0011 dalam komplemen 2. Karena panjang kata dalam setiap komputer sudah tertentu maka dalam melakukan pengurangan dalam komplemen, semua bit sebelah kiri yang berharga 0 pun harus ditunjukkan secara lengkap, tak boleh hanya memperhatikan bit-bit yang di sebelah kanan bit 1 paling kiri. Sebagai contoh, untuk mengurangkan 17 - 5 dalam biner, maka pengurangan harus dilakukan sebagai berikut : Komplemen 1 : 0001 0001 0000 0101 end carry around

0001 0001 1111 1010 0000 1011 1 0000 1100

Komplemen 2 : 0001 0001 0000 0101

0001 0001 1111 1011 0000 1100


1

end carry dibuang

0000 1100

Kalau seandainya kedua operannya tidak dinyatakan secara lengkap, maka akan diperoleh : 17 5

10001 dapat membawa kepada 10001 101 011 10100 Ini jelas salah. Kesalahan ini sebenarnya dapat segera dilihat bila diperhati-kan bahwa hasil 10001-101 bertanda negatif (bit paling kiri ber-harga 1). Dalam melihat harga sebenarnya daripada hasil pengurangan, perha-tikan contoh berikut ini. 0000 0101 0101 1100

Harga sebenarnya :

0000 0101 1001 0011 1001 1000 - (0110 0111) (komplemen 1)

0000 0101 1001 0100 1001 1001 - (0110 0111) (komplemen 2)

1.7 Penyajian Data Seperti diterangkan di bagian depan, setiap sinyal diskrit dapat dinya-takan sebagai kombinasi dari sejumlah angka biner (bit). Penyataan ini berarti pengubah-an suatu bentuk informasi kebentuk yang lain dengan pengkodean yang terdiri atas sekelompok biner yang merupakan satu kesa-tuan. Pengelompokkan yang paling banyak dilakukan adalah pengelompok-an atas kelipatan 4 bit. Kode yang terdiri atas 4 bit disebut "Nibble", kelom-pok yang terdiri atas 8 bit disebut "byte", dan kelompok terdiri dari 16 bit (2 byte) disebut "word". Word yang terdiri atas lebih dari 2 byte sering disebut long word. Berikut ini diuraikan secara singkat beberapa jenis kode yang sering dipergunakan dalam teknik digital.

1.7.1 Kode BCD Seperti telah diterangkan dalam uraian mengenai sistem bilangan oktal dan heksadesimal di bagian depan, untuk menyatakan 1 angka desi-mal diperlukan 4 angka biner. Tetapi dengan 4 bit sebenarnya dapat dinya-takan 16 macam simbol yang berbeda sehingga kesepuluh simbol dalam bilangan desimal dapat dinya-takan dengan beberapa himpunan (set) kode yang berbeda. Perlu dibedakan dengan tegas antara pengkodean dan konversi. Kalau suatu bilangan dikonversikan ke bilangan lain maka kedua bilangan itu mempunyai harga/nilai. Sebagai contoh, kalau angka 8 desimal dikonversikan ke biner, maka satu-satunya pilihan adalah 1000. Tetapi kalau angka 8 ini dikodekan ke biner, ada bermacam-macam kode yang dapat dibentuk, walaupun hanya terdiri atas 4 bit. Dari bermacam-macam kode untuk angka-angka desimal, kode BCD (singkatan dari Binary Coded Deci-mal) merupakan kode yang paling sederhana karena kode itu sendiri merupakan konversi dari desimal ke biner. Setiap bit dalam BCD diberi bobot menurut letaknya dalam urutan kode se-suai dengan rumus (1.2) di depan, yaitu 1, 2, 4, dan 8, berurut dari bit yang paling kanan. Jadi, untuk angka 9, yaitu 8 + 1, kode BCD-nya adalah: 1001; untuk angka 6 yaitu 4 + 2, kodenya adalah: 0110. Kode-kode 1010, 1100, 1011, 1100, 1101, 1110, dan 1111 tidak ada didalam BCD karena nilai kode-kode ini sudah lebih dari 9. Kode-kode BCD yang lengkap ditunjukkan pada Tabel 1.1. Setiap angka desimal dikodekan dengan satu BCD yang empat bit. Karena itu, untuk menyatakan bilangan desimal ratusan diperlukan 3 kode BCD, jadi 12 bit. Sebagai contoh, bilangan 163 dikodekan dengan 0001 0110 0011. Seperti yang ditunjukkan pada Tabel 1.1, bobot bit pada setiap posisi dapat dibuat berbeda-beda. Keuntungan kode


1

BCD standar (8421) terletak pada kenya-taan bahwa kode itu merupakan konversi langsung dari bit ke angka desimal. Dengan memberi bobot yang lain dapat diperoleh keuntung-an berupa simetri atau sifat komplemen. Sebagai contoh, kode dengan bobot 2421 dan 84-2-1 mempu-nyai sifat mengkomplemenkan sendiri (self complementing). Perhatikan bahwa komplemen 3 adalah 6 dan dalam kode 84-2-1 ini ditunjukkan dengan 1010 (=6) yang merupakan komplemen dari 0101 (=3).

Tabel 1.1. Kode-kode untuk angka-angka desimal Desimal 0 1 2 3 4 5 6 7 8 9

BCD* 8,4,2,1 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001

Excess-3 (XS3) 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100

Gray 0000 0001 0011 0010 0110 1110 1010 1011 1001 1000

8,4,-2,-1 0000 0111 0110 0101 0100 1011 1010 1001 1000 1111

2,4,2,1 0000 0001 0010 0011 0100 1011 1100 1101 1110 1111

* Kode dengan bobot 8421 dianggap sebagai kode BCD standar.

1.7.2 Kode Excess-3 (XS3) Seperti dapat dilihat dari Tabel 1.1, kode Excess-3 (XS3) diperoleh dengan menambahkan 3 (=0011) kepada kode BCD standar, dan inilah alasan pemberian namanya. Tetapi dengan penambahan ini diperoleh sifat bahwa komplemen dalam kode XS3 juga menghasilakan komplemen dalam desimal. Sebagai contoh, kom-plemen 0100 (= 1 dalam desimal) adalah 1011 (= 8 dalam desimal) dan dalam desimal 1 adalah 8. Watak mengkom-plemenkan sendiri (self complementing) ini sangat berguna dalam komputer yang menggunakan kode BCD dalam perhitungannya sebab rangkaian elektronik komplemennya menjadi sederhana.

1.7.3 Kode Gray Dalam kode Gray, setengah bagian atas, yaitu untuk kode desimal 5-9, meru-pakan bayangan cermin dari pada setengah bagian bawah, yaitu kode untuk desi-mal 0-4, kecuali untuk bit 3 (bit ke 4 dari kanan). Sifat ini disebut reflective. Di samping itu, seperti dapat dilihat pada Tabel 1.1 di depan, kode Gray juga mem-punyai sifat bahwa kode untuk desimal yang berturutan berbeda hanya pada 1 bit. Sifat ini sangat penting dalam pengubahan sinyalsinyal mekanis atau listrik ke bentuk digital. Sebagai contoh, kalau tegangan yang dikenakan pada suatu voltme-ter digital berubah dari 3 volt ke 4 volt (dalam biner dari 0011 ke 0100), maka ada kemungkinan bit 2 (bit ke 3 dari kanan) akan berubah lebih dulu dari bit-bit yang lain sehingga akan memberikan penunjukan sementara 0111 (= 7) yang jelas salah. Dengan penggunaan kode Gray kesalahan seperti ini tidak akan terjadi. 1.7.4 Kode penunjuk kesalahan


1

Dalam hubungan antar satu komputer dengan yang lain, sering terjadi perbe-daan antara sinyal yang dikirim dan sinyal yang diterima. Ini terjadi karena adanya gangguan (noise) yang timbul pada saluran komunikasinya. Untuk mengetahui adanya kesalahan itu sering ditambahkan satu bit tambahan kepada kode sinyal aslinya. Bit tambahan ini disebut bit parity. Dengan penambahan bit parity ini, maka kesalahan satu bit dalam setiap kode yang merupakan kesatuan dapat diketa-hui/diditeksi. Bit parity biasa-nya ditambahkan pada saat pengiriman dan di-buang kembali di sisi pene-rimaan sebelum diproses. Perlu dicatat bahwa bit parity ini hanyalah menunjukkan adanya kesalahan, bukan membetulkan kesalahan itu. Dalam pemakaian bit parity dikenal dua macam cara: parity genap (even) dan parity ganjil (odd). Dalam sistem parity ganjil, cacah bit 1 harus selalu ganjil. Bila dalam sistem ini diterima suatu kode dengan cacah bit 1 yang genap, ini ber-arti telah terjadi kesalahan dalam pengiriman. Dalam sistem parity genap cacah bit 1 dalam setiap unit kode harus tetap genap. Bila dalam sistem ini diterima diterima suatu satuan kode dengan cacah bit 1 yang ganjil, maka suatu kesalahan telah ter-jadi dalam transmisi. Sebagai contoh, untuk kode-kode BCD standar di depan, satu angka desimal akan dikirimkan sebagai satuan yang terdiri atas 5 bit setelah ditambahkan satu bit parity, biasanya pada posisi nilai tertinggi (di kiri). Untuk kode-kode desimal 5 dan 8, yang kode sebenarnya adalah 0101 dan 1000, dalam sistem parity ganjil akan dikirimkan sebagai 10101 dan 01000, sedangkan pada sistem parity genap kode-kode tersebut akan dikirimkan sebagai 00101 dan 11000.

1.7.5 Kode Alfanumerik Dalam penggunaan komputer secara umum, walaupun kode yang diolah dalam komputer itu sendiri adalah angkaangka biner, tetapi selain angka-angka desimal juga diproses huruf-huruf dan tanda-tanda baca/tanda khusus lainnya. Untuk memroses data seperti ini tentunya diperlukan sistem kode yang lebih luas dari pada sistem-sistem kode yang telah di-terangkan sebelumnya. Kode yang ber-laku umum ini disebut kode "Alphanumeric" yang sering juga disingkat dengan nama "Alphameric". Dua jenis kode yang paling umum dipakai dalam dunia kom-puter sekarang ini adalah: ASCII (baca: eskii, singkatan dari: American Standard Code for Information Inter-change) dan EBCDIC (baca: ebsidik, singkatan dari: Extended Binary Coded Decimal Interchange Code). ASCII terdiri atas 7 bit yang dapat mengkodekan semua angka desimal, huruf abjad, baik huruf besar maupun kecil, tanda-tanda khusus dan tanda baca, dan beberapa kode kendali/kontrol yang umum dipakai dalam komu-nikasi data. Dalam praktek sekarang, walaupun aslinya 7 bit, kebanyak-an ASCII menggunakan 8 bit dengan bit tambahan dipakai sebagai bit parity, kadang-kadang untuk membentuk aksara yang bukan aksara latin. Sistem kode EBCDIC terdiri atas 8 bit, digunakan dalam komputer-komputer IBM tipe 360 dan 370 yang sangat terkenal itu. Dalam perekaman data pada kartu tebuk (puch card), data alfanume-rik diko-dekan dengan menggunakan kode Hollerith standar yang terdiri atas 12 bit. Kartu tebuk standar terdiri atas 80 kolom yang terdiri atas 12 baris tebukan yang dibeda-kan atas 2 kelompok, yaitu baris 12, 11, dan 0 di bagian atas disebut sebagai zone dan baris 9, 8, 7,.., 1 di bagian bawah disebut baris numeric. Dalam Tabel 1.2 ditunjukkan ketiga jenis kode Alfanumerik yang disebut di atas. Bilangan yang ditunjukkan dalam kolom kode Hollerith dalam tabel ini menunjuk-kan nomor baris yang ditebuk/dilubangi sedangkan posisi yang tidak ditunjuk-kan berarti kosong. Perhatikan bahwa kode-kode EBCDIC sangat erat hubungan-nya dengan kode Hollerith. Terutama dalam kode huruf, naiknya satu harga angka hek-sadesimal pertama pada kode EBCDIC setara dengan turunnya satu baris lubang pada kode Hollerith. Juga perhatikan bahwa dalam kode Hollerith, angka dinyatakan dengan 1 lubang, huruf dengan 2 lubang sedangkan tanda lain dari 1, 2, atau 3 lubang pada kolom yang sama. Dalam EBCDIC, untuk 4 bit paling kiri, angka dinyatakan dengan 1111 (F heksadesimal), huruf kapital dinyatakan dengan C s/d E dan untuk huruf kecil dinyatakan dengan angka heksa-desi-mal 8 s/d A, se-dang tanda lain dinyatakan dengan 01xx, dengan x dapat berarti 0 atau 1. Dalam ASCII, karakter dengan kode dibawah 20 heksadesimal digunakan sebagai kode kendali komunikasi, angka dikode-kan dengan 30h - 39h, huruf kapital dikodekan 41h 5Ah, huruf kecil 61h - 7Ah dan kode yang lainnya untuk tanda-tanda baca. Jelaslah bahwa kode ASCII lebih mudah file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab01.htm (14 of 17)5/8/2007 2:45:49 PM

1

untuk diingat.

Tabel 1.2. Kode Alfanumerik ASCII, EBCDIC, dan Hollerith Tanda

NUL SOH STX ETX BOT ENQ ACK BEL BS HT LF VT FF CR S0 S1 DLE DC1 DC2 DC3 DC4 NAK SYN ETB CAN EM SUB ESC FS GS RS US

ASCII EBCDIC

00 01 02 03 04 05 06 07 08 09 0A 0B 0C 0D 0E 0F 10 11 12 13 14 15 16 17 18 19 1A 1B 1C 1D 1E 1F

00 01 02 03 37 2D 2E 2F 16 05 25 0B 0C 0D 0E 0F 10 11 12 13 35 3D 32 26 18 19 3F 24 1C 1D 1E 1F

Kartu

Tanda

ASCII

EBCDIC

Kartu

12,0,9,8,1 12, 9, 1 12, 9, 2 12, 9, 3 9,7 0, 9,8,5 0, 9,8,6 0,9,8,7 11,9,4 11,9,5 0,9,5 12,9,8,3 12,9,8,4 12,9,8,5 12,9,8,6 12,9,8,7 12,11,9,8,1 11,9,1 11,9,2 11,9,3 9,8,4 9,8,5 9,2 0,9,6 11,9,8 11,9,8,1 9,8,7 0,9,7 11,9,8,4 11,9,8,5 11,9,8,6 11,9,8,7

blank ! " # $ % & ' ( ) * + , . / 0 1 2 3 4 5 6 7 8 9 : ; < = > ?

20 21 22 23 24 25 26 27 28 29 2A 2B 2C 2D 2E 2F 30 31 32 33 34 35 36 37 38 39 3A 3B 3C 3D 3E 3F

40 5A 7F 7B 5B 6C 50 7D 4D 5D 5C 4E 6B 60 4B 61 F0 F1 F2 F3 F4 F5 F6 F7 F8 F9 7A 5E 4C 7E 6E 6F

no punch 12,8,7 8,7 8,3 11,8,3 0,8,4 12 8,5 12,8,5 11,8,5 11,8,4 12,8,6 0,8,3 11 12,8,3 0,1 0 1 2 3 4 5 6 7 8 9 8,2 11,8,6 12,8,4 8,6 0,8,6 0,8,7


1

@

40

7C

8,4

Tabel 1.2. Kode Alfanumerik (Lanjutan)

*)

Tanda

ASCII

EBCDIC

Kartu

Tanda

ASCII

EBCDIC

Kartu

A B C D E F G H I J K L M N O P Q R S T U V W X Y Z [ \ ] ^ _ ‘

41 42 43 44 45 46 47 48 49 4A 4B 4C 4D 4E 4F 50 51 52 53 54 55 56 57 58 59 5A 5B 5C 5D 5E 5F 60

C1 C2 C3 C4 C5 C6 C7 C8 C9 D1 D2 D3 D4 D5 6 D7 D8 D9 E2 E3 E4 E5 E6 E7 E8 E9 AD 15 DD 5F 6D 14

12,1 12,2 12,3 12,4 12,5 12,6 12,7 12,8 12,9 11,1 11,2 11,3 11,4 11,5 11,6 11,7 11,8 11,9 0,2 0,3 0,4 0,5 0,6 0,7 0,8 0,9 12,8,2 0,8,2 11,8,2 11,8,7 0,8,5 8,1

a b c d e f g h i j k l m n o p q r s t u v w x y z ( | ) ~ DEL

61 62 63 64 65 66 67 68 69 6A 6B 6C 6D 6E 6F 70 71 72 73 74 75 76 77 78 79 7A 7B 7C 7D 7E 7F

81 82 83 84 85 86 87 88 89 91 92 93 94 95 96 97 98 99 A2 A3 A4 A5 A6 A7 A8 A9 8B 4F 9B 4A 07

12,0,1 12,0,2 12,0,3 12,0,4 12,0,5 12,0,6 12,0,7 12,0,8 12,0,9 12,11,1 12,11,2 12,11,3 12,11,4 12,11,5 12,11,6 12,11,7 12,11,8 12,11,9 11,0,2 11,0,3 11,0,4 11,0,5 11,0,6 11,0,7 11,0,8 11,0,9 12,0 12,11 11,0 11,0,1 12,9,7

ASCII dan EBCDIC ditulis dalam kode Hexadecimal

1.8 Soal Latihan


1

1. Nyatakanlah bilangan-bilangan desimal berikut dalam sistem bilangan: a. Biner, b. Oktal, c. Heksadesimal. 5

11

38

1075

35001

0.35

3.625

4.33

2. Tentukanlah kompelemen 1 dan kompelemen 2 dari bilangan biner berikut: 1010

1101

11010100

1001001

3. Tentukanlah kompelemen 9 dan kompelemen 10 dari bilangan desimal berikut: 21

139

2400

9101

4. Tentukanlah kompelemen 7 dan kompelemen 8 dari bilangan Oktal berikut: 21

137

320

161

5. Tentukanlah kompelemen 15 dan kompelemen 16 dari bilangan Heksadesi-mal: BAC

B3F

120

1A1

6. Dengan panjang kata 8 bit dan bit paling kiri menyatakan tanda, 0= positif dan 1= negatif, nyatakanlah bilangan-bilangan desimal berikut dalam biner dengan menggunakan kompelemen 1 dan kompelemen 2: 7

-11

-27

7. Dalam sistem yang menggunakan ukuran kata 16 bit, tentukanlah harga desi-mal dari bilang-an-bilangan berikut: Biner :

0100 1101 1100 1000;

Oktal : Heksadesimal:

73 ; 6B ;

1011 0100 1010 0101 201 ;

172

A5 ;

7C

8. Dengan melakukan operasi penjumlahan, laksanakan pengurangan berikut: Desimal:

125 - 32;

Biner :

1001 - 1000; 1001 - 1110

15 - 72

(panjang kata 8 bit) 9. Nyatakanlah bilangan desimal berikut dalam kode-kode BCD, Gray dan Ex-cess-3: 51 125 0234 10. Tentukanlah hasil penjumlahan dalam kode BCD berikut: 52 + 19 125 + 93

59 + 45

11. Tuliskanlah kode ASCII dan EBCDIC, baik secara biner maupun heksadesi-mal, larik : "Kodya Medan (SUMUT)".


2

2 GERBANG dan ALJABAR BOOLE Konsep dasar aljabar Boole (Boolean Algebra) telah diletakkan oleh seorang matematisi Inggeris George Boole, pada tahun 1854. Konsep dasar itu membutuh-kan waktu yang cukup lama untuk disadari kegunaannya, baik dalam bidang matematika maupun dalam bidang teknik. Pada tahun 1938 Claude Shannon, seorang ahli komunikasi, meman-faatkan dan menyempurnakan konsep Boole tersebut. Sekarang ini, aljabar Boole meme-gang peranan yang sangat penting, tidak saja dalam logika, tetapi juga di bidang lain seperti teori peluang/kemungkinan, teori infor-masi/komunikasi, teori himpun-an dan lain-lain. Teori ini juga dipakai dalam merancang komputer elektronik dengan menerjemahkannya ke dalam rangkaian saklar (switching circuits) yang pada dasarnya adalah logika, tertutup atau terbuka, mengalirkan arus listrik atau tidak.

2.1 Gerbang Dasar dan Tabel Kebenaran Harga peubah (variabel) logika, pada dasarnya hanya dua, yaitu benar (true) atau salah (false). Dalam persamaan logika, umumnya simbol 1 dipa-kai untuk menyatakan benar dan simbol 0 dipakai untuk untuk menyatakan salah. Dengan memakai simbol ini, maka keadaan suatu logika hanya mempunyai dua kemung-kinan, 1 dan 0. Kalau tidak 1, maka keadaan itu harus 0 dan kalau tidak 0 maka keadaan itu harus 1. Operasi yang paling mendasar dalam logika adalah penyangkalan dengan kata-kata "tidak" (NOT). Jadi, "benar" adalah "tidak salah" dan "salah" ada-lah "tidak benar". Operasi ini dikenal secara umum dengan nama "inversion" yang disimbolkan dengan garis di atas peubah yang disangkal ataupun tanda petik (') di kanan-atas peubah itu. Dengan notasi ini, maka logika penyangkalan dapat ditulis-kan sebagai : = 0 dan 0 = 1 atau:

1’ = 0 dan

0’ = 1

Gerbang elektronik yang berfungsi menidakkan ini disebut gerbang NOT dan sering juga disebut "inverter". Bila masukan gerbang NOT dina-makan A dan keluarannya dinamakan Z, maka hubungan masukan dan keluaran itu dituliskan seba-gai: Z = A atau Z = A’ (2.1) Karena masukan A hanya dapat berkeadaan 0 atau 1, maka Z juga hanya dapat berkeadaan 1 atau 0. Keadaan keluaran Z untuk setiap keadaan masukannya dapat ditunjukkan dalam bentuk tabel yang disebut "tabel kebenaran" (truth table), yang sering juga disebut tabel kombinasi (combination table), sebagai berikut: Tabel Kebenaran NOT A

Z= A

0

1

1

0

Dari pers. (2.1) di atas dapat dilihat, yang juga ditunjukkan dalam tabel kebe-naran di atas, bahwa fungsi Z berkeadaan 1 bila A berkeadaan 0. Perhatikan juga bahwa fungsi dinyatakan untuk keadaan 1 dan peubah yang


2

berkeadaan 0 di-NOT-kan (dikomplemenkan) untuk membuat Z = 1. Hal ini berlaku secara umum dalam aljabar Boole dan untuk peubah yang aktif untuk tegangan 0 Volt (rendah) sering diberi nama dengan garis komple-men diatasnya. Bentuk keluaran suatu rangkaian logika dalam bentuk fungsi Boole dapat diperoleh dengan mudah dari tabel kebe-naran rangkai-an logika yang bersangkutan. Tetapi fungsi yang dihasilkan dari tabel kebenaran umumnya belumlah dalam bentuk yang sederhana, yang membu-tuhkan gerbang yang paling sedikit, dan masih perlu disederhanakan. Penyederhanaan ini akan dibahas dalam bab-bab berikutnya. Dua operasi yang paling mendasar lainnya dalam aljabar logika ada-lah ope-rasi "DAN" (AND) dan operasi "ATAU" (OR). Gerbang elektronik yang mereali-sasikan logika ini masing-masing diberi nama gerbang "AND" dan gerbang "OR". Perlu ditegaskan kembali bahwa untuk logika positif yang dipakai seterusnya dalam buku ini, 1 diartikan benar dan 0 diartikan salah dan secara elektroniknya, 1 diartikan sebagai tegangan tinggi (paling umum adalah +5 Volt) dan 0 diartikan sebagai tegangan rendah (0 Volt). Tegangan elektronik 0 - 5 Volt ini dikenal seba-gai level TTL, singkatan dari Transistor-Transistor Logic. Untuk suatu gerbang OR dengan 2 masukan, katakanlah A dan B, keluaran-nya akan benar (= 1) bila salah satu masukan A "atau" B adalah benar dan keluar-an itu akan salah (= 0) bila kedua masukan A dan B secara bersamasama salah. Untuk gerbang AND dengan dua masukan A dan B, keluarannya akan benar hanya bila kedua masukannya A "DAN" B adalah benar dan salah bila salah satu masukan itu salah. Keterangan ini ditunjuk-kan lebih jelas oleh tabel kebenaran pada Gambar 2.1.

masukan A B 0 0 1 1

keluaran Z= A+B

0 1 0 1

0 1 1 1 (a)

masukan A B 0 0 1 1

keluaran Z= A.B

0 1 0 1

0 0 0 1 (b)

Gambar 2.1. Tabel-tabel kebenaran gerbang OR dan AND (a) Gerbang OR: Z = A + B (b) Gerbang AND: Z = A.B = AB Dalam aljabar Boole, operasi yang dilakukan oleh gerbang OR disim-bolkan dengan operator "+" dan dibaca OR atau "ATAU" dan operasi AND disimbolkan dengan operator "." dan dibaca AND atau "DAN". Tanda operator "." sering dihi-langkan saja dengan catatan bahwa tanpa ada opera-tor lain diartikan sebagai ope-rasi AND. Seperti ditunjukkan dalam Gambar 2.1, operasi OR dan AND untuk dua peubah masukan dituliskan sebagai berikut : OR : Z = A + B AND : Z = A.B = AB

(2.2) (2.3)

Simbol yang umum dipakai dalam penyajian rangkaian logika untuk gerbang OR dan AND, juga NOT, ditunjukkan pada Gambar 2.2.


2

Gambar 2.2. Simbol-simbol gerbang dasar NOT, OR dan AND (a) NOT: Z = A, (b) OR: Z = A+B, (c) AND: Z = A.B Dalam praktek, terutama dalam hubungan pernyataan fungsi Boole dan penyederhanaannya, operator OR sering dibaca "tambah" dan operator AND sering dibaca "kali". Karena kebiasaan ini, sering orang menganggap bahwa peubah logika (Boole) adalah peubah biner. Perlu ditegaskan bahwa peubah logika bukanlah peubah biner. Kalau peubah biner mempunyai harga yang padanya dapat dilakukan operasi aritmatika, maka peubah logika hanyalah simbol dan tidak mempunyai harga yang dapat ditambah-kurangkan atau dikali-bagikan. Tabel ke-benaran OR pada Gambar 2.1 menunjukkan hal ini. Dalam logika, 1+ 1= 1 sedangkan dalam biner, 1 + 1 =10. Selain itu, dalam logika tidak ada pengurang-an dan pembagian. Pernyataan untuk gerbang OR dan AND dengan 2 masukan di atas dapat dikembangkan untuk semua jumlah masukan; keluaran OR adalah 1 (benar) bila salah satu masukannya 1 dan hanyalah 0 (salah) bila semua masukannya 0; kelu-aran AND adalah 0 (salah) bila salah satu masukannya 0 dan hanyalah benar bila semua masukannya 1. Dalam pernyataan ini ter-sirat suatu dualitas antara OR dan AND, yaitu pernyataan untuk OR adalah lawan/ kebalikan daripada pernyataan untuk AND. Bila pernyataan untuk OR dipakai untuk AND, artinya menggantikan AND pada tempat OR, maka keadaan 1 (benar) harus digantikan dengan 0 (salah) dan keadaan 0 (salah) digantikan dengan 1 (benar), jadi keadaannya dikomple-menkan. Keadaan serupa berlaku bila AND pada pernyataan AND diganti-kan dengan OR.

2.2 Gerbang Tambahan Di samping gerbang-gerbang elektronik NOT, OR, dan AND, dibuat juga ger-bang elektronik lain yang sangat mempermudah perencanaan bebe-rapa bentuk rangkaian logika. Gerbang tersebut adalah gerbang-gerbang NOR, NAND, Exclu-sive-OR (EXOR), Exclusive-NOR (EXNOR) atau Equivalence. Keluaran gerbang NOR adalah komplemen dari keluaran OR, dan dari kenya-taan itulah disebut NOR yang merupakan singkatan dari NOT OR. Jadi, gerbang NOR merupakan gerbang OR yang di keluarannya diberi gerbang NOT pada keluarannya. NAND, yang merupakan singkatan dari-pada NOT AND, juga dapat dipandang sebagai gabungan antara AND dan NOT, yaitu gerbang AND dengan NOT pada keluarannya. Jadi, walaupun NOT-nya ditempelkan didepan nama gerbang-gerbang NOR dan NAND, sebenarnya NOT itu ditempelkan di bagian keluaran gerbang OR dan AND. Simbol yang dipakai untuk menyatakan NOR adalah lambang OR yang ditambahkan lingkaran kecil pada keluarannya, dan lambang untuk NAND adalah lambang AND dengan lingkaran kecil di keluarannya. Lambang-lambang gerbang NOR dan NAND ditunjukkan pada Gambar 2.3 yang juga menunjukkan tabel kebenaran masing-masing gerbang.


2

A 0 0 1 1

B 0 1 0 1

Z=A+B 1 0 0 0

(a)

A 0 0 1 1

B 0 1 0 1

Z= A B 1 1 1 0

(b) Gambar 2.3. Tabel kebenaran dan simbol gerbang-gerbang NOR (a) dan NAND (b).

Untuk masukan A dan B, persamaan keluaran daripada gerbang-gerbang NOR dan NAND adalah : NOR : Z = A + B

NAND : Z = A B

Perhatikan bahwa keluaran NOR benar-benar merupakan komplemen dari-pada keluaran OR dan keluaran NAND merupakan komplemen dari-pada AND. Gerbang-gerbang OR dan NOR sebenarnya adalah gerbang-gerbang inclu-sive-OR dan inclusive-NOR, walaupun kata inclusivenya tidak dise-butkan dengan tegas. Kalau keluaran (inclusive) OR berlogika 1 asal salah satu masukannya ber-logika 1, maka keluaran exclusive-OR (EXOR) hanya akan berlogika 1 bila kedua masukannya tidak sama. Keluaran exclusive-NOR (EXNOR), disebut juga Equivalence, hanya akan berlogika 1 bila kedua masukannya sama. Dalam Gam-bar 2.4 ditunjukkan lambang dan tabel kebenaran beserta persamaan gerbang EXOR dan EXNOR. Operasi EXOR ditunjukkan dengan + dan operasi EXNOR ditunjukkan dengan tanda "≡". Dari tabel kebenaran dalam Gambar 2.4 dapat dilihat bahwa gerbang EXOR dan EXNOR dapat juga dinyatakan sebagai berikut: EXOR : EXNOR:

Z = A + B = A B + AB Z= A+B = AB + AB

Dari kesamaan ini dapat dilihat bahwa EXOR dan EXNOR dapat dibentuk dengan menggunakan AND dan OR ditambah NOT.


2

A 0 0 1 1

B 0 1 0 1 (a)

Z 0 1 1 0

A 0 0 1 1

B 0 1 0 1

Z 1 0 0 1

(b) Gambar 2.4. Tabel kebenaran dan Simbol gerbang-gerbang EXOR (a) dan EXNOR (b).

2.3 Teorema dan Hukum Dasar Aljabar Boole Seperti telah diterangkan di bagian depan, setiap peubah Boole hanya dapat berkeadaan satu dari dua keadaan, 0 atau 1. Jadi, kalau satu peubah di-OR-kan dengan 0 maka hasilnya akan tidak berubah sedangkan bila satu peubah di-ORkan dengan 1, maka apapun keadaan peubah itu sebelumnya akan menjadi 1. Tetapi, bila satu peubah di-AND-kan dengan 1, maka hasilnya tidak akan berubah sedangkan bila di-AND-kan dengan 0, apapun keadaan peubah itu sebelumnya akan berubah menjadi 0. Ini dapat disim-pulkan dalam bentuk teorema dasar: X+0=X X+1=1

X.0 = 0 X.1 = X

(2.4)

Kalau suatu peubah di-OR-kan dengan dirinya sendiri, maka hasilnya akan 0 bila keadaan variabel itu adalah 0 dan hasilnya akan 1 bila keadaan variabel itu adalah 1. Jadi, peng-OR-an satu variabel dengan dirinya sendiri menghasilkan keadaan yang sama dengan keadaan variabel itu. Keadaan serupa berlaku untuk operasi AND. Ini disebut hukum idempoten: X+X=X

X.X = X

(2.5)

Sesuai dengan logika, maka kalau tidak benar disangkal (di-NOT-kan), hasil-nya menjadi benar dan kalau tidak-salah di-NOT-kan, hasilnya menjadi salah. Dengan kata lain, penidakan/penyangkalan (komplementasi) dua kali akan meng-hasilkan keadaan aslinya. Ini dikenal dengan nama hukum involusi yang di-tuliskan sebagai:

X=X

(2.6)

Hasil dari keadaan benar ATAU tidak benar pasti selalu benar dan keadaan salah ATAU tidak salah juga akan selalu benar (terpenuhi). Tetapi keadaan salah DAN tidak salah dan benar DAN tidak benar akan selalu salah. Jadi, dalam aljabar Boole dapat dinyatakan dengan hukum komplemen sebagai berikut: X + X = 1 (selalu benar) X .X = 0 (selalu salah) file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab02.htm (5 of 16)5/8/2007 2:45:52 PM

(2.7)

2

Untuk fungsi-fungsi Boole dengan dua peubah atau lebih, dikenal juga hukum-hukum kumulatif, assosiatif dan distributif yang berlaku dalam alja-bar biasa, yaitu: Hukum Kumulatif :

XY = YX

(I)

X+Y =Y+X (X Y) Z = X (Y Z) = XYZ

Hukum Assosiatif:

(II ) (I)

(X+Y) + Z = X + (Y+Z) = X + Y + Z Hukum Distributif:

X (Y + Z)

(2.9)

(II)

= XY+XZ

X+YZ

(2.8)

(I)

= (X + Y)(X + Z)

(II)

(2.10)

Hukum yang terakhir ini, yang tidak ada dalam hukum distributif aljabar bia-sa, dapat dibuktikan sebagai berikut: (X+Y)(X+Z) = XX + XZ + YX + YZ = X + XZ + XY + YZ = X.1 + XZ + XY + YZ = X(1+Z+Y) + YZ = X + YZ

(distributif I) (idempoten) (substitusi p= Z+Y dan 1 + p = 1 )

Di samping dengan cara seperti di atas, keadaan itu juga dapat dibuk-tikan dengan mudah dengan membuat tabel kebenaran. Perlu ditegaskan disini bahwa dua fungsi adalah sama bila kedua fungsi itu berlogika sama untuk semua kombi-nasi masukan yang mungkin. Untuk pembuktian pers. (2.10) di atas, karena ada 3 peubah, maka ada 8 (= 23) kemungkinan kom-binasi masukan. Harus dapat ditun-jukkan bahwa untuk setiap kombinasi masukan X, Y dan Z, keadaan f1= X + YZ adalah sama dengan keadaan f2= (X+Y)(X+Z). Ini ditunjukkan dalam Gambar 2.6. Kadangkadang, pem-buktian kesamaan dua fungsi lebih mudah dengan tabel ke-benaran daripada pembuktian dengan memakai hukum-hukum dasar, tentunya terbatas pada fungsi dengan peubah yang sedikit.

X

Y

Z

YZ f1

0 0 0

0 0 1

0 1 0

0

0

1

1 1 1 1

X+Y

X+Z f2

0

0 0 0

0 0 1

0 1 0

0

f1 = X + YZ

1

1

1

1

1

1

f2 = (X+Y)(X+Z)

0 0

0 1

0 0

1 1

1 1

1 1

1

1 f1 = f2

1 1

0 1

0 1

1 1

1 1

1 1

0

0 0

1 1

Gambar 2.6. Contoh pembuktian kesamaan dengan memakai tabel kebenar-an. Satu hal yang perlu diperhatikan dalam pembentukan tabel kebenaran seperti dalam Gambar 2.6 adalah penyusunan kombinasi masukan secara berurut, mulai dari setara biner terkecil sampai yang terbesar. Ini merupa-kan suatu cara standar penyusunan tabel kebenaran dan perlu untuk menghindari kemungkinan adanya kombinasi yang terlupakan. Perlu juga diperhatikan bahwa walaupun keadaan peubah X, Y dan Z yang 0 dan 1 bukanlah biner, kombinasinya itu dapat diartikan dalam harga biner. Dalam Tabel 2.1 dirangkum Hukum Dasar Aljabar Boole yang dapat diguna-kan dalam menyederhanakan fungsifile:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab02.htm (6 of 16)5/8/2007 2:45:52 PM

2

fungsi Boole seperti yang akan dibahas dalam sub-bab berikut ini. 2.4 Penyederhanaan Fungsi Boole Secara Aljabar Ditinjau dari segi rangkaian logika, semua sistem digital dapat dibe-dakan atas dua jenis: • rangkaian kombinasi (combinational circuit) dan • rangkaian berurut (sequential circuit). Dalam rangkaian kombinasi, keluaran rangkaian pada setiap saat hanya diten-tukan oleh masukannya pada saat itu. Pada rangkaian berurut, selain ditentukan oleh masukan saat itu, keluaran juga ditentukan oleh keadaan keluaran sebelum-nya. Jadi, rangkaian berurut mempunyai kemam-puan untuk mengingat keadaan keluarannya pada saat sebelumnya dan karena itu rangkaian berurut digunakan sebagai alat penyimpan/pengingat (storage/memory) dalam sistem digital. Tabel 2.1. Rumus-rumus dasar aljabar Boole.

1. Operasi dengan 0 dan 1

x+0=x x+1=1

2. Hukum Idempoten

x+x=x x.x = x

3. Hukum Involusi

x=x

4. Hukum Komplement

x+x=1

5. Hukum Kumutatif

x+y=y+x x.y = y.x

6. Hukum Assosiatif

x.0 = 0 x.1 = x

x.x = 0

(x+y)+z = x+(y+z) = x+y+z (xy)z = x(yz) = xyz


2

7. Hukum Distributif

x(y+z) = xy+xz x+yz = (x+y)(x+z)

Pada umumnya, setidak-tidaknya di bagian masukan atau keluarannya, rangkaian ber-urut juga mempergunakan rangkaian kombinasi. Karena itu, penye-derhanaan rangkaian kombinasi merupakan hal yang penting dalam setiap peren-canaan sistem digital. Dengan penyederhanaan akan diperoleh rangkaian yang akan mem-butuh-kan gerbang yang lebih sedikit dengan jumlah masukan yang lebih sedikit dibandingkan dengan merealisasikan/ mengimplementasikan fungsi Boole hasil perencanaan awal. Penyederhanaan fungsi Boole dapat dilakukan dengan beberapa cara/ metoda, antara lain: • cara aljabar, • cara pemetaan dan • cara tabulasi. Dua cara terakhir akan diuraikan kemudian. Berikut ini akan diberi-kan bebe-rapa contoh penyederhanaan fungsi Boole sederhana secara alja-bar. Rumus-rumus penyederhanaan berikut ini dapat dipandang sebagai rumus dasar yang siap pakai. Dengan memakai hukum-hukum dan teorema dasar di depan dapat diperoleh:

XY + XY X + XY

= X(Y+Y )

= X(1+Y)

(X+Y)(X+Y )

= X.1 = X

(2.11)

= X.1 = X

(2.12)

= X.X + X(Y+Y) + Y.Y = X + X.1 + 0 = X + X =X

(2.13)

X(X+Y) = X + XY = X.1 + XY = X(1+Y) =X (X+Y )Y

XY + Y

= XY + YY = XY

(2.14)

(2.15)

= (X+Y)( Y +Y) =X+Y

(hukum distributif) (2.16)

Satu teorema yang sangat penting dalam aljabar Boole adalah teorema de Morgan yang menunjukkan dualitas dalam komplementasi operasi OR dan AND. Dalil de Morgan mengubah perkalian (operasi AND) menjadi perjumlahan (operasi OR) dengan komplementasi. Hukum de Morgan adalah:

X+Y=X.Y dan

(a)


(2.17)

2

XY= X +Y

(b)

Hukum ini dapat dibuktikan dengan membuatkan tabel kebenaran untuk masing-masing operasi seperti ditunjukkan dalam Gambar 2.7.

X Y 0 0 1 1

0 1 0 1

X+Y X.Y 1 0 0 0

1 0 0 0

X.Y X+Y 1 1 1 0

1 1 1 0

Gambar 2.7. Tabel kebenaran pembuktian hukum de Morgan. Perhatikan bahwa untuk semua kombinasi masukan X dan Y keadaan di kolom 3 tepat sama dengan keadaan di kolom 4 (hukum a) dan keadaan di kolom 5 tepat tepat sama dengan keadaan di kolom 6 (bukti hukum b). Walaupun ditunjukkan hanya untuk 2 peubah, tetapi hukum de Morgan pers. (2.7) berlaku juga untuk sembarang cacah peubah. Ini dapat dibuktikan dengan mudah dengan metode substitusi, yaitu dengan membe-rikan satu nama peubah baru untuk suatu bagian pernyataan. Sebagai contoh, untuk tiga peubah dilakukan sebagai berikut : X + Y + Z = X . Y + Z = X.Y. Z X.Y.Z

=X+Y.Z =X+Y+Z

Dengan memakai dalil de Morgan, kita dapat merealisasikan fungsi AND dengan gerbang NOR atau fungsi OR dengan gerbang NAND. Mengenai gerbang NOR dan NAND akan dijelaskan kemudian; tetapi dapat disebutkan sebelumnya bahwa pada dasarnya, semua gerbang dapat di-realisasikan dengan mengguna-kan gerbang NAND dan NOR sehingga bi-asanya lebih mudah memperoleh gerbang-gerbang ini di pasaran. Dalam menyederhanaan fungsi-fungsi Boole secara aljabar, penguasa-an sekumpulan rumus dasar akan sangat membantu. Untuk memudahkan pemakai-annya dalam Tabel 2.2 dikumpulkan beberapa rumus tambahan yang melengkapi rumus dasar yang diberikan dalam Tabel 2.1. Semakin banyak kita melakukan penyederhanaan, semakin sering memakai rumus-rumus tersebut, semakin hafal pula kita akan rumus-rumus tersebut.

2.5 Penyajian Fungsi Boole Seperti disebutkan di bagian depan, dalam pembicaraan aljabar Boole pe-ngertian operasi AND sering disebut sebagai perkalian dan operasi OR disebut perjumlahan. Dengan memakai pengertian ini, maka istilah suku-min


2

(singkatan dari "suku minimum" yang berasal dari istilah minterm, minimum term) dan sukumax (singkatan dari "suku maksimum" yang berasal dari istilah maxterm, maximum term) dapat dijelaskan lebih mudah. Sukumin dan sukumax juga dike-nal dengan nama lain, yaitu "standard product" untuk sukumin dan "standard sum" untuk sukumax. Ini lebih memudahkan uraian aljabar dan penyajian fungsi-fungsi logika (fungsi Boole). Sukumin adalah perkalian (operasi AND) dari sejumlah literal. Lite-ral disini dimaksudkan sebagai peubah, baik dalam bentuk sebenarnya maupun komple-mennya. Dalam satu suku, setiap literal muncul paling banyak satu kali. Ini berarti bahwa bila satu suku mengandung literal A, misalnya, suku tersebut tidak boleh Tabel 2.2. Rumus-rumus Tambahan Boole.

1. Teorema penyederhanaan:

xy+xy=x x+xy=x (x + y) y = x y (x+y)(x+y ) = x x (x+y ) = x x+y =x+y

2. Hukum de Morgan:

x + y + z+ ... = x y z ... x . y . z. ...

3. Teorema Konsensus:

= x + y + z + ...

xy + yz + xz = xy + xz (x+y)(y+z)(x+z) = (x+y)( x+z ) (x+y)(x+z) = xz + xy


2

4. Dualitas

(x + y + z + ...)D = xyz D = x + y + z + .... (x y z ...)

[f (x1, x2, x3, ..., xn, 0, 1, +, .)]D = f (x1, x2, x3, ..., xn, 0, 1, +, .)

mengandung literal A. Karena untuk n peubah dapat dibentuk 2n macam kombi-na-si, maka untuk n peubah dapat dibentuk sejumlah 2n sukumin. Setiap sukumin berharga 1 hanya untuk satu kombinasi. Sebagai contoh, untuk dua peubah A dan B, sukumin yang dapat dibentuk adalah AB, AB, AB dan AB. Sukumin AB akan berharga 1 hanya untuk A = B = 0 atau A = 1 dan B = 1; sukumin AB = 1 hanya bila A = 0 dan B = 1, dan seterusnya. Untuk penyingkatan penulisan, sukumin sering ditulis secara singkat dengan mi, dengan i menunjukkan harga desi-mal daripada sukumin tersebut. Sebagai contoh, sukumin AB akan berharga 1 hanya untuk AB= 01, artinya A = 0 dan B = 1, dan karena harga desimal daripada biner 01 ada-lah 1 maka sukumin AB disebut sukumin 1 atau m1, sukumin AB disebut m3, dan sebagainya . Sukumax adalah penjumlahan (operasi OR) daripada sejumlah literal dengan setiap literal muncul hanya 1 kali, dan setiap sukumax mempunyai harga 0 hanya untuk satu macam kombinasi daripada literal pembentuk-nya. A + B + C adalah sukumax yang dapat dibentuk dari 3 peubah A, B dan C dan berharga 0 hanya bila A = 1, B = 0, dan C = 0. Untuk penulisan secara singkat, sukumax ditulis dengan Mi, dengan i sebagai harga desimal daripada biner yang dibentuk oleh kombinasi AND peubahnya. Sukumax (A+B+C), yang akan berharga 0 hanya bila A= 0, B= 0 dan C= 0, yaitu bila ABC= 000 = 0 desimal, dituliskan dengan M0. Perhatikan dalam penentuan sukumin dan sukumax di atas, bahwa untuk sukumin setiap literal yang dalam bentuk komplemen diartikan 0 sedangkan dalam penentuan sukumax setiap literal dalam bentuk komple-men diartikan 1. Ini adalah karena dalam sukumin kita membentuk suku yang berharga 1 sedangkan dalam sukumax kita membentuk suku yang berharga 0. Dengan dalil de Morgan dapat dilihat dengan mudah bahwa: mi = M i dan Mi = mi Untuk 3 peubah, misalnya a, b, dan c, sukumin-5 dan sukumax-5 (i= 5) dapat ditulis: m5 = a b c m5 = a + b + c = M5 Bila suatu fungsi Boole ditulis sebagai perjumlahan daripada sukumin, maka fungsi itu disebut sebagai ekspansi sukumin atau jumlah-perkalian standar (minterm expansion, standard sum-of-products) dan bila ditulis sebagai perkalian daripada sukumax, maka fungsi itu disebut dalam bentuk ekspansi sukumax atau perkalian-jumlah standar (maxterm expansion, standard product-of-sum). Bentuk jumlah perkalian sering ditulis dengan notasi sigma (S) dan bentuk perkalian jumlah ditulis dalam bentuk pi (p) yang sedikit diubah, yaitu: n-1 m0+ m1+ m2+ .... + mn-1 = dan

Σ mi = Σ m(0,1,2,...,n-1) i=0 n-1


2

M0 M1 M2 .... Mn-1 =

Π Mi = Π M(0,1,2,...,n-1)

i=0 Bilangan yang dicantumkan dalam tanda kurung ruas paling kanan rumus di atas hanyalah sukumin/sukumax penyusun fungsi.

Contoh: Perhatikan tabel kebenaran fungsi seperti yang ditunjukkan dalam Gambar 2.8. Dari tabel kebenaran ini diperoleh pernyataan fungsi dalam bentuk jumlah-perkalian (ekspansi sukumin) dan dalam bentuk perkalian-jumlah (ekspansi suku-max) sebagai berikut: A B C f 0 0 0 0 0 0 1 1 f = Σ m (1,3,4,6) 0 1 0 0 1 1 1 1

0 0 0 1 1

1 0 1 0 1

1

1

= Π M (0,2,5,7)

1 0 1 0

Gambar 2.8. Tabel kebenaran untuk memperoleh fungsi dalam bentuk ekspansi sukumin dan sukumax.

Ekspansi sukumin : f =ABC+ABC+ABC+ABC yang diperoleh dari penjumlahan (peng-OR-an) suku-suku 001 (=1), 011 (=3), 100 (=4), dan 110 (=6) yang membuat f = 1. Fungsi ini dapat dinyatakan sebagai: f = m1 + m3 + m4 + m6 = Σ m (1,3,4,6) Ekspansi sukumax : f = (A + B + C) (A + B + C) (A + B + C) (A + B + C) yang diperoleh dari pengalian (peng-AND-an) suku-suku 000 (0), 010 (2), 101 (5), dan 111 (7) yang membuat f= 0. Fungsi ini dapat dinyatakan sebagai: f = M0 M2 M5 M7 = Π M (0,2,5,7) Dari sini dapat dilihat bahwa pernyataan suatu fungsi dapat diperoleh baik dengan menjumlahkan sukumin maupun dengan mengalikan suku-max, dan hasilnya harus sama. Buktikan !


2

2.6 Fungsi Tak Lengkap Dalam sistem digital sering beberapa kombinasi masukan tidak mungkin ter-jadi atau dicegah oleh rangkaian di bagian masukannya. Kita tak perlu memperha-tikan sukumin yang tak mungkin timbul tersebut dan dapat diabaikan. Karena itu sukumin demikian disebut suku “abaikan” (don’t care). Kita juga tak perlu mem-perdulikan apakah keadaan keluaran untuk kombinasi masukan tersebut 0 atau 1 dan keluaran dalam tabel kebe-narannya tak perlu dijelaskan sebab bagaimanapun juga, itu tidak akan terjadi. Dengan adanya keluaran yang tak dijelaskan, maka fungsi keluar-annya menjadi tak lengkap (incompletely specified). Dalam perenca-naan suatu rangkaian logika, keadaan demikian dapat dimanfaatkan untuk mem-peroleh rangkaian yang lebih sederhana dan murah. Keadaan otuput untuk suku "abaikan" biasanya ditunjukkan dengan tanda "x" yang dapat diartikan 0 atau 1. Kita bebas menentukan keadaan keluaran 0 atau 1 untuk suku sedemikian, tergan-tung mana yang lebih menguntungkan perencanaan. Sebagai contoh, perhatikanlah tabel kebenaran tak lengkap seperti yang di-tunjukkan dalam Gambar 2.9. Dalam tabel kebenaran Gambar 2.9, suku ABC= 001 dan 110 (m1 dan m6) adalah suku abaikan, dan harga keluaran y(A,B, C) untuk suku-suku tersebut ditandai dengan x dan fungsi yang diwakili oleh tabel kebenaran tersebut dapat dituliskan dalam bentuk : y = Σ m (0,3,7) + care). A 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1

C 0 1 0 1 0 1 0 1

Σ d (1,6), dengan d menunjukkan sukumin "abaikan" (don’t

y 1 x 0 1 0 0 x 1

Gambar 2.9. Tabel kebenaran fungsi tak lengkap. y = Σ m (0,3,7) + Σ d (1,6)

Kita perhatikan kemungkinan harga x yang dapat kita pilih untuk suku abaikan sebagai berikut ini: 1. Semua x kita anggap 0. Untuk pilihan ini, fungsi tersebut akan berbentuk: y = m0 + m3 + m7 =ABC+ABC+ABC =ABC+BC 2. Semua x kita anggap 1. y = m0 + m1 + m3 + m6 + m7 =ABC+ABC+ABC+ABC+ABC


2

=ABC+ABC+ABC+ABC+ABC+ABC = A B (C+C) + (A+A) B C + A C (B+B) = A B+ B C + A C 3. Untuk m1 kita pilih x= 1 dan untuk m6 kita pilih x= 0. y = m0 + m1 + m3 + m7 =ABC+ABC+ABC+ABC = AB+BC 4. Untuk m1 kita pilih x= 0 dan untuk m6 kita pilih x= 1. y = m0 + m3 + m6 + m7 =ABC+ABC+ABC+ABC =ABC+ABC+ABC+ABC+ABC =ABC+BC+AB

Dari hasil-hasil di atas dapat dilihat bahwa penyelesaian paling sederhana adalah dengan pilihan ke 3, yaitu dengan m1 = 1 dan m6 = 0. Kesederhanaan suatu rangkaian logika pada umumnya diukur dari jumlah gerbang yang dibutuhkan dan jumlah terminal masukan paling sedikit. Yang lebih gampang adalah hanya menghitung jumlah masukan yang dibutuhkan tanpa memperdulikan gerbang apa yang dipakai dan berapa jumlah masukan setiap gerbang. Sebagai contoh, kalau dihitung, jumlah masukan untuk pilihan 1 di atas adalah 3 + 2 + 2 = 7 (1 AND dua masuk-an, 1 AND tiga masukan dan 1 OR dua masukan). Untuk pilihan 2 dibu-tuhkan 2 + 2 + 2 + 2 + 2= 10 masukan (3 AND dua masukan dan 2 OR dua masukan), untuk pilihan 3 dibutuhkan 2 + 2 + 2 = 6 masukan (2 AND dua masukan dan 1 OR dua masukan), dan untuk pilihan 4 dibutuhkan 2 + 2 + 3 + 3 = 10 masukan bila memakai 2 OR dua masukan, 1 AND 3 masukan dan 1 OR tiga masukan atau 3 + 2 + 2 + 2 + 2 = 11 masukan bila memakai 2 AND dengan 2 masukan, 2 OR dengan 2 masukan dan 1 AND dengan 3 masukan. (Periksa dengan menggambarkan rangkaiannya !). Sekarang perhatikan kembali pada Gambar 2.9, dan andaikan x dipilih seperti pada pilihan ke 2 di atas. Bila fungsi tersebut diekspansikan ke sukumax, maka akan diperoleh : y = M2 M4 M5 = (A + B + C) (A + B + C) (A + B + C ) = (A B + A C + A B + B C + A C + B C + C) (A + B + C ) ={(A B + A B + (A + B + A + B + 1) C } (A + B + C ) = (A B + A B + C) (A + B + C) =AB+ABC+AB+ABC+AC+BC = A B (1+ C) + A B (1+ C) + A C + B C = A B + A B + AC + B C =AB+(BC+AC+AB) =AB+BC+AB

(lihat rumus teorema konsensus pertama di depan).


2

Dapat dilihat disini bahwa fungsi yang diperoleh dengan ekspansi ke suku-max tepat sama dengan yang diperoleh dengan ekspansi ke sukumin sebelumnya. Sebenarnya, hasil terakhir ini dapat diperoleh dalam bentuk lain yang sedikit ber-beda dengan harga yang sama (sama jumlah masukan-nya). Ini akan lebih jelas kalau kita menyederhanakannya dengan cara peta yang akan diuraikan dalam bab berikutnya.

2.7 Soal Latihan 1. Buktikanlah Rumus-rumus penyederhanaan dan teorema konsensus Tabel 2.2. 2. Suatu sistem dengan 3 peubah masukan membutuhkan hubungan logika seperti yang ditunjukkan pada tabel kebenaran Tabel S2.1. a. Tentukanlah pernyataan logika fungsi keluaran f dalam bentuk suku-min dan dalam bentuk sukumax b. Tentukanlah realisasi fungsi f yang paling murah c. Gambarkanlah rangkaian logikanya dalam bentuk OR-AND (OR diikuti AND) dan AND-OR (AND diikuti OR).

Tabel S2.1. p 0 0 0 0 1 1 1 1

q 0 0 1 1 0 0 1 1

r 0 1 0 1 0 1 0 1

f 1 0 1 1 1 0 0 1

3. Sederhanakanlah pernyataan Boole berikut: a. ABC(ABC + ABC +ABC ) b. AB + AB +AC +BC c. A(A+B+C)(A+B+C)(A+B+C)(A+B+C) d. (A+B+C)(A+B+C)(A+B+C)(A+B+C) 4. Sederhanakanlah ke dalam bentuk ekspansi sukumin dan ekspansi sukumax dan gambarkan rangkaian untuk fungsi berikut:


2

a. x = ( AB + C + DE )( AB + C ) b. y = ( CD + A + B )( CD + A + B ) 5. Gambarkan rangkaian untuk soal No. 3 diatas dengan hanya mengguna-kan gerbang-gerbang: a. NAND sembarang cacah masukan b. NOR sembarang cacah masukan c. NAND 2 masukan d. NOR 2 masukan 6. Sederhanakanlah secara aljabar Boole fungsi f(a,b,c) = Σ m (1,3,4,5) + Σ d (6,7) f(a,b,c) = Π M (0,2) + Π d (6,7) dengan d6 dan d7 adalah suku abaikan (don't care)


3

3 PETA KARNAUGH Telah ditunjukkan di bab sebelumnya bahwa penyederhanaan fungsi Boole secara aljabar cukup membosankan dan hasilnya dapat berbeda dari satu orang ke orang lain, tergantung dari kelincahan seseorang itu mempermainkan rumus-ru-mus logika Boole. Hasil penyederhanaan juga tidak segera dapat dipastikan seba-gai fungsi yang minimum. Cara lain untuk mempermudah proses penyederhanaan dan mencegah kemungkinan memperoleh hasil yang dianggap sudah minimum, padahal masih dapat lagi disederhanakan, adalah cara pemetaan dan cara tabulasi. Cara tabulasi akan diuraikan dalam bab selanjutnya, cara pemetaan yang dikenal sebagai pemetaan Karnaugh akan diuraikan dalam bab ini. Cara ini jauh lebih mu-dah daripada cara penyederhanaan aljabar terutama untuk fungsifungsi dengan 3 atau 4 variabel (peubah). Untuk peubah yang lebih banyak, sudah lebih sulit dan secara umum dapat dikatakan bahwa cara ini hanya mudah untuk fungsi sampai dengan 6 peubah. Untuk peubah yang lebih banyak, petanya menjadi sulit dan ti-dak mudah menyederhanakannya, seperti akan ditunjukkan kemudian. Untuk itu akan lebih baik memakai cara tabulasi yang lebih sistematis. Berbicara mengenai penyederhanaan, maka kita selalu harus berusaha menghasilkan fungsi dengan jumlah suku (sukumin atau sukumax) yang sekecil mungkin dan setiap sukunya terdiri atas literal yang sesedikit mungkin. Ini berarti menekan harga realisasi fungsi karena minimisasi cacah suku berarti minimisasi cacah gerbang dan minimisasi literal berarti minimisasi cacah masukan.

3.1 Peta Karnaugh Untuk Dua Peubah Peta Karnaugh menggambarkan harga/keadaan suatu fungsi untuk setiap kombinasi masukan yang mungkin dibentuk. Jadi sebenarnya, peta Karnaugh memetakan tabel kebenaran dalam kotak-kotak segi empat yang jumlahnya ter-gan-tung dari jumlah peubah (variabel) masukan. Untuk fungsi dengan 2 peubah, peta Karnaugh akan terdiri atas 22 = 4 kotak, untuk 3 peubah petanya akan terdiri atas 23 = 8 kotak dan seterusnya untuk n peubah petanya akan terdiri atas 2n kotak. Setiap kotak berisi 0 atau 1 yang menunjukkan keadaan fungsi untuk kombinasi masukan yang diwakili kotak bersangkutan. Untuk fungsi dengan 2 peubah peta Karnaugh disusun seperti yang ditunjuk-kan dalam Gambar 3.1. Untuk penamaan seperti pada Gambar 3.1(a), kolom dalam peta mewakili peubah A sedangkan barisnya mewakili peubah B. Dalam Gambar 3.1(b), kolom mewakili harga B sedangkan baris mewakili harga A.

B

(a)

A

0

1

AB

0

1

0

0

0

0

0

0

1

1

1

1

1

1

(b)

Gambar 3.1. Peta Karnaugh untuk 2 peubah.

Harga yang akan diisikan dalam kolom 0 baris 0 menunjukkan harga fungsi untuk kombinasi A= 0 dan B= 0. Untuk file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab03.htm (1 of 15)5/8/2007 2:45:56 PM

3

gambar (a), kolom 1 baris 0 menunjuk-kan harga fungsi untuk kombinasi masukan A = 1 dan B = 0. Sebagai contoh, dalam Gambar 3.2 ditunjukkan peta untuk f = A B + A B.

A

B

f

0 0 1 1

0 1 0 1

1 0 1 0

A B

0

1

0

1

1

A B =1

1

0

0

AB =1

Gambar 3.2. Peta Karnaugh untuk fungsi f = AB + AB

Setiap kotak diisi sesuai dengan harga yang sesuai dengan harga yang diperoleh dari tabel kebenarannya. Perhatikan bahwa kolom 0 baris 1 yang sesuai dengan harga fungsi untuk sukumin AB (A=0, B=1) diisi dengan 0 karena untuk kombinasi masukan ini, f=0. Untuk A=1 dan B=0, f=1 se-hingga kolom 1 baris 0 diisi 1. Kotak-kotak lain diisi sesuai dengan harga fungsi f. Tampak bahwa peng-isian peta Karnaugh semata-mata memindah-kan tabel kebenaran untuk f ke dalam kotak-kotak dalam peta. Biasanya hanya harga 1 yang diisikan ke dalam peta se-dangkan harga 0 dibiarkan saja kosong. Dengan perjanjian seperti ini, maka setiap kotak yang kosong sudah diartikan sebagai 0. Ini sebenarnya hanyalah mengurangi kesan sesak pada peta itu dan kalaupun diisi tidaklah mengubah artinya. Tetapi bila kita mau mencari bentuk minimum daripada fungsi dalam bentuk perkalian dari pada jumlah, artinya mengekspansikannya ke sukumax, dimana kita tertarik hanya pada harga 0 fungsi, maka sebaiknya hanya harga-harga 0 yang kita isikan ke dalam peta. Sekarang perhatikan bentuk sukumin yang diwakili oleh kotak-kotak yang berisi 1 dalam Gambar 3.2 di atas. Dapat dilihat bahwa perjumlahan-nya, yaitu f = A B + A B, yang dapat juga diperoleh dari tabel kebenaran, sebenarnya dapat dise-derhanakan menjadi: f = (A + A) B = B Dari peta Karnaugh, ini dapat dilihat dengan mudah karena kotak yang berisi 1 yang berdekatan harganya dapat dinyatakan dengan 00 dan 10. Dari kedua kode ini, kelihatan bahwa pada posisi pertama terjadi per-ubahan dari 0 ke 1 sedangkan pada posisi kedua tetap/sama dengan 0. Karena posisi pertama mewakili A dan kedua mewakili B, maka peubah A akan hilang dari sukuminnya, dan karena harga posisi kedua yang sesuai dengan B harganya 0, maka B akan muncul dalam ben-tuk komplemennya sehingga kita peroleh f = B. Dalam hal ini kotak 00 (AB) ber-gabung dengan kotak 10 (AB) membentuk faktor gabungan f = x0 = B .

3.2 Peta Karnaugh Untuk 3 Peubah Untuk 3 peubah dapat dibentuk 23 = 8 macam kombinasi. Ini berarti bahwa untuk memetakan harga fungsi dengan tiga peubah dalam peta Karnaugh dibu-tuhkan 8 kotak. Peta dengan 8 kotak ini dapat digambarkan mendatar atau tegak dan pemberian nama peubahpun dapat dimulai dari kolom maupun baris. Yang harus dipegang adalah bahwa penentuan harga desimal dari kode biner setiap su-kumin harus tetap sesuai urutan pemberian nama peubah itu dalam peta. Pada Gambar 3.3 ditunjukkan beberapa ke-mungkinan bentuk peta Karnaugh untuk fungsi 3 peubah A, B, dan C. Kalau dalam peta dengan dua peubah hanya 1 peubah yang diwakili tiap baris dan kolom, maka untuk 3 peubah, setiap kolom (baris) menun-jukkan 2 peubah dan baris (kolom) menunjukkan 1 peubah. Untuk menen-tukan harga file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab03.htm (2 of 15)5/8/2007 2:45:56 PM

3

setiap peubah untuk setiap kotak, maka harus dipegang bahwa setiap dua kotak yang berdekatan hanya satu peubah yang boleh berbeda keadaan. Perhatikan penomor-an kolom pada Gambar 3.3(a) dan (b) dan penomoran baris pada Gambar 3.3(c) dan (d). Ini harus dipenuhi agar dua kotak yang berdekatan dapat bergabung. Setiap dua kotak yang bergabung maka satu peubah hilang dari sukumin gabungannya dan bila 4 kotak ber-gabung maka 2 peubah akan hilang dari suku-min gabungannya.

AB C

BC A 00

01

11

10

0

m0

m2

m6

m4

1

m1

m3

m7

m5

(a) A BC C 00

0 m0

1 m4

01

m1

11 10

00

01

11

10

0

m0

m1

m3

m2

1

m4

m5

m7

m6

(b) C AB 00

0 m0

1 m1

m5

01

m2

m3

m3

m7

11

m6

m7

m2

m6

10

m4

m5

(c)

(d)

Gambar 3.3. Bentuk peta Karnaugh untuk fungsi dengan 3 peubah.

Secara umum, n peubah akan hilang dari sukumin gabungannya bila 2n kotak bergabung. Untuk tiga peubah, bila 8 ( 23 ) kotak bergabung, maka 3 peubah akan hilang dari sukumin gabungannya dan ini terjadi bila semua kotak terisi 1 yang berarti bahwa untuk semua kombinasi masukan, f= 1. Dalam Gambar 3.3, setiap kotak ditandai dengan nomor sukuminnya, mi, untuk i= 0,1,2, .., 7. Ini perlu diingat untuk mempermudah pengisian peta bila fungsi yang akan disederhanakan diberikan dalam bentuk perjum-lahan nomor sukumin (Σ mi). Sebagai contoh, untuk menyederhanakan fungsi: f = Σ m (0,1,2,4,6) fungsi ini digambarkan pada peta Karnaugh seperti ditunjukkan pada Gam-bar 3.4. Suku-suku yang dapat bergabung dilingkari dalam gambar. Perta-ma-tama, perhatikan penggabungan yang diberi tanda I pada gambar. Untuk semua suku dalam penggabungan ini harga C tetap 0. Tetapi harga A dan B ada 0 dan ada 1. Ini berarti bahwa A dan B akan hilang dari sukumin gabungan, tinggal C yang ber-harga 0. Jadi, fI = C. AB C

00

01

11

10


3

0

1

1

1

1

1

1

I=C

II = AB Gambar 3.4. Peta Kanaugh untuk f = m0+ m1+ m2+ m4+ m6 Penggabungan II, mempunyai harga C yang 0 maupun 1 sedangkan harga A dan B tetap 0. Jadi C akan hilang dari sukumin dan karena AB= 00, maka fII = AB. Persamaan Boole fungsi yang dicari menjadi: f = fI + fII = A B + C Perhatikan bahwa gabungan I dan II saling timpa (overlap) pada kotak m0. Ini sama saja dengan menambahkan ABC ke persamaannya yang tidak mengubah arti persamaan sebab persamaan itu sendiri mempunyai suku ABC. (Ingat: X +X=X). Juga perhatikan bahwa kotak-kotak yang berisi 0 dibiarkan saja kosong Kalau kita perhatikan dengan seksama, kolom paling kanan dan kolom paling kiri pada peta Gambar 3.4 di atas juga berbeda hanya 1 peubah, yaitu A=0 pada kolom paling kiri dan A=1 pada kolom paling kanan. Jadi, kolom-kolom paling luar pada peta Karnaugh juga dapat di-pandang berdekatan dan karena itu dapat di-gabung. Sebagai contoh lagi, pada Gambar 3.5 dipetakan fungsi: f = m1 + m2 + m5 + m6.

C

00 0

01

AB 11 10

1

1

1

BC

1 1

BC

Gambar 3.5. Contoh penggabungan kotak-kotak pada kolom terluar. Dengan penggabungan seperti yang ditunjukkan pada gambar maka diper-oleh fungsi minimum sebagai berikut : f=BC+BC = B

C

(EXOR)

3.3 Peta Karnaugh untuk 4 Peubah Untuk 4 peubah dibutuhkan peta Karnaugh dengan 16 kotak dalam susunan 4 x 4 kotak. Kalau keempat peubah tersebut disebut dengan nama A, B, C, dan D, maka kolom dapat dipakai untuk menyatakan harga/ keadaan A dan B sedangkan baris menyatakan harga C dan D atau kolom menyatakan C dan D dan baris menyatakan A dan B. Bagaimanapun juga, aturan bahwa 2 kotak yang berdekatan hanya berbeda satu peubah harus tetap dipegang. Urutan penomoran serupa dengan yang dilakukan pada peta untuk 3 peubah di depan, seperti yang ditunjuk-kan juga pada Gambar 3.6(a). Perlu diperhatikan bahwa kolom paling pinggir ka-nan dan kiri, begitu juga baris paling atas dan paling bawah, adalah berdekatan se-hingga dapat bergabung. Sebagai contoh, pada Gambar 3.6(b) ditunjukkan penyederhanan fungsi: file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab03.htm (4 of 15)5/8/2007 2:45:56 PM

3

f = Σ m (0,2,8,10,12,14). AB CD 00 01 11 10

AB 00 0 1 3 2

01 4 5 7 6

11 12 13 15 14

10 8 9 11 10

CD 00 01 11 10

00 1

01

1

11 1

10 1

1

1

Gambar 3.6. Peta untuk f = Σ m (0,2,8,10,12,14 )

Dengan melakukan penggabungan seperti yang ditunjukkan pada Gambar 3.6 (b), yaitu penggabungan sukumin (0,2,8,10) dan (8,10,12,14), maka fungsi mini-mum hasil penggabungan adalah: f=BD +AD Perhatikanlah penggabungan kotak-kotak pada baris bawah dan atas serta penggabungan kotak-kotak di sudut. 3.4 Peta Karnaugh Untuk 5 dan 6 Peubah Untuk 5 peubah dibutuhkan 32 kotak dan ini dapat disusun baik dalam bentuk yang ditunjukkan pada Gambar 3.7 (a) maupun dalam bentuk se-perti pada Gam-bar 37(b). Angka-angka di dalam setiap kotak dalam pada Gambar 3.7 menunjuk-kan nomor sukumin yang diwakili kotak bersangkut-an. BC DE

A=0 00

01

11

BC 10

A=1 DE

00

01

11

10

00

0

4

12

8

00

16

20

28

24

01

1

5

13

9

01

17

21

29

25

11

3

7

15

11

11

19

23

31

27

10

2

6

14

10

10

18

22

30

26

00000 - 01111

10000 - 11111 (a)

ABC DE

011

010

110

111

101

100

00

000 0

001 4

12

8

24

28

20

16

01

1

5

13

9

25

29

21

17

11

3

7

15

11

27

31

23

19

10

2

6

14

10

26

30

22

18

(b) file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab03.htm (5 of 15)5/8/2007 2:45:56 PM

3

Gambar 3.7. Bentuk Peta Karnaugh untuk 5 peubah Pada Gambar 3.7(a), keadaan (harga) peubah B, C, D, dan E pada peta di bagian kanan merupakan duplikat dari yang di kiri (dengan A ber-beda). Bila bagian kanan dan kiri saling ditumpangkan satu di atas yang lain, maka selain pengga-bungan antar kotak pada satu bagian yang sama, kotak di bagian atas dapat berga-bung dengan kotak bagian bawah yang berada di bawahnya. Pada Gambar 3.7(b), penggabungan dapat dilakukan atas kotak-kotak berde-katan seperti pada peta untuk 4 peubah di bagian depan. Contoh: Untuk menyederhanakan fungsi f= Σm(0,7,8,15,16,23,24), pada Gambar 3.8 ditunjukkan peta Karnaugh fungsi tersebut dalam 2 bentuk. Kedua peta tersebut menghasilkan fungsi minimum yang sama, yaitu : f= CDE + ACDE+BCDE (0,8,16,24) (7,15) (7,23) Perhatikan penggabungan sukumin 7 dan 23 pada Gambar 3.8 (a) yang ber-ada pada bagian peta yang terpisah.

BC DE

A=0 00

00

01

BC 10

11

1

A=1 DE

00

00

1

01

01

11

10

1

1

01

11

1

1

11

10

1

10

00000 - 01111

10000 - 11111 (a)

ABC DE 00

000

001

011

1

010

110

1

1

111

101

100 1

01 11

1

1

1

10

(b) Gambar 3.8. Peta Karnaugh untuk fungsi f = Σ m (0,7,8,15,16,23,24)

Untuk fungsi-fungsi dengan 6 peubah, peta Karnaugh yang membu-tuhkan 64 kotak dapat disusun seperti yang ditunjukkan pada Gambar 3.9 (a) atau (b). Pada susunan Gambar 3.9 (a), seperempat bagian kanan atas dapat bergabung dengan seperempat bagian kiri atas atau seperempat bagian kanan bawah. Seper-empat bagian kiri bawah dapat bergabung dengan seperempat bagian kanan bawah atau seperempat bagian kiri atas. Pengga-bungan itu dapat dilihat lebih mudah dengan memperhatikan kode-kode biner untuk masing-masing kotak. Pada peta-peta dengan susunan pada Gambar 3.9 (b), penggabungan dilaku-kan tepat sama dengan cara file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab03.htm (6 of 15)5/8/2007 2:45:56 PM

3

penggabungan pada peta untuk 4 peubah sebab semua kotak yang berdekatan secara kode, digambarkan berdekatan juga pada peta. Se-bagai contoh, kita akan meminimumkan fungsi: f = Σ m (0,4,10,11,18,21,22,23,26,27,29,30,31,32,36,50,53,54,55,58,61,62,63)

CD EF

A=0 00

CD 10

A=1 EF

00

01

11

10

12

8

00

32

36

44

40

5

13

9

01

33

37

45

41

3

7

15

11

11

35

39

47

43

2

6

14

10

10

34

38

46

42

01

00

0

4

01

1

11 10

11

000000 – 001111 CD

100000 – 101111

A=0 00

01

11

CD 10

00

16

20

28

24

01

17

21

29

11

19

23

10

18

22

EF

A=1 EF

00

01

11

10

00

48

52

60

56

25

01

49

53

61

57

31

27

11

51

55

63

59

30

26

10

50

54

62

58

B= 1 B= 0

010000 - 011111

110000 - 111111

(a) peta 6-peubah sebagai kotak 4 x 4 x 4 ABC DEF

011

010

110

111

101

100

000

000 0

001 8

24

8

48

56

40

32

001

1

9

25

9

49

57

41

33

011

3

11

27

11

51

59

43

35

010

2

10

26

10

50

58

42

34

110

6

14

30

22

54

62

46

38

111

7

15

31

23

55

63

47

39

101

5

13

28

21

53

61

45

37

100

8

12

28

20

52

60

44

36

(b) peta 6-peubah sebagai kotak 1 x 8 x 8


3

Gambar 3.9. Peta Karnaugh untuk 6 peubah Fungsi ini dapat dipetakan seperti pada Gambar 3.10 (a) maupun seperti pada Gambar 3.10 (b).

CD EF B= 0

A=0 00

CD 01

1

1

11

A=1 EF

10

00

00

I

1

01

11

1

10 I

00 01

01

11

1

10

1

CD

A=0 00

EF

01

11

II

11 10

CD 10

A=1 EF

00

00

01

11

1

1

1

1

1

1

10

00

B= 1

1

1

01

1

1

1

II

11

1

1

1

IV

10

III

01 11 10

1

(a) peta 6-peubah sebagai kotak 4 x 4 x 4


1

IV 1

3

ABC DEF 000

000

001

1

011

010

110

111

101

I

1

001

I

011

1

1

II

1

1

1

1

1

110

1

1

1

1

111

1

1

1

1

101

1

1

1

1

010

100

100

1

I

IV

III I 1

(b) peta 6-peubah sebagai kotak 1 x 8 x 8 Gambar 3.10. Peta Karnaugh untuk fungsi: f = Σ m(0,4,10,11,18,21,22,23,26,27,29,30,31,32,36,50, 53,54,55,58,61,62,63) Dengan penggabungan seperti yang ditun-jukkan pada gambar ini, kita akan memperoleh fungsi minimum : f= BCEF+ACDE+BDF+BEF (I) (II) (III) (IV) Perhatikan bahwa dalam susunan (b), walaupum kelihatannya ada 16 kotak yang berdekatan, yaitu kelompok III dan IV, tetapi mereka tidak dapat digabung sekaligus, tetapi hanya dapat digabung menjadi dua kelom-pok yang menghasilkan BDF dan BEF- yang jelas tak dapat bergabung. Ketidak-mungkinan penggabung-an ke 16 kotak itu lebih jelas kelihatan pada susunan (a). Juga perhatikan bahwa bila baris ke 5 dan 6 (baris 101 dan 110) pada susunan (b) digabung, fungsi mini-mum yang akan diperoleh akan semakin komplek dan bukan lagi minimum. 3.5 Peta Karnaugh untuk Sukumax Peta Karnaugh yang diuraikan di bagian depan semua untuk fungsi yang dinyatakan dalam bentuk jumlah-perkalian (ekspansi ke sukumin). Jadi, kalau fungsi yang akan disederhanakan diberikan dalam bentuk perkalian-jumlah (ekspansi ke sukumax) dan cara di depan yang akan dipergunakan, maka fungsi itu harus diubah ke bentuk jumlahperkalian. Tetapi penyederhanaan fungsi dalam bentuk perkalian-jumlah itu dapat juga dilakukan secara langsung. Karena untuk ekspansi ke sukumax kita hanya memperhatikan kom-binasi masukan yang membuat keluarannya berharga 0, maka untuk peme-taan juga se-baiknya hanya kotak-kotak yang seharusnya berisi 0 lah yang diisi sedangkan yang berisi 1 dibiarkan saja kosong. Penggabungan dilaku-kan seperti pada penggabung-an sukumin, tetapi hasilnya juga akan berben-tuk sukumax.

Contoh : Perhatikanlah fungsi f = Σ m (0,2,8,10,12,14) yang telah disederhana-kan dalam sub-bab 3.3 di depan. Mengingat bahwa setiap suku yang tak muncul dalam fungsi jumlah-perkalian merupakan anggota daripada fungsi perkalianjumlah, maka fungsi ini dapat diekspansikan ke sukumax men-jadi: g = π M(1,3,4,5,6,7,9, 11,13, 15) yang dapat dipetakan seperti pada Gambar 3.11. Penggabungan seperti yang ditunjukkan pada Gambar 3.11 menyeder-hana-kan fungsi menjadi:


3

g= (A+B )(D ) Kalau kita bandingkan dengan hasil penyederhanaan yang dilaksana-kan dengan ekspansi ke sukumin di sub-bab 3.3, kelihatan bahwa hasil ini tepat sama dengan yang diperoleh pada sub 3.3 di depan, yaitu B D + AD. Perhatikan bahwa suku AB= 01 dinyatakan dengan (A+B) yang dalam pe-nye-derhanaan dalam sukumin dinyatakan dengan A B. AB CD

00

01

00

11

10

0

01

0

0

0

0

11

0

0

0

0

10

II= D

0 I= A + B

Gambar 3.11. Peta Karnaugh untuk fungsi: g = π M(1,3,4,5,6,7,9,11,13,15)

3.6 Penilikan Kesamaan dengan Peta Karnaugh Untuk fungsi-fungsi Boole dengan cacah peubah yang kurang dari 7, ke-samaan dua fungsi dapat diteliti dengan mudah pada peta Karnaugh. Hal ini di-lakukan dengan menggambarkan peta masing-masing fungsi. Dua fungsi sama hanya bila susunan petanya sama. Ada kalanya pernyataan fungsi itu berbeda hanya karena penggabungan suku-sukunya yang tidak sama. Contoh 1. Tiliklah kesamaan: (A+B) (A+C) (B+D ) (C+D ) = AD + BC Tentunya secara aljabar juga dapat dibuktikan persamaan di atas. Tetapi pe-metaan fungsi dalam peta Karnaugh akan lebih sederhana. Pada Gambar 3.12 (a) dipetakan sukumax di ruas kiri dan pada Gambar 3.12 (b) dipetakan sukumin di ruas kanan. Terlihat bahwa elemen/kotak yang kosong pada gambar (a) diisi 1 pada gambar (b). Jadi, jelas bahwa kedua peta identik dan berarti ruas kiri dan ruas kanan persamaan di atas sama. Perhatikan bahwa walaupun kedua ruas dalam persamaan di atas sama, reali-sasinya membutuhkan cacah gerbang yang berbeda. Ruas kiri yang akan memben-tuk rangkaian kombinasi OR-AND membutuhkan 4 OR 2-masukan dan 1 AND 4-masukan sedangkan ruas kanan yang membentuk rangkaian AND-OR membu-tuhkan hanya 2 AND 2masukan dan 1 OR 2-masukan. AB

AB

CD

00

00

0

01

0

01

11

10

CD B+ D 0

BC

00

01

11

10

00

1

1

01

1

1


1

3

11 10

0

0

0

0

0

A+B

0

C+D

11

10

1

A+ C

AD

(a)

(b)

1

Gambar 3.12. Peta untuk contoh 1.

Contoh 2. Buktikanlah kesamaan: AB + AC + BC = AB + AC Pada Gambar 3.13(a) dipetakan sukumin-sukumin yang penggabungannya akan menghasilkan fungsi ruas kiri persamaan diatas dan pada Gambar 3.13(b) digambarkan ruas kanannya. Dari gambar tampak bahwa ruas kiri dan kanan mempunyai sukumin yang sama dan hanya berbeda dalam hal penggabungan. Jelaslah bahwa ruas kiri dan ruas kanan memang sama. AB CD

00

01

AB CD

11 10

00

01

11

10

00

1

00

01

1

01

11

1

1

1

11

1

1

1

10

1

1

1

10

1

1

1

AB BC AC (a)

1 1

AB

AC (b)

Gambar 3.13. Peta untuk contoh 2.

3.7 Fungsi dengan Keluaran Ganda Dalam pembahasan sebelumnya kita hanya membicarakan rangkaian-rang-kaian dengan hanya satu keluaran untuk peubah masukan ganda. Tetapi dalam praktek, banyak rangkaian digital yang menghasilkan keluaran ganda dari himpun-an masukan yang sama (MIMO, Multiple Input Multiple Output). Dalam hal ini, minimisasi harus dilakukan untuk rangkaian secara keseluruhan karena mini-misasi masing-masing fungsi (keluaran) belum tentu menghasilkan rangkaian yang minimum. Bilamana dalam lebih dari satu fungsi dapat dilakukan pengga-bungan beberapa sukumin yang sama, maka satu gerbang yang merealisasikan hasil peng-gabungan tersebut dapat digunakan pada lebih dari satu realisasi fungsi. Pada umumnya, penggabungan demikian menghasilkan rangkaian keseluruhan yang lebih murah. Misalkan kita hendak meminimumkan realisasi rangkaian dengan 3 fungsi keluaran berikut ini: f = Σ m (0,2,9,10) + Σ d (1,8,13) f = Σ m (1,3,5,13) + Σ d (0,7,9) f = Σ m (2,8,10,11,13) + Σ d (3,9,15) file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab03.htm (11 of 15)5/8/2007 2:45:56 PM

3

Kalau kita minimumkan masing-masing fungsi, kita akan memilih pengga-bungan seperti yang ditunjukkan pada Gambar 3.14 (a) yang memberikan fungsi minimum sebagai berikut: f1 = B C + B D f2 = A D + C D f3 = A B + A D + B C Realisasi fungsi-fungsi ini secara terpisah membutuhkan 10 gerbang dengan 21 masukan, yaitu 7 AND 2 masukan, 2 OR 2-masukan dan 1 OR 3-masukan. Kita perlu menilik apakah ini sudah merupakan kebutuhan minimum untuk rangkaian seraca keseluruhan. Bila kita perhatikan, ketiga fungsi f1, f2 dan f3 mengandung dua suku yang dapat bergabung, yaitu suku nomor 9 dan 13, sebagai sukumin penyusun atau se-bagai suku abaikan. Penggabungan kedua suku ini menghasilkan sukumin ACD yang direalisasikan dengan 1 gerbang AND 3-masukan yang dapat dimanfaatkan di ketiga realisasi fungsi sehingga kita dapat memperoleh penghematan. Dengan penggabungan seperti pada Gambar 3.14(b) akan diperoleh fungsi berikut: f1 = B D + A CD f2 = A D + A C D f3 = A B + A C D + B C AB CD 00

01

00

1

01

x

11

10 x

11 10

1

1

AB CD

00

01

11

x

00

x

1

01

1

11

1

x

10

00

01

11

10

00 1

10

f1 = B C + B D

AB CD

10

f2 = A D + C D

1

1

x

01

11

x

1 x

1

x

1

1

f3 = A B + A D + B C

(a) AB CD

AB 00

01

11

10

00

1

x

01

x

x

11 10

CD

00 00

1 11

1

f1 = B D + A C D

1

AB 01

11

10 CD

x 01

1

1

x

10

f2 = A D + A C D

00

01

11

00 1

1

10 1

x

01

11

x

10

1

f3 = AB + AC D + B C

(b)


1 x

1 1

x

3

Gambar 3.14. Peta Karnaugh contoh keluaran ganda Dengan realisasi ini akan dibutuhkan hanya 8 gerbang dengan 18 masukan, yaitu 4 AND 2-masukan, 1 AND 3masukan, 2 OR 2-masukan dan 1 OR 3-ma-sukan (coba hitung dengan menggambarkan rangkaiannya). Perhatikan bahwa realisasi ini minimum untuk rangkaian secara keseluruhan walaupun masing-masing fungsi tidak diminimumkan. Dalam penyederhanaan fungsi keluaran ganda kita tidak mulai dengan peng-gabungan sukumin sebanyak-banyaknya untuk setiap fungsi, tetapi kita harus mulai dengan penggabungan sukumin penyusun yang muncul di satu fungsi tetapi tidak muncul di fungsi-fungsi lain. Penggabungan untuk sukumin ini tidak dibuat dengan sebanyak mungkin dalam peta setiap fungsi tetapi sebanyak mung-kin yang dapat dilakukan dalam sebanyak mungkin fungsi. Perhatikan penyusun ACD yang sebenarnya dapat membentuk gabungan yang lebih besar untuk menghasilkan penyusun C D dalam fungsi f2.

3.8 Soal Latihan 1. Tentukanlah pernyataan yang paling sederhana untuk untuk fungsi f yang tabel kebenarannya ditunjukkan berikut ini. f

v w x y

f

0 0 0

1

0 0 0 0

1

0 0 1

0

0 0 0 1

0

0 1 0

1

0 0 1 0

1

0 1 1

1

0 0 1 1

0

1 0 0

1

0 1 0 0

0

1 0 1

0

0 1 0 1

x

1 1 0

0

0 1 1 0

0

1 1 1

1

0 1 1 1

x

1 0 0 0

1

1 0 0 1

1

1 0 1 0

1

1 0 1 1

1

1 1 0 0

0

1 1 0 1

1

1 1 1 0

0

1 1 1 1

x

A B C

x= don’t care

2. Tentukanlah pernyataan yang paling sederhana untuk untuk fungsi yang digambarkan dalam peta Karnaugh berikut ini: AB

AB

CD

00

00

1

1

00

0

0

1

1

01

0

0

01

01

11

10

CD

00

01

11

10


0

3

11

1

10

1

1 1

11 1

10

0

(dalam bentuk perkalian/ sukumin)

0

0

(dalam bentuk perkalian jumlah/ sukumax)

3. Dengan menggunakan peta Karnaugh, sederhanakanlah fungsi-fungsi: a. f(a,b,c) = Σ m (0,2,3,4,7) b. f(p,q,r,s) = Σ m (0,1,2,4,6,7,8,9,13,15) c. f(A,B,C,D)= Σ m(0,3,4,5,6,7,8,9,12,13,14,16,21,23,24,29,31) 4. Sederhanakanlah fungsi dalam bentuk jumlah perkalian f(A,B,C,D) = π M (0,1,2,4,6,7,8,9,13,15) dengan menggunakan peta Karnaugh. 5. Dengan menggunakan peta Karnaugh, sederhanakan fungsi f(a,b,c) = Σ m (1,3,4,5) + Σ d (6,7) f(p,q,r) = π M (0,2) + Σ d (6,7)

f(A,B,C,D) = Σ m (2,4,6,10) + Σ d (1,3,5,7,8,12,13) dengan d adalah suku abaikan (don't care) 6. Nyatakanlah fungsi berikut dalam bentuk ekspansi sukumin dan ekspansi sukumax yang lengkap: f=a b +a c +cd +bcd Tentukan fungsi minimum dari komplemen f (F= f ) dalam bentuk jumlah-perkalian. [Saran: gunakan ekspansi sukumax). 7. Dengan peta Karnaugh, buktikan kebenaran teorema konsensus dalam Tabel 2.2. 8. Dengan menggunakan peta Karnaugh, buktikanlah kesamaan: AB + AD + ACD + ABC = BD + AD + ACD + ABC 9. Dengan menggunakan peta Karnaugh, buktikanlah kesamaan: (A+B+D) (A+B+D) (A+C+D) (A+C) (B+C+D)= ACD + ACD + BCD

10. Gambarkanlah rangkaian paling sederhana untuk rangkaian logika yang sekali-gus merealisasikan fungsifungsi berikut ini (keluaran ganda):


3

f0 (a,b,c) = Σ m (0,1,2,5,6,7) f1 (a,b,c) = Σ m (1,2,5,6) f2 (a,b,c) = Σ m (2,3,6,7) 11. Keluaran suatu rangkaian digital, selain ditentukan oleh keadaan 3 masukan juga dikendalikan oleh 2 sinyal kendali. Keluaran akan berkeadaan 1 bila salah satu kendali (tetapi tidak keduanya) berkeadaan 1 dan ada 2 (atau ketiga) masukan berkeadaan 1. Di luar kombinasi masukan dan kendali tersebut, keluaran akan berkeadaan 0. Tentukanlah pernyataan paling sederhana untuk fungsi digital tersebut dengan menggunakan peta Karnaugh. Mulailah dengan membuat tabel kebenarannya.


4

4 TABULASI QUINE-McCLUSKEY Untuk fungsi-fungsi dengan cacah peubah yang lebih besar dari 6, terlebih un-tuk sistem dengan keluaran ganda (MIMO, Multiple Input Multiple Output) di mana beberapa keluaran harus disederhanakan secara serentak, pemakaian peta Karnaugh menjadi sangat sulit. Disamping itu, bila suatu kotak dalam peta Karnaugh mempu-nyai kemungkinan penggabungan dengan beberapa kotak ber-dekatan, sering kita tak dapat segera menentukan penggabungan mana yang ter-baik. Kesulitan-ke-sulitan ini dapat diatasi oleh metoda tabulasi yang diajukan oleh Quine dan disem-purnakan oleh McCluskey, dan karena itu disebut metoda Quine-McCluskey. Walaupun metoda tabulasi sedikit membosankan bila dilakukan dengan tangan (manual), tetapi penyederhanaan metoda ini sangat sistematis dan cocok untuk penyederhanaan dengan memakai komputer digital. Tidak ada batasan untuk jumlah peubah dan juga dapat dipakai untuk sistem dengan keluaran ganda. Tetapi fungsi yang akan disederhanakan dengan metoda tabulasi haruslah dalam bentuk jumlah perkalian. Bila fungsi itu masih dalam bentuk perkalian-jumlah, maka terlebih da-hulu harus diubah ke bentuk jumlah-perkalian.

4.1 Pengertian Penyusun Utama Dalam bab sebelumnya telah dijelaskan bahwa fungsi Boole dapat dinyataan dalam dua bentuk, yaitu jumlahperkalian atau perkalian-jumlah. Dalam pernyata-an dalam bentuk perkalian-jumlah, fungsi itu akan berharga 0 bila salah satu suku-jum-lah (sukumax) yang membentuk fungsi itu berharga 0. Dalam pernyataan dalam ben-tuk jumlahperkalian, fungsi itu akan berharga 1 bila setiap salah satu suku-perkalian (sukumin) yang membentuk fungsi itu berharga 1. Pada umumnya, fungsi Boole merupakan fungsi daripada suku-suku yang membuat fungsi itu ber-harga 1. Setiap suku dalam suatu fungsi yang bila berharga 1 akan membuat fungsi itu ber-harga 1, untuk semua kombinasi peubah yang mungkin, disebut "suku penyusun" (implicant). Jadi, setiap sukumin yang menyusun fungsi dalam bentuk jumlah-perkalian meru-pakan suku penyusun fungsi itu. Sebagaimana juga telah ditunjukkan dalam bab sebelumnya, beberapa suku-min dapat bergabung membentuk suku baru yang lebih sederhana yang terdiri atas literal yang lebih sedikit. Suku-suku penyusun yang tidak dapat lagi disederhana-kan, arti-nya cacah literalnya tak dapat lagi dikurangi tanpa kehilangan fungsinya sebagai suku penyusun bersangkutan, disebut sebagai "penyusun utama" (prime implicant). Jadi, walaupun setiap sukumin dalam fungsi perkalian-jumlah meru-pakan penyusun, pada umumnya tidak semuanya menjadi penyusun utama fungsi itu. Misalnya, fungsi f= ABC + ABC = BC mempunyai suku penyusun ABC dan ABC. Tetapi kedua suku penyusun ini bukanlah penyusun utama sebab literal A dan A dapat dihilangkan dengan penggabungan kedua penyusun yang menghasil-kan BC yang juga suku penyusun. Tetapi BC adalah penyusun utama (prime im-plicant) sebab tak ada literalnya yang dapat dihilangkan dan masih menghasilkan penyusun baru. Penyederhanaan fungsi Boole dengan metoda tabulasi Quine-McCluskey pada dasarnya mencari semua penyusun utama fungsi bersangkutan dengan peng-ga-bung-an penyusun secara bertahap. Dalam kebanyakan kasus, tidak semua penyusun utama harus diikut-sertakan dalam realisasi fungsi. Tetapi ada penyusun utama yang harus disertakan dalam realisasi karena tanpa menyertakannya akan ada penyusun (sukumin) yang tidak dicakup/diliput dalam realisasinya. Penyusun utama demikian disebut "penyusun utama inti (essential prime implicant). Reali-sasi dengan men-cakup hanya penyusun utama inti tidak selamanya mencakup semua sukumin yang dicakup oleh fungsi yang disederhanakan. Sukumin yang yang tidak dicakup oleh penyusun utama inti harus diambil dari penyusun utama yang bukan inti. Jadi, pe-nyederhanaan metoda Quine-McCluskey ini terdiri atas dua langkah utama yang berurut, yaitu :


4

1. Penentuan penyusun utama dan 2. Pemilihan penyusun minimum Kedua langkah ini akan diuraikan dengan contoh-contoh dalam sub-bab berikut ini.

4.2 Penentuan Penyusun Utama Langkah pertama dalam penyederhanaan dengan metode Quine-McCluskey adalah penentuan penyusun utama dari sukumin (penyusun) fungsi yang diseder-ha-nakan. Penentuan penyusun utama diawali dengan mengelompokkan semua penyusun fungsi itu berdasarkan cacah bit 1 yang ada pada setiap penyusun dan mengurutkan kelompok demi kelompok mulai dari kelompok terendah (kelompok dengan cacah bit 1 paling sedikit) sampai dengan kelompok tertinggi (kelompok dengan cacah bit 1 paling banyak). Kita dapat memberi nomor bagi setiap kelom-pok berdasarkan cacah bit 1 yang dikandung setiap penyusun dalam kelompok bersang-kutan, misalnya, kelompok 0 untuk kelompok yang mengandung sukumin m0 yang mempunyai kode biner 000 dan tidak mempunyai bit 1 (cacah bit 1 ada-lah 0), kelompok 1 untuk kelompok yang mengandung sukumin m1 (0001), m2 (0010), m4 (0100), m8 (1000), dan seterusnya, yang mengandung satu bit 1, dan se-bagainya. Sesudah tersusun tabel kelompok, penggabungan antara dua penyusun sudah dapat dilakukan. Penggabungan hanya dilakukan antara satu penyusun dengan penyusun lain yang berada di kelompok yang lebih tinggi. Sudah diketahui bahwa dua suku penyusun dapat digabung untuk mengha-sil-kan penyusun baru yang lebih murah (lebih sedikit literalnya) bila hanya satu peubah yang berbeda, seperti yang telah ditunjukkan dalam contoh-contoh bab se-belumnya. Misalnya, m5 dan m13 dengan kode masing-masing 0101 dan 1101, dalam peubah A, B, C dan D dapat dituliskan sebagai ABCD dan ABCD. Dengan memakai rumus XY + XY = Y, maka fungsi jumlah-perkalian daripada m5 dan m13 dapat dituliskan: f = m5 + m13 = A B C D + A B C D = B C D yang dalam biner dapat ditulis sebagai: 0 1 0 1 + 1 1 0 1 = -1 0 1 dengan tanda "-" menunjukkan letak peubah yang dihilangkan dalam peng-ga-bung-an. Perhatikan bahwa setiap bit 1 pada posisi tertentu menunjukkan bahwa pada posisi bit tersebut ada literal dalam bentuk sebenarnya sedangkan bit 0 menunjukkan adanya literal dalam bentuk komplemen. Karena pada 1 posisi hanya ada 2 kemungkinan harga, 0 atau 1, maka 2 penyusun yang berada dalam satu kelompok (mempunyai cacah bit 1 yang sama) tidak mungkin bergabung. Selanjutnya, kalau selisih cacah bit 1 antara 2 penyusun lebih dari 1, selisih nomor kelompoknya lebih dari 1, maka peubah yang berbeda pada kedua penyusun itu juga akan lebih dari 1 sehingga keduanya tak mungkin ber-gabung. Jadi, penyusun dari satu kelompok hanya mungkin bergabung dengan penyusun dari kelompok dengan nomor (tingkat) yang lebih tinggi 1. Karena itu, penggabungan yang perlu dicoba dalam metoda tabulasi hanyalah antara penyusun-penyusun dari satu kelompok dengan kelompok yang lebih tinggi satu tingkat, yaitu kelompok dengan cacah bit 1 lebih banyak 1. Setiap penggabungan dua penyusun menghasilkan satu penyusun baru dengan literal yang berkurang satu, dan penyusun baru ini kita tabelkan secara berurut dalam kolom baru. Setiap penyusun yang sudah mengalami penggabung-an dalam kolom lama (sebelumya) diberi tanda cek (√) untuk menunjukkan penyusun tersebut telah bergabung, artinya sudah dicakup dalam penyusun yang baru, hasil penggabungan. Penyusun baru ini juga dikelompokkan. Satu kelompok dipisahkan dari kelompok berikutnya dengan garis pembatas yang jelas dan disu-sun berurut menurut urutan kedua kelompok pembentuk gabungan bersangkutan. Bila ada dua kelompok yang berurut tidak menghasilkan penggabungan, maka dalam kolom baru harus dibuatkan suatu kelompok kosong yang tidak mengan-dung penyusun gabungan. Pengelom-pok-an ini akan menentukan apakah penyu-sun dari satu kelompok dapat bergabung dengan file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab04.htm (2 of 12)5/8/2007 2:45:59 PM

4

penyusun di kelompok berikut-nya pada penggabungan kolom baru itu. Proses penentuan penyusun utama baru selesai bila dalam suatu kolom baru tidak ada lagi penyusun yang dapat berga-bung. Langkah-langkah penggabungan ini akan lebih diperjelas dengan contoh. Contoh. Untuk menyederhanakan fungsi f = Σ m(0,2,3,4,8,10,11,12,13,15) dengan me-toda tabulasi Quine-McCluskey, langkah pertama yang harus dilaksanakan adalah mengelompokkan semua sukumin berdasarkan cacah bit 1. Hasil penge-lom-pokan ini ditunjukkan dalam Tabel 4.1. Tabel 4.1 Pengelompokkan penyusun menurut bit cacah bit 1 fungsi f = Σ m (0,2,3,4,8,10,11,12,13,15) Nomor Sukumin

desimal 0 2 4 8 3 10 12 11 13 15

kelompok

biner (cacah bit 1) 0000 0 0010 1 0100 1000 0011 2 1010 1100 1011 3 1101 1111 4

Tabel 4.1 ini merupakan tabel awal sebelum penggabungan dan dinamakan kolom 0 dalam Tabel 4.2 yang menggambarkan langkah-langkah penentuan penyusun utama. Dalam kolom 0 ini dicari penyusun dalam kelompok 1 yang dapat bergabung dengan penyusun dalam kelompok 0. Satu-satunya penyusun dalam kelompok 0 adalah m0. Dapat dilihat bahwa bit-bit dalam m0 berbeda hanya satu bit dengan bit-bit yang ada dalam masing-masing sukumin dalam kelompok 1 m2, m4, dan m8 , sehingga mereka dapat bergabung berpasang-pasangan. Gabungan m0 dengan m2 menghasilkan penyusun 00-0, dengan m4 mengha-sil-kan penyusun 0-00, dengan m8 menghasilkan penyusun -000. Ketiga gabungan ini membentuk kelompok baru dalam kolom-1 Tabel 4.2 yang secara berturut-turut di-tulis sebagai: (0,2): 00-0, (0,4): 0-00, dan (0,8): -000. Sebagai tanda bahwa sukumin m0, m2, m4, dan m8 telah bergabung di kolom-1, di belakang masing-masing sukumin tersebut diberi tanda cek ( √ ). Perhatikan bahwa letak tanda "-" yang menunjukkan letak bit yang berbeda, juga menunjukkan letak literal yang Tabel 4.2 Penentuan penyusun utama fungsi f = Σ m(0,2,3,4,8,10,11,12,13,15) Kolom-0

Kolom-1

Kolom-2


4

0 2 4 8 3 10 12 11 13 15

0000 √ 0010 √ 0100 √ 1000 √ 0011 √ 1010 √ 1100 √ 1011 √ 1101 √ 1111 √

(0,2) 00-0 √ (0,4) 0-00 √ (0,8) -000 √ (2,3) 001- √ (2,10) -010 √ (4,12) -000 √ (8,10) 10-0 √ (8,12) 1-00 √ (3,11) -011 √ (10,11) 101- √ (a) (12,13) 110(b) (13,15) 11-1 (c) (11,15) 1-11

(d) (0,2,8,10) (e) (0,4,8,12) (0,8,2,10) (0,8,4,12) (f) (2,3,10,11) (2,10,3,11)

-0-0 --00 --00 --00 -01--01-

hilang dari penyusun, merupakan posisi dengan bobot bit yang sama dengan selisih nomor penyusun yang bergabung. Misalnya, gabungan m0 dan m8 yang selisih nomornya adalah 8-0= 8, akan mem-berikan tanda "-" di posisi bit-3 (ke4 dari kanan) yang mempunyai bobot 23 = 8. Dengan selesainya penggabungan kelompok 0 dengan kelompok 1 ini berarti juga telah selesai satu kelompok baru dalam kolom-1, dan karena itu perlu dibuat garis batas. Penggabungan dilanjutkan antara kelompok 1 dan kelompok 2, antara kelompok 2 dan kelompok 3, dan seterusnya, dengan cara yang sama. Penggabungan penyusun kolom-1 untuk membentuk kolompok 2 dilakukan dengan menggabungkan penyusun dalam suatu kelompok dengan kelompok berikut-nya yang mempunyai tanda "-" yang berada pada posisi yang sama dan berbeda hanya satu bit. Misalnya, gabungan (0,2) dapat bergabung hanya dengan gabungan (8,10) karena hanya gabungan ini dalam kelompok berikutnya yang mempunyai tanda "-" pada posisi yang sama dengan tanda "-" pada gabungan (0,2): 00-0 dan 10-0. Gabungan (0,2) tak dapat bergabung dengan gabungan (2,3) karena tanda "-" pada kedua gabungan terletak pada posisi yang berbeda: 00-0 dan 001-. Pengga-bungan antara gabungan (0,2) dan gabungan (8,10) direkam di kolom-2 se-bagai (0,2,8,10). Dengan cara yang sama, penggabungan yang lain dapat diperoleh. Perhatikan bahwa semua sukumin yang bergabung dalam kedua penyusun (0,8,2,10) dan (0,2,8,10) adalah sama, hanya berbeda urutan penggabungan saja. Jadi kedua penyusun juga sama. Karena itu salah satu dapat dibuang, ditandai dengan pencoretan penyusun yang dibuang dalam Tabel 4.2. Pada Tabel 4.2 dapat dilihat bahwa semua sukumin pada kolom-0 telah men-dapat tanda cek (√) yang berarti bahwa semua sukumin telah ikut bergabung dalam membentuk kolom-1. Dalam kolom-1 ada 3 penyusun yang belum mendapat tanda cek, yaitu suku (12,13), (13,15) dan (11,15), dan semua penyusun di kolom-2, yaitu (0,2,8,10), (0,4,8,12) dan (2,3,10,11) tak ada yang dapat bergabung lagi. Penyusun-penyusun ini merupakan penyusun dengan literal minimum yang dapat dibentuk dan merupakan Penyusun Utama (Prime Implicants). Untuk mem-permudah pembahasan berikutnya, semua penyusun utama ini diberi nama identi-fikasi, misalnya (a), (b), (c), (d), (e), dan (f), seperti ditunjukkan dalam tabel di atas. Dengan penyusun utama ini, maka dapat dibuat pernyataan fungsi sebagai: f=a+b+c+d+e+f = (12,13) + (13,15) + (11,15) + (0,2,8,10) + (0,4,8,12) + (2,3,10,11) = ABC + ABD + ACD + BD + CD + BC


4

Perhatikan bahgaimana memperoleh pernyataan literal untuk setiap pengga-bungan berdasarkan desimal sukumin yang bergabung. Untuk penyusun a = (12,13), sebagai contoh, diperoleh berdasarkan kode binernya 1100 dan 1101 yang digabung menjadi 110- atau 110x yang berarti literal pertama dan kedua muncul dalam bentuk sebenarnya (A dan B), literal ketiga muncul dalam bentuk komple-mennya (C), dan literal keempat (D) hilang dari sukumin. Dengan menyatakan Dapat dilihat dengan mudah, misalnya dengan pemetaan, bahwa walaupun suku-suku dalam persamaan terakhir ini sudah merupakan penyusun utama dengan lite-ral yang minimum, ternyata masih ada suku-suku yang mubazir (redundant) tidak diperlukan. Jadi, dalam langkah pertama metoda tabulasi ini kita hanya memper-oleh sukusuku penyusun utama, tetapi kita tidak dapat menunjuk-kan adanya kemubazir-an (redundancy). Penyusun mubazir ini dapat dihilangkan dengan lang-kah pemilih-an penyusun dalam sub-bab berikut ini.

4.3 Pemilihan Penyusun Minimum Seperti ditunjukkan pada contoh di atas, langkah pertama hanyalah menentu-kan penyusun utama tanpa dapat menunjukkan penyusun mubazir. Penyusun muba-zir ini tak harus dan tak perlu dicakup dalam pernyataan fungsi dan karena itu harus dihilangkan untuk memperoleh fungsi minimum. Penyusun mubazir ini dapat dihi-langkan dengan pemilihan penyusun yang perlu saja. Pembuangan suku-suku mubazir ini dimulai dengan membuat tabel yang berisi suku-suku yang berisi penyusun utama (prime implicants), yaitu suku yang belum bergabung di langkah sebelumnya, dengan semua sukumin yang dicakup-nya. Dalam tabel pemilihan penyusun minimum, di bagian atas diurutkan semua sukumin asli-nya yang dicakup fungsi dan di kiri diurutkan semua penyusun utama, lengkap dengan sukumin yang bergabung membentuknya. Pada setiap kolom sukumin diberi tanda X pada baris penyusun utama yang mencakup sukumin yang bersang-kutan. Tanda ini menunjukkan bahwa bila penyusun utama yang bersangkutan dipilih sebagai penyusun fungsi minimum, artinya diikut-ser-takan dalam realisasi, maka semua sukumin dengan tanda X pada baris penyusun utama tersebut telah di-cakup. Pemilihan penyusunan minimum, yaitu penyusun utama yang akan diserta-kan dalam realisasi, harus mencakup semua sukmin fungsi yang disederhanakan. Adanya hanya satu tanda X dalam satu kolom berarti bahwa sukumin bersang-kutan dicakup hanya oleh penyusun utama pada baris tanda X tersebut. Ini berarti bahwa penyusun utama pada baris tersebut harus disertakan dalam fungsi sebab tanpa menyertakan penyusun utama tersebut, maka sukumin itu tidak akan ter-wakili di dalam fungsi. Penyusun utama demikian disebut “penyusun utama inti” (essential prime implicant). Dengan dipilihnya penyusun utama inti sebagai penyusun minimum, maka se-mua sukumin yang dicakupnya telah akan terwakili dalam fungsi minimum. Untuk menandai suatu sukumin telah terwakili dalam fungsi minimum, pada baris paling bawah di kolom sukumin bersangkutan diisikan tanda cek . Bila masih ada sukumin yang belum tercakup setelah penentuan semua penyusun utama inti, yaitu masih ada kolom yang masih mempunyai lebih dari satu tanda X tanpa tanda cek di baris bawah, maka penyusun minimum yang lain dapat dipilih dari penyu-sun utama yang belum dipilih (bukan penyusun utama inti) yang mencakup paling banyak sukumin tersisa. Untuk fungsi yang disederahanakan dalam sub bab sebelumnya, pemilihan penyusun minimumnya ditunjukkan pada Tabel 4.3. Dari tabel ini dapat dilihat bahwa sukumin m3 dan m4 dicakup oleh hanya satu penyusun utama, yaitu masing-masing f dan e. Karena itu, f dan e harus menjadi penyusun utama inti. Un-tuk menunjukkan bahwa kedua penyusun ini telah dipilih, kedua penyusun utama ini diberi tanda, yaitu "*" di kirinya. Dengan dipilihnya f sebagai penyusun utama inti untuk mewakili m3, maka sukumin-sukumin m2, m10 dan m11 juga telah ter-wakili (lihat tanda X di kolom masing-masing sukumin) dan karena itu baris bawah kolom sukuminsukumin tersebut kita beri tanda cek. Begitu juga pemilihan e sebagai penyusun utama inti untuk mewakili m4, membuat m0, m8 dan m12 turut terwakili dan baris bawah kolom sukumin-sukumin tersebut sudah dapat kita beri tanda cek. Maka Tabel 4.3 berubah menjadi Tabel 4.4.


4

Tabel 4.3. Pemilihan penyusun utama Penyusun Utama

Sukumin

0

a ABC b ABD

12,13 13,15

c ACD

11,15

d BD

0,2,8,10

X

e

0,4,8,12

X

CD

g BC

2

3

4

8

10

11

12 X

13 X X

X

2,3,10,11

X

X X

X

X X

X

X

X

15

X X

X

Tabel 4.4. Pemilihan penyusun utama inti Penyusun Utama

Sukumin

0

a ABC b ABD

12,13 13,15

c ACD

11,15

d BD

0,2,8,10

X

0,4,8,12

X

*e

CD

* g BC

2

3

4

8

10

11

12 X

X

2,3,10,11 √

X

X X

X

X

√

√

√

15 X X

X

X √

13 X X

X X

X

√

√

√

Dari Tabel 4.4 dapat dilihat bahwa m13 dan m15 belum terwakili. Untuk memilih penyusun utama mana yang akan dipilih untuk mewakili sukumin yang tersisa ( belum terwakili ), kita dapat membuat tabel baru yang mengandung hanya sukumin yang belum terwakili (m13 dan m15) dan penyusun utama yang belum terpilih (b dan c), seperti yang di-tun-jukkan dalam Tabel 4.5. Tabel 4.5. Pencakupan sukumin tersisa Sukumin

Penyusun Utama

*

13

c ABC

12,13

X

b ABD

13,15

X

c ACD

11,15

d BD

0,2,8,10

15 X X


4

√

√

Dari tabel ini dapat dilihat bahwa penyusun utama d yang tidak mencakup salah satu dari m13 dan m15, tidak dapat memberi-kan sum-bangan apa-apa dalam pencakupan sukumin yang tertinggal ini. Penyusun yang da-pat mewakili m13 adalah penyusun utama a dan b. Dengan memilih a hanya m13 yang terwakili, dengan memilih c hanya m15 terwakili. Tetapi dengan memilih b kedua m13 dan m15 akan terwakili, dan semua sukumin telah terwakili. Karena itu kita akan memilih b sebagai penyusun minimum, dan kita beri tanda * di depan b. Dengan menjumlahkan (meng-OR-kan) semua penyusun yang bertanda * dalam Tabel 4.4 dan Tabel 4.5, kita akan memperoleh fungsi minimum: f = b + e + f = ABD + CD + BC Hasil di atas sudah merupakan fungsi yang paling sederhana (Coba buktikan dengan cara pemetaan !). Dalam beberapa kasus, dalam tabel pemilihan penyusun yang akan mewakili sukumin yang tertinggal (tidak dicakup penyusun utama inti) seperti Tabel 4.5, masing-masing sukumin tertinggal dicakup oleh lebih dari satu penyusun utama dan setiap penyusun utama mencakup cacah sukumin yang sama banyaknya sehingga tidak segera dapat dilihat apakah pemilihan salah satu penyusun utama lebih meng-untungkan daripada memilih penyusun utama yang lainnya. Dalam hal seperti ini, kita harus melakukan cara coba-dan-ralat (trial and error); memilih salah satu penyusun utama dan membandingkan dengan bila kita memilih penyusun utama yang lain.

4.4 Tabel disederhanakan Penilikan biner dalam penyederhanaan dengan tabulasi Quine-McCluskey cukup melelahkan dan untuk cacah peubah yang banyak akan mudah menyesat-kan mata. Penyederhanaan akan lebih menyenangkan bila hanya menggunakan desimal, tanpa menggunakan biner. Semua sukumin asli dan hasil penggabungan-nya di-nyatakan hanya dengan desimal. Letak literal yang hilang juga dapat dinyatakan dengan desimal yang mewakili bobot bit pada posisi literal bersangkut-an. Dengan demikian maka tabel penyusun utama hanya mengandung angka-angka desimal. Di depan telah diuraikan bahwa penyusun yang dapat bergabung adalah dua penyusun yang berada dalam kelompok yang berbeda tetapi berdampingan, yaitu yang berbeda hanya satu bit. Juga dapat dilihat bahwa satu penyusun dari suatu kelompok dapat bergabung hanya dengan penyusun dari kelompok lebih tinggi yang nilai desimalnya lebih tinggi sebesar perpangkatan bulat dari 2, yaitu 2n dengan n=0,1,2,... Dalam contoh sebelumnya, misalnya, m4 dalam kelompok-1 dapat ber-gabung dengan m12 dalam kelompok-2, yang nilai desimalnya lebih besar 8. Tetapi m4 dalam kelompok-1 tidak dapat bergabung dengan m10 dalam kelom-pok-2 karena selisih nilainya adalah 6 yang bukan perpangkatan bulat dari 2, juga tidak dapat bergabung dengan m3 karena 3 tidak lebih besar dari 4 (selisihnya negatif). Untuk memperjelas hal-hal ini, kita lihat langkah-langkah meminimum-kan fungsi berikut: f(A,B,C,D) = Σ m (1,4,6,7,8,9,10,11,15) Sukumin-sukumin fungsi ini dalam desimal ditabulasi berkelompok, seperti sebelumnya, dalam kolom-0 Tabel 4.6. Tabel 4.6. Penentuan penyusun utama untuk fungsi f = Σ m (1,4,6,7,8,9,10,11,15)


4

Kolom-0 1 4 8 6 9 10 7 11 15

Kolom-1 a 1,9 (8) b 4,6 (2) 8,9 (1) √ 8,10 (2) √ c 6,7 (1) 9,11 (2) √ 10,11 (1) √ d 7,15 (8) e 11,15 (4)

√ √ √ √ √ √ √ √ √

Kolom-2 g 8,9,10,11 (1,2) 8,10,9,11 (2,1)

Penggabungan antara sukumin m1 dengan m9 direkam dalam kolom-1 seba-gai 1,9 (8) dengan pengertian bahwa 8 adalah selisih sukumin yang bergabung (9-1). Dalam pembentukan kolom berikutnya, penyusun yang dapat bergabung ada-lah penyusun yang mempunyai bilangan dalam tanda kurung yang sama dan selisih penyusunnya merupakan bilangan yang berharga 2n. Penyusun 8,9 (1) tak dapat bergabung 6,7 (1) karena walaupun mempunyai bilangan dalam kurung yang sama, selisih harganya adalah 6-8= -2. Tetapi penyusun 8,9 (1) dapat berga-bung 10,11 (1) karena mempunyai bilangan dalam kurung yang sama dan selisihnya adalah 10-8= 2 = 21. Penggabungan ini menghasilkan penyusun baru yang ditulis dalam bentuk 8,9,10,11 (1,2) yang menerangkan bahwa telah terjadi dua kali penggabungan dan literal yang hilang adalah pada posisi bit dengan bobot 1 dan 2, jadi penyusun utama yang terbentuk adalah 10-- atau AB. Penggabungan yang lain dapat dicari dengan cara yang sama. Perhatikan kembali bahwa pada kolom-1 ada dua penyusun utama yang meliputi suku-suku yang sama sehingga satu dian-taranya dapat dihilangkan (di coret). Dari Tabel 4.6 dapat dilihat bahwa fungsi itu mempunyai 6 penyusun utama a, b, c, d, e, f dan g. Penyusun utama inti dipilih dengan memakai tabel pemilihan penyusun utama yang ditunjukkan pada Tabel 4.7.

Tabel 4.7 Pemilihan penyusunan utama inti untuk Tabel 4.6. Sukumin

Penyusun Utama * a BCD * b ABD

1,9 4,6

c ABC

6,7

d BCD

7,15

e

11,15

ACD

* g AB

1 X

4

6

X

X X

7

8

9 X

10

11

X X

X X

8,9,10,11 √

√

√

15

X

X

X

X

√

√

√

√

X

Dari Tabel 4.7 dapat dilihat bahwa a, b, dan g merupakan penyusun utama inti. Ketiga penyusun utama inti ini belum mencakup sukumin 7 dan 15. Untuk menen-tukan penyusun utama yang akan dipilih untuk mewakili sukumin ini, dapat dibuat tabel penyusun yang merekam hanya sukumin yang belum terwakili dan penyusun utama yang belum dipilih seperti pada Tabel 4.8.


4

Tabel 4.8. Pemilihan penyusun yang tersisa dari Tabel 4.7. Sukumin

Penyusun Utama

*

7

c ABC

6,7

X

d BCD

7,15

X

e ACD

11,15

15 X X

√

√

Dari Tabel 4.8 dapat dilihat bahwa penyusun utama d meliputi kedua suku-min 7 dan 15 secara bersama-sama sehingga penyusun utama inilah yang dipilih sebagai penyusun minimum. Jadi, fungsi minimum yang dicari adalah jumlah dari pada penyusun utama a, b, d dan g, yaitu :

f = a + b + d + g = BCD + ABD + BCD + AB Kalau kita melihat penyederhanaan dengan memakai peta Karnaugh, kita akan melakukan penggabungan seperti yang ditunjukkan pada Gambar 4.1. Dapat dilihat bahwa hasil penyederhanaannya tetap sama.

00 01 11 10

AB 1

1

1

1 1

1

1

1 1

CD


4

Gambar 4.1. Peta Karnaugh untuk contoh yang diselesaikan dengan tabulasi

Beberapa catatan dapat dibuat dari cara tabulasi Quine-McCluskey di atas, yaitu: 1. Suku-suku dari satu kelompok dapat digabung hanya dengan kelompok yang setingkat lebih tinggi (tepat di bawah kelompoknya dalam -ta-bel) dengan syarat: • selisih nomor sukumin yang berharga +2n, tidak -2n; m4 (kelompok 1) dapat bergabung dengan m6 (kelompok 2) sedangkan m8 (kelompok 1) tak dapat bergabung dengan m6 (kelompok 2). • nomor sukumin dalam tanda kurung yang sama (untuk kolom 1, 2,.., dst) 2. Angka-angka di dalam tanda kurung adalah selisih dari nomor sukumin-suku-min yang bergabung. Urutan angka-angka yang di dalam tanda kurung yang menunjukkan urutan penggabungan tidak penting, sejauh sukuminsukumin yang bergabung sama: 8,9,10,11 (1,2) ≡ 8,10, 9,11 (2,1). 3. Angka-angka di dalam tanda kurung menunjukkan letak peubah yang hilang dalam penggabungan, sesuai -dengan bobot-bobot angka dalam bilangan biner. Sebagai contoh, 1,3 (2) berarti peubah yang hilang adalah kedua dari kanan. Jadi kalau peubahnya disebut a, b, c, dan d maka peubah yang hilang adalah c dan sukuminnya adalah abd. Penentuan peubah mana yang akan muncul dalam bentuk se-benarnya atau bentuk komplemennya dapat ditentukan dengan menuliskan bentuk biner dari pada salah satu suku yang ber-gabung tersebut. Untuk 1,3 (2), kalau -di-tuliskan suku 1, maka akan -diper-oleh 00-1, sehingga suku gabungan adalah abd. 4. Dalam pemilihan penyusun minimum yang akan diikut-sertakan dalam realisasi, prioritas pertama diberikan kepada penyusun utama inti. Prioritas kedua diberi-kan kepada penyusun utama yang bukan inti yang yang paling banyak mencakup sukumin tersisa. 4.5 Penyederhanaan Fungsi Tak lengkap Seperti telah diterangkan dalam bab-bab sebelumnya, suku "abaikan" (don't care) dapat diperlakukan sebagai 1 dan dapat pula sebagai 0. Dalam penyeder-hana-an, mula-mula kita menganggap setiap suku abaikan itu sebagai 1. Terakhir, setelah diketahui suatu suku abaikan itu tidak diperlukan dalam memperoleh fungsi mini-mum, kita menganggapnya 0 dan mengabaikannya. Dalam metoda ini, selama proses penentuan penyusun utama, kita menganggap semua suku abaikan itu ber-harga 1. Tetapi karena dia tidak harus diliput, suku-suku tersebut tidak kita serta-kan dalam tabel pemilihan suku penyusun inti. Contoh: Perhatikan fungsi f(v,w,x,y) = Σ m (2,3,7,9,11,13) + Σ d (1,10,15) dengan di , i= 1, 10, 15, adalah suku-suku abaikan. Tabel penentuan penyusun utama untuk soal ini dapat dibuat seperti ditun-juk-kan pada Tabel 4.9. Terlihat dari tabel ini bahwa semua penyusun dalam kolom-0 dan kolom-1 sudah bergabung di kolom-3 yang menghasilkaan 4 penyusun utama. Tabel 4.9. Tabel penentuan penyusun utama untuk fungsi f(v,w,x,y) = Σ m (2,3,7,9,11,13) + Σ d (1,10,15).


4

Kolom-0 1 √ 2 √ 3 √ 9 √ 10 √ 7 √ 11 √ 13 √ 15 √

Kolom-1 1,3 (2) √ 1,9 (8) √ 2,3 (1) √ 2,10 (8) √ 3,7 (4) √ 3,11 (8) √ 9,11 (2) √ 9,13 (4) √ 10,11 (1) √ 7,15 (8) √ 11,15 (4) √ 13,15 (2) √

Kolom-2 a 1,3, 9,11 (2,8) b 2,3,10,11 (1,8) c 3,7,11,15 (4,8) d 9,11,13,15 (2,4)

Pemilihan penyusun minimum dibuat seperti biasa, tetapi suku abaikan tidak dicantumkan di dalamnya, seperti ditunjukkan pada Tabel 4.10. Ini karena suku ini tidak harus disertakan/diwakili dalam realisasi fungsi-nya. Tabel 4.10. Pemilihan penyusun minimum dari Tabel 4.9. Sukumin

Penyusun Utama a 1,3,9,11 * b 2,3,10,11 * c 3,7,11,15 * d 9,11,13,15

2 (2,8) (1,8) (4,8) (2,4)

X

√

3 X X X √

7

9 X

13

X

11 X X X X

√

√

√

X √

X X

Dari tabel ini dapat diperoleh hasil penyederhanaan sebagai berikut: f = b+c+d = wx+xy+vy

4.6 Soal Latihan 1. Dengan menggunakan tabel Quine McCluskey, sederhanakanlah fungsi-fungsi: a. f(a,b,c) = Σ m (0,2,3,4,7) b. f(p,q,r,s) = Σ m (0,1,2,4,6,7,8,9,13,15) c. f(a,b,c,d) = Σ m (0,1,2,5,6,7,8,9,10,14) file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab04.htm (11 of 12)5/8/2007 2:45:59 PM

4

d. f(A,B,C,D,E)=Σ m(0,3,4,5,6,7,8,9,12,13,14,16,21,23,24,29,31) 2. Sederhanakanlah fungsi dalam bentuk product-of-sum a. f1 (A,B,C,D) = π M (0,1,2,4,6,7,8,9,13,15) b. f2(A,B,C,D,E) = π M (3,5,10,11,12,14) dengan menggunakan tabu-lasi Quine McCluskey. Periksa kebenaran f1 = f2. 3. Sederhanakanlah fungsi f(x,y,z) = Σ m (0,1,2,5,6,7) dengan menggunakan tabu-lasi Quine McCluskey dan uji hasilnya dengan menggunakan peta Karnaugh. 4. Dengan menggunakan tabel Quine McCluskey, sederhanakanlah fungsi f(a,b,c,d) = Σ m (2,4,6,10) + Σ d (1,3,5,7,8,12,13) dengan d= sukumin abaikan (don’t care) 5. Sederhanakanlah fungsi f(a,b,c,d,e,f) = Σ m(1,2,3,16,17,18,19,26,32,39,48,63) + Σ d (15,28,29,30) dan tentukan juga fungsi minimum tersebut jika suku ”abaikan” tidak ada, tanpa harus mulai dari awal kembali (cukup dengan mengamati tabel pemilihan penyusun utama). 6. Dengan menggunakan tabel Quine McCluskey, sederhanakanlah fungsi: f(A,B,C,D,E)=Σ m(0,2,3,4,5,7,9,11,13,14,16,18,24,26,28,30)+ Σ d(1,29,31)


5

5 RANGKAIAN KOMBINASI

Semua rangkaian logika dapat digolongkan atas dua jenis, yaitu rangkaian kombinasi (combinational circuit) da rangkaian berurut (sequential circuit). Per-bedaan kedua jenis rangkaian ini terletak pada sifat keluarannya. Kel suatu rangkaian kombinasi setiap saat hanya ditentukan oleh masukan yang diberikan saat itu. Keluaran rangkai berurut pada setiap saat, selain ditentukan oleh masuk-annya saat itu, juga ditentukan oleh keadaan keluaran saa sebelumnya, jadi juga oleh masukan sebelumnya. Jadi, rangkaian berurut tetap mengingat keluaran sebelum-ny dikatakan bahwa rangkaian ini mempunyai ingatan (memory). Kemam-puan mengingat pada rangkaian berurut diperoleh dengan memberikan tundaan waktu pada lintasan balik (umpan balik) dari keluaran ke masukan. Seca diagram blok, kedua jenis rangkaian logika ini dapat digambarkan seperti pada Gambar 5.1.

Masukan x

Keluaran f(x )

i

i

Keluaran f(x , x )

Masukan x

i i-

i

x

i-

Tundaan

x = keluaran sebelumnya

i-

(b)


5

Gambar 5.1. Model Umum Rangkaian Logika (a) Rangkaian Kombinasi (b) Rangkaian Berurut Perhatikan bahwa rangkaian berurut juga dibangun dari rangkaian kombinasi. Rangkaian ini menerima masukan melalui rangkaian kombinasi dan mengeluarkan keluarannya juga melalui rangkaian kombinasi. Jadi, rangkaian kombinasi merupa-kan dasar dari seluruh rangkaian logika. Sinyal yang diumpan-balik dalam rangkai-an beruru umumnya merupakan keluaran elemen memori didalamnya, yang pada dasarnya juga dibangun dari rangkaian kombinasi. Tundaan dalam lin-tasan umpan balik itu boleh jadi hanya tundaan yang disumbangkan oleh rangka kombinasi pada lintasan tersebut, tetapi boleh jadi ditambahkan dengan senga-ja. Umpan balik ini tidak ada pad rangkaian kombinasi. Rangkaian berurut ini akan diuraikan bela-kangan. Bab ini hanya akan menguraikan rang kombinasi.

5.1 Perancangan Rangkaian Kombinasi

Rangkaian kombinasi mempunyai komponen-komponen masukan, rangkai-an logika, dan keluaran, tanpa umpa balik. Persoalan yang dihadapi dalam peran-cangan (design) suatu rangkaian kombinasi adalah memperoleh fun Boole be-serta diagram rangkaiannya dalam bentuk susunan gerbang-gerbang. Seperti telah diterangkan sebelumnya, fungsi Boole merupakan hubungan aljabar antara masukan dan keluaran diinginkan. Langkah pertama dalam merancang setiap rangkaian logika adalah menentukan apa yang hendak di sikan oleh rangkaian itu yang biasanya dalam bentuk uraian kata-kata (verbal). Berdasarkan uraian kebutuhan in ditetapkan jumlah masukan yang dibutuhkan serta jumlah keluaran yang akan dihasilkan. Masing-masing masu keluaran diberi nama simbolis. Dengan membuat tabel kebenaran yang menyatakan hu-bung-an masukan dan k yang diinginkan, maka keluaran sebagai fungsi masukan dapat dirumuskan dan disederhanakan dengan cara-car telah di-u-raikan dalam bab-bab sebelumnya. Berdasarkan persamaan yang diperoleh ini, yang merupakan fung Boole dari pada rangkaian yang dicari, dapat digambarkan dia-gram rangkaian logikanya Ada kalanya fungsi B yang sudah disederhana-kan tersebut masih harus diubah untuk memenuhi kendala yang ada seperti jumlah gerb dan jenisnya yang tersedia, jumlah masukan setiap gerbang, waktu perambatan melalui keselu-ruhan gerbang (t waktu), interkoneksi antar bagian-bagian rangkaian, dan kemampuan setiap gerbang untuk mencatu (drive) gerb berikutnya.

Harga rangkaian logika umumnya dihitung menurut cacah gerbang dan cacah masukan keseluruhannya. Ini ber dengan cacah gerbang yang dikemas dalam setiap kemasan. Gerbang-gerbang logika yang tersedia di pasaran p umumnya dibuat dengan teknologi rangkaian terpadu (Integrated Circuit, IC). Pemaduan (integrasi) gerbang-ge dasar seperti NOT, AND, OR, NAND, NOR, XOR pada umum-nya dibuat dalam skala kecil (Small Scale Integ SSI) yang mengandung 2 sampai 6 gerbang dalam setiap kemasan. Kemasan yang paling banyak digunakan dal rangkaian logika sederhana berbentuk DIP (Dual-In-line Package), yaitu kemasan dengan pen-pen hubungan ke disusun dalam dua baris sejajar. Kemasan gerbang-gerbang dasar umunya mempunyai 14-16 pen, termasuk pen catu daya positif dan nol (Vcc dan Ground). Setiap gerbang dengan 2 masukan membutuhkan 3 pen (1 pen untu keluaran) sedangkan ger-bang 3 masukan dibutuhkan 4 pen. Karena itu, satu kemasan 14 pen dapat menampung 4 gerbang 2 masukan atau 3 gerbang 3 masukan. Dalam praktek kita sering terpaksa menggunakan gerbang-gerbang yang ter-sedia di pasaran yang kadang-kada berbeda dengan kebutuhan rancangan kita. Gerbang yang paling banyak tersedia di pasaran adalah gerbang-ger dengan 2 atau 3 masukan. Umpamanya, dalam rancangan kita membutuhkan gerbang dengan 4 atau 5 masukan kita akan mengalami kesulitan memperoleh gerbang seperti itu. Karena itu kita harus mengubah rancangan sede sehingga ran-cangan itu dapat direalisasikan dengan gerbang-gerbang dengan 2 atau 3 masukan. Kemampuan pencatuan daya masing-masing gerbang juga membutuhkan perhatian. Setiap gerbang mampu me hanya sejumlah tertentu gerbang lain di keluarannya (disebut se-bagai fan-out). Ini berhubungan dengan kemam setiap gerbang dalam menye-rap dan mencatu arus listrik. Dalam perancangan harus kita yakinkan bahwa tidak gerbang yang harus mencatu terlalu banyak gerbang lain di keluarannya. Ini sering membutuhkan modifikasi


5

rangakaian realisasi yang berbeda dari rancangan semula. Mengenai karakteristik elektronik gerbang-gerbang lo dibahas dalam Lampiran A.

5.2 Rangkaian AND dan OR

Masalah waktu perambatan terutama penting untuk sistem yang membutuh-kan kecepatan tinggi. Kegagalan sa bagian rangkaian memenuhi kebutuhan waktu yang ditentukan dapat membawa kegagalan keseluruhan sistem d penyerempakan (synchronization), bukan hanya tak terpenuhinya kecepatan yang diinginkan. Untuk memenuhi tuntutan waktu ini, kadang-kadang kita perlu menambah atau mengurangi cacah tingkat (level) rangkaian logika kita ran-cang, yaitu menambah atau mengurangi cacah gerbang dalam deretan terpanjang yang menghubungkan masukan dengan keluaran. Semakin banyak tingkatnya, semakin panjang pula tundaan waktu yang dialami siny masukan untuk menca-pai keluaran. Perlu diperhitungkan bahwa selain mengubah tundaan waktu, pada umumn pengubahan tingkat suatu rangkaian logika juga akan mengubah cacah gerbang dan cacah masukan gerbang yan diperlukan, dan kerena itu mengubah harga realisasi rangkaian. Pada umumnya, penambahan tingkat (penambahan waktu tunda) suatu reali-sasi fungsi dalam bentuk jumlah-pe dapat dilakukan dengan mengurai-kan suku-suku fungsi tersebut, sedangkan penambahan tingkat realisasi fung dalam bentuk perkalian-jumlah dapat dilakukan dengan mengalikan beberapa suku fungsi bersangkutan. Sebaga contoh, kita perhatikan fungsi: f(a,b,c,d)= Σ m(2,3,7,8,9,12)

(5.1)

Peta Karnaugh untuk fungsi ini ditunjukkan pada Gambar 5.2. Untuk menya-takan fungsi ini sebagai jumlah-pe maka kita melakukan penggabungan semua kotak yang berisi 1 seperti yang ditunjukkan dengan penggabungan dan 4 pada Gambar 5.2. ab cd

00

01 11 10 00

5= a + c 3= acd

01

0 0

0 0

1 0

1 1

1 = a cd 2=abc

11

1

1

0

0

10

1

0

0

0

6=b+c+d

8 =a+c

4=abc

7= b+c+d

Gambar 5.2. Peta Karnaugh untuk

f = Σ m(2,3,7,8,9,12) f = 1 + 2 + 3 + 4 = 5.6.7.8

Fungsi minimum yang kita peroleh adalah: f = acd + abc + acd + abc

(5.2)

Realisasi langsung persamaan di atas akan menghasilkan rangkaian 2 tingkat AND-OR, yaitu rangkaian yang te atas gerbang AND pada masukan diikuti oleh gerbang OR pada keluaran, seperti ditunjukkan pada Gambar 5.3( Rangkai-an ini membutuhkan 5 gerbang dan 16 masukan. Untuk menambah cacah tingkatnya menjadi 3, persamaan (5.2) di atas dapat diuraikan menjadi berbentuk :


5

f = acd + abc + acd + abc = ac(b+d) + ac(b+d) (5.3) Seperti ditunjukkan pada Gambar 5.3(b), realisasi fungsi ini merupakan rang-kaian OR-AND-OR 3-tingkat yan membutuhkan 12 masukan untuk 5 gerbang. Kelihatan di sini bahwa dengan penambahan cacah tingkat kita dap mengurangi cacah masukan gerbang [bandingkan dengan 16 masukan untuk 5 gerbang pada Gambar 5.3(a)]. Perhatikan bahwa kedua rangkaian pada Gambar 5.3 memakai gerbang OR pada keluarannya. Ini merupakan ci rangkaian untuk fungsi dalam bentuk jumlah-perkalian.

Gambar 5.3. Rangkaian contoh dengan minimisasi sukumin

Untuk mengekspansikan pers. (5.1) di atas dalam bentuk perkalian-jumlah, kita harus menggabungkan semua s (kotak berisi 0) seperti yang ditunjuk-kan dengan penggabungan sukumin (5,6,7,8) pada Gambar 5.2, dengan fu minimum: f = (a + c)(b + c + d )(b + c + d)(a + c)

(5.4)

Fungsi ini menjurus kepada realisasi seperti yang ditunjukkan pada Gambar 5.4(a), yang merupakan rangkaian AND 2 tingkat dengan harga 5 gerbang dan 14 masukan. Dengan mengatur letak suku-sukunya dan dengan menggunakan rumus dari Bab 2, (x + y)(x + z) = x + yz, per dapat ditulis dalam bentuk f = (c + a)(c + b + d )(c + a)(c + b + d) = {c + a(c + b + d )}{(c + a (c + b + d)} = {c + a(b + d )}{(c + a (b + d)} = (c + ab + ad ) (c + ab +ad)

Realisasi persamaan ini merupakan rangkaian AND-OR-AND 3 tingkat, se-perti yang ditunjukkan pada Gamba (b) dengan kebutuhan gerbang sebanyak 7 dan 16 masukan. Jelas bahwa rangkaian ini lebih mahal dari rangkaia AND-OR 2-tingkat sebelumnya (7 : 5 gerbang dengan 16 : 16 masukan). Kalau diperhatikan keempat rangkaian pada Gambar 5.3 dan Gambar 5.4, dapat dilihat bahwa rangkaian Gamba (a) adalah rangkaian yang terbaik untuk rangkaian dua tingkat dan Gambar 5.3(b) adalah yang terbaik untuk tig tingkat. Biasanya, hal ini baru dapat diketahui setelah menggambarkan rangkaian, baik dengan keluaran AND m dengan keluaran OR. Untuk melihat cacah tingkat dan kebutuhan gerbang dan masukan tanpa harus menggamb rangkaian se-cara lengkap dapat dilakukan dengan menggambarkan diagram pohon persamaan fungsi yang diha


5

a c

a b c

a c b c d b c d

a d f

f a b c a d

(a)

(b )

Gambar 5.4. Rangkaian contoh dengan penyederhanaan sukumax

Diagram pohon (tree diagram) suatu rangkaian logika merupakan gambaran rangkaian logika dengan keluaran s akar (root) dan peubah masukan sebagai cabang/ranting/daunnya. Setiap gerbang digambarkan sebagai titik-cab simpul (node) dengan masukan sebagai ranting dan keluaran sebagai cabang. Pada setiap simpul dicantumkan c masukan gerbang yang bersangkutan. Gerbang keluar-an, yaitu gerbang paling akhir pada rangkaian itu, hanya ditunjukkan sebagai sim-pul dan cabang tanpa lengan keluaran. Untuk fungsi dalam pers. (5.3), sebagai contoh, diagram pohonnya dapat digambarkan seperti pada Gambar 5.5 diagram ini dapat segera dilihat cacah tingkatnya dan kebutuhan gerbang dan masukan gerbang. Misalnya dari d pohon pada Gambar 5.5(b), segera terlihat bahwa rangkaiannya merupakan rang-kaian 3 tingkat yang menggun gerbang dengan cacah masukan gerbang adalah 2 + 2 + 3 + 3 + 2 = 12.

Suku yang sama dalam persamaan fungsi yang direalisasikan, yang menun-jukkan adanya gerbang yang diguna lebih dari satu kali, tetap digambarkan se-bagai simpul terpisah dalam diagram pohon, tetapi hanya satu dari sim yang sama itu yang diberi angka cacah masukan. Simpul tanpa angka masukan dalam diagram pohon tidak diik sertakan dalam perhitungan, cacah gerbang dan cacah masukan.


5

f= (a c d ) + (a b c) + (a c d) + (a b c)

a c d

a b c

a c d

Tkt 1

a c (b + d) + a c (b + d )

b+d

a c

b+d

ac

(b)

Gambar 5.5. Contoh diagram pohon 2 dan 3 tingkat.


a b c

5

5.3 Rangkaian NOR dan NAND

Seperti telah pernah disinggung di bagian depan, karena pemakaiannya yang lebih umum, gerbang-gerbang NO NAND pada umumnya lebih mudah diperoleh di pasaran. Karena itu, desain sistem yang kecil-kecil yang mem komponen rangkaian terpadu (Integrated Circuit, IC) skala kecil (SSI) dan me-ne-ngah (MSI) sering diusahakan memakai gerbang-gerbang NOR dan NAND. Hal ini tentunya tidak perlu dilakukan dalam mendesain sistem da rangkaian terpa-du skala besar (LSI, Large Scale Integration) atau yang sangat besar (VLSI, Very Large Scale Integration) yang semakin banyak digunakan. Dengan memakai hukum deMorgan yang diberikan dalam bab 2, rangkaian yang tersusun atas OR dan AND da diubah menjadi susunan gerbang-gerbang NOR dan NAND. Prinsip yang penting dalam hal ini adalah kenyataa bahwa jika suatu fungsi atau peubah dikomplemenkan dua kali, maka hasilnya kembali ke bentuk sebenarnya, y

Perhatikan fungsi minimum dalam bentuk jumlah perkalian: f = AB + BD + CD + ABC

(5.5)

Dengan menggunakan hukum de Morgan, fungsi ini dapat diubah kebentuk-bentuk lain sebagai berikut:

f = AB + BD + CD + ABC f = (AB) (BD) (CD) (ABC)

(5.6)

= (A+B) (B+D) (C+D) (A+B+C)

(5.7)

= (A+B) + (B+D) + (C+D) + (A+B+C)

(5.8)

Pers. (5.5) mewakili bentuk dasar rangkaian AND-OR, pers.(5.6) mewakili bentuk dasar rangkaian NAND-NA pers.(5.7) mewakili rangkaian dasar OR-NAND, dan pers. (5.8) mewakili rangkaian dasar NOR-OR yang juga diubah menjadi rangkaian NOR-NOR-NOT. Rangkaian-rangkaian ini digambarkan pada Gambar 5.6. Kalau kita menginginkan rangkaian yang hanya mengandung gerbang NOR, lebih baik kita mulai dengan bentu perkalian-jumlah sebagai ganti bentuk jumlah-perkalian. Fungsi di atas, sebagai contoh, sebenarnya merupakan jumlah-perkalian: f (A,B,C,D)= m(0,2,4,5,6,7,8,9,10,14) Σ


5

atau fungsi perkalian-jumlah: f (A,B,C,D)=∏M(1,3,11,12,13,15) yang dapat digambarkan dalam peta Karnaugh seperti ditunjukkan dalam dalam Gambar 5.7. Dari gambar ini dapat dilihat bahwa fungsi di atas dapat dinyatakan sebagai: f= (A+B+C)+(A+C+D)+(A+B+D)

dengan harga 4 gerbang dengan 12 masukan yang lebih murah dibanding pers. (5.8) yang berharga 5 gerbang d 13 masukan.

A B B D C D A B C

A B B D C D A B C

f AND - OR (5.5)

A B B D C D A B C

f OR - NAND (5.7)

A B B D C D A B C

f NAND - NAND (5.6)

f NOR - OR (5.8)

Gambar 5.6. Bentuk bentuk dasar Rangkaian dua tingkat.

ab cd

00

01 11 10 00

01 7 = A+B+D

1

1

0

1

1 = BD

0

1

0

1

2 = ABC

11

0

1

0

0

10

1

1

1

1

5 = A+B+C 6 = A+C+D


5

3 = CD

4 = AB

Gambar 5.7. Peta Karnaugh fungsi pada pers. (5.5) . 5.4 Rangkaian Penjumlah

Operasi yang paling mendasar dalam suatu sistem digital adalah penjumlah-an; hampir semua operasi aljabar da dilaksanakan dengan operasi penjumlah-an. Rangkaian penjumlah yang paling sederhana dan mendasar adalah penjumlah yang menjumlahkan dua angka biner. Untuk mengetahui bentuk rangkaian yang dibutuhkan kita liha hukum penjumlahan dua angka biner sebagai berikut : 0+0= 0 0+1= 1

1+0= 1 1 + 1 = 0 carry 1 = 10 (simpan)

Kalau kita perhatikan operasi perjumlahan diatas, kita akan lihat bahwa per-jumlahan sama dengan operasi OR dengan pengecualian untuk keadaan kedua angka yang dijumlahkan berharga 1. Juga dapat dilihat bahwa hasil perjumlahan adalah 1 bila kedua angka tidak sama sedangkan bila kedua angka yang dijumlah-kan sama, maka hasilnya adalah 0. Tetapi untuk kedua operand = 1, maka akan di-ha-silkan simpanan (carry). Simpanan ini haru diperhitungkan bila penjumlahan dilakukan untuk bit yang lebih mahal (lebih tinggi nilainya) dan untuk itu, ten harus dideteksi. Dengan menyebut kedua angka yang dijumlahkan sebagai x dan y, hasil perjumlahan sebagai S (sum), dan sim sebagai C (carry), maka tabel kebe-naran untuk rangkaian penjumlahan diatas dapat dibuat sebagai berikut: x y 0 0 1 1

Sh Ch 0 0 1 0 1 0 0 1

0 1 0 1

Dari tabel kebenaran ini dapat diperoleh persamaan: Sh = x y + xy = x + y ; Ch = xy

(5.9)

Pemberian subskrip h kepada S dan C pada persamaan ini ditujukan untuk menunjukkan sifatnya sebagai penju paruh (half adder). Penamaan sebagai penjumlah paruh ini muncul dari ketidak-mampuan menerima simpanan dari hasil penjumlah untuk bit dengan bobot dibawahnya. Rangkaian logika untuk pers. (5.9) digambarkan pada Gambar 5.8.

x

x

y

y Sh


Sh

5

x

Ch

y x y

Ch

x

Sh

y

Ch

(a)

(b)

Gambar 5.8. Rangkaian dan simbol penjumlah paruh

Sekarang perhatikan penjumlahan dua bilangan biner yang masing-masing terdiri dari 3 bit: 101 + 111. Dengan memakai hukum perjumlahan yang disebut-kan sebelumnya, maka diperoleh hasil perjumlahan sebagai berikut 111 101 111 1100

simpanan (carry)

Perhatikan bahwa untuk bit kedua, ketiga, dan seterusnya, dari kanan, diper-lukan juga masukan untuk penjuml simpanan dari perjumlahan bit di kanan-nya, dan ini tidak dimiliki oleh penjumlah yang telah diuraikan sebelum Pen-jumlah yang memiliki 3 masukan disebut "Penjumlah penuh" (Full Adder). Karena, seperti yang akan ditunjukkan kemudian, satu penjumlah penuh dapat dibentuk dari dua penjumlah den dua masukan, maka penjumlah dua masukan disebut "Penjumlah Paruh" (Half Adder). Tabel kebenaran dan peta Karnaugh penjumlah penuh dapat dibuat seperti ditunjukkan pada Gambar 5.9. Dari t kebenaran dan peta Karnaugh pada Gambar 5.9 dapat diperoleh persamaan Sum dan Carry sebagai berikut : Sf = x y z + x y z + x y z + x y z = (x y + x y) z + (x y + x y ) z = (x + y) z + (x + y) z = (x + y ) + z

(5-10)

Cf = xy + xz + yz = xy + (x y + xy )z = xy + (x + y) z x

y z

S C

0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

0 1 1 0 1 0 0 1

0 1 0 1 0 1 0 1

0 0 0 1 0 1 1 1


5

Gambar 5.9. Tabel Kebenaran dan Peta Penjumlah penuh

Perhatikan bahwa z pada persamaan-persamaan di atas dapat dipakai untuk masukan bagi simpanan pada penju sebelumnya. Kalau kita bandingkan pers.(5.10) dengan pers.(5.9), maka dapat dilihat bahwa: Sf = Sh + z

(5.11)

Cf = z Sh + Ch

Diagram rangkaian persamaan ini ditunjukkan pada Gambar 5.10 yang juga menunjukkan bahwa satu penjumla penuh dapat dibuat dari 2 penjumlah pa-ruh.

x y

Sf

z

Cf (a)

Gambar 5.10. Rangkaian penjumlah penuh.

Penjumlah untuk beberapa bit dapat dibentuk dengan menghubungkan bebe-rapa buah penjumlah penuh, Carry keluaran (carry-out) penjumlah bit rendah di-umpankan ke Carry masukan (carry-in) penjumlah bit lebih tinggi Gambar 5.11(a) ditunjukkan hubungan 4 penjumlah penuh yang membentuk penjumlah bi-ner 4-bit yang secara diagram dapat juga digambarkan seperti pada Gambar 5.11(b). Jenis penjumlah lain seperti penjumlah BCD ata penjumlah Desimal dapat disusun dengan cara yang sama. Di pasaran ter-sedia rangkaian terpadu penjumlah pe untuk cacah bit tertentu, misalnya pen-jumlah 4-bit SN7483.


5

Cout

C3

C2

C1

Cin

Gambar 5.11. Hubungan penjumlah biner 4-bit.

5.5 Rangkaian pengurang

Seperti telah diterangkan di bab sebelumnya, operasi pengurangan dapat di-laksanakan dengan penjumlahan de komplemen bilangan pengu-rang. Ini tidak berarti bahwa rangkaian untuk pengurangan tidak dapat dibentuk. Y perlu diperhatikan dalam operasi pengurangan adalah adanya pinjaman (borrow) dari bit yang lebih mahal bila pengurang lebih besar dari pada bit yang dikurangi.

Sebagaimana pada penjumlah, dalam hal pengurangan juga ada pengurang paruh dan pengurang penuh. Kalau k operand disebut x dan y, selisih disebut D (difference) dan pinjaman disebut B (borrow), maka tabel kebenaran pengurang paruh dapat dibuat seperti pada Gambar 5.12.

x 0 0 1 1

y 0 1 0 1 (a)

D 0 1 1 0

B 0 1 0 0

x 0 0 0 0 1 1 1

y 0 0 1 1 0 0 1

z 0 1 0 1 0 1 0

D 0 1 1 0 1 0 0

B 0 1 1 1 0 0 0

1

1

1

1

1


5

(b)

Gambar 5.12. Tabel-tabel kebenaran rangkaian pengurang (a) pengurang paruh: D = x - y (b) pengurang penuh: D = x - y - z

Dari Gambar 5.12 dapat diperoleh persamaan: Dh= xy + xy = x + y Bh= xy

(5.12)

Pada Gambar 5.12(b) ditunjukkan tabel kebenaran pengurang penuh dan dari tabel tersebut diperoleh persamaa Df = xyz + xyz + xyz + xyz = ( xy + xy)z + (xy + xy )z = (x + y) + z

(5.13)

Bf = xyz + xyz + xyz = xy + (xy+ xy)z = xy + z (x + y)

Perhatikan bahwa jumlah untuk penjumlah paruh sama dengan selisih untuk pengurang paruh dan jumlah untuk penjumlah penuh mempunyai persamaan yang sama dengan selisih untuk pengurang penuh. Selanjutnya, pinjam untuk pengurang penuh akan sama dengan simpanan pada penjumlah penuh bila x di-gantikan dengan x. Jadi da dilihat bahwa pengurang penuh dapat dibuat dari penjumlah penuh dengan memberikan inverter pada masukan logika pin-jam-annya. Rangkaian pengurang penuh ditunjukkan pada Gambar 5.13 .


5

Gambar 5.13. Rangkaian pengurang penuh.

5.6 Pengubah Kode

Informasi yang diolah dalam sistem digital dapat dikodekan secara berbeda dari satu sistem ke sistem lain. Bila sistem digital yang menganut sistem pengkodean yang berbeda hendak kita gabung, maka kita membutuhkan p bahan kode dari kode satu mesin kekode mesin yang lain. Hanya dengan peng-ubah kode ini kedua mesin menj "compatible" (dapat disambung/hubungkan satu sama lain). Jelaslah kalau masukan rangkaian pengubah kode i merupakan kode-kode biner dalam satu sistem kode, misalnya A, yang dipakai mesin x, maka keluarannya haru kode biner dalam sistem kode yang lain, misalnya B, yang di---kenal oleh mesin y. Sebagai contoh, perhatikanl sistem kode BCD dan Excess-3 yang telah diterangkan dalam Bab 1, yang kembali ditunjukkan pada Gambar 5 Karena baik kode BCD maupun kode XS-3 terdiri atas 4 angka biner (bit), maka rangkaian pengubah kode yang dibutuhkan akan mempunyai 4 masukan dan 4 keluaran. Misalkanlah peubah masukan kita sebut a, b, c, d, dan peubah keluar-an kita sebut P, Q, R, S. Maka tabel keben rangkaian yang dicari adalah hubungan yang ditunjukkan dalam tabel diatas. Perlu dicatat kembali bahwa untuk yang lebih besar dari 9 desimal, kombinasi masukannya merupakan abaikan (don't care). Dalam Gambar 5.14(b ditunjukkan peta Karnaugh untuk keempat fungsi keluar-an. Dari peta tersebut dapat diperoleh persamaan-persa keluaran sebagai berikut : P = a + bc + bd

R = cd + cd

Q = bc + bd + bcd

S=d

yang rangkaian realisasinya dapat digambarkan dengan mudah.

Angka Kode BCD Kode XS-3 desimal a b c d P Q R S 0 1 2 3 4 5 6 7 8 9

0000 0001 0010 0011 0100 0101 0110 0111 1000 1001

0011 0 100 0 101 0 110 0 11 1 1 000 1 001 1 010 1 011 1 100


5

(b)

Gambar 5.14. Pengubah kode BCD ke XS-3

Perlu diperhatikan bahwa walaupun ada suku yang dapat dipakai secara ber-sama, seperti suku cd, ternyata pem suku bersama ini tidak memperseder-hana fungsi secara keseluruhan karena untuk S suku ini bergabung membe Contoh lain, misalnya kita hendak menampilkan kode BCD ke penampil lampu LED 7-segmen. Dalam Gambar digambarkan penamaan segmen-seg-men LED 7-segmen dan tabel kebenaran pengubahan kode yang dibutuhka Berdasarkan tabel kebenaran tersebut dapat disusun peta Karnaugh seperti yang juga ditunjukkan dalam gam tersebut. Dengan meminimalkan masing-masing fungsi dapat diperoleh fungsi realisasinya sebagai berikut: a(A,B,C,D)=

Σ

m(0,2,3,5,7,8,9)

= ABD + ACD + ABD + ABC

b(A,B,C,D)= Σ m(0,1,2,3,4,7,8,9)

= AB + BC + ACD + ACD

c(A,B,C,D)= Σ m(0,1,3,4,5,6,7,8,9)

= AD + AB + BC

d(A,B,C,D)= Σ m(0,2,3,5,6,8)

= ABC + ACD + BCD + ABCD

e(A,B,C,D)= Σ m(0,2,6,8)

= ACD + BCD

f(A,B,C,D)= Σ m(0,4,5,6,8,9)

= BCD + ABC + ABD + ABC

g(A,B,C,D)= Σ m(2,3,4,5,6,8,9)

= ABC + ABC + ABD + ABC

Namun, karena konversi kode ini merupakan fungsi keluaran ganda, maka akan diperoleh realisasi yang lebih m bila diminimalkan secara bersama, yaitu dengan mendahulukan penggabungan suku-suku bersama daripada penggabungan suku-suku masing-masing fungsi secara terpisah. Dalam Gambar 5.15 di-tunjukkan penggabung yang harus diguna-kan pada satu fungsi diberi nomor berlingkaran, yaitu: 1 untuk a; 2 untuk a , f dan g; 3 untuk untuk b; 5 untuk d dan e; 6 untuk d dan e; 7 untuk f, 8 untuk f dan g; dan 9 untuk g; . Dalam fungsi-fungsi lain penggabungan ini dapat digantikan dengan penggabungan lain. Penggabungan bersama ini menghasilkan fungs minimum sebagai berikut:


5

00 00 1 01 11 1 10 1

01

1

11

10 1 1

1


5

00 1 1 1 1

01 1

00 00 1 01 11 10 1

01

00 01 11 10

11

10 1 1

1

11

10 1

1

00 00 1 01 1 11 1 10

01 1 1 1 1

11

00 00 1 01 11 10

01 1 1

11

Gambar 5.15. Konversi kode BCD ke LED 7-segmen


1

10 1 1

10 1 1

00 00 1 01 11 1 10 1

01

00

01 1 1

00 01 11 1 10 1

1 1

1

5

Gambar 5.16. Rangkaian Pengubah kode BCD ke LED 7-segmen

Perhatikan penghematan yang dicapai dengan menggunakan bebrapa gerbang secara bersama untuk realis segmen. Di pasaran tersedia pengubah kode BCD-ke-LED 7-segmen dalam bentuk rangkaian terpadu (IC) skala m (MSI, Medium Scale Integration) dengan nama “BCD-to-Seven-Segmen Driver/Decoder dengan nomor ti dan 49, misalnya 7447, 74L47, 74LS47 dan sebagainya. Pada Gambar 5.17 ditunjuk-kan logika dan rangk tipe 46 dan 47.

Desimal/ Masukan Fungsi LT RBI D C

0 1 2 3 4 5 6 7

1 x 1 1 1 1 1 1

1 1 x x x x x x

BI/ Keluaran ke LED 7-seg B A BR0 a b c d e f g 0000 1 1 111 1 10 0001 1 0 110 0 0 0 0010 1 110 1 1 01 0011 1 111 1 0 01 0100 1 0 110 0 11 0101 1 1 011 0 11 0110 1 0 011 1 11 0 111 1 1 110 0 00


5

8 9 1 1 1 1 1 1 x

10 11 12 13 14 15 BI RBI B0 0

1 1 x x x x x x x 1 x

x x 1 1 1 1 1 1 x 0 x

1000 1001 010 1 011 1 100 1 10 1 1 110 1 111 1 xxx 0 0000 xxx 1

1 1

1 111 1 11 1 110 0 11 0 001 1 01 0 011 0 01 0 100 0 11 1 001 0 11 0 001 1 11 0 000 0 00 0 000 0 00 0 00000 0 0 1 1 1 11 1 1

Catatan : LT= Lamp Test 1 RBI=Ripple Blanking Input BI/RB0= Blanking Input/ Ripple Blanking Output

Gambar 5.17. Rangkaian terpadu pengubah BCD-ke-LED 7-segmen tipe 47.

Perbedaan Gambar 5.17 dengan Gambar 5.15 (b) hanya pada kode untuk 10 s/d 15 dan adanya kendali ma RBI dan BI/RBO pada IC tipe 47. Dalam Gambar 5.15(b), semua kode untuk 10-15 akan menghasilkan ke sedang-kan pada Gambar 5.17 dibentuk kode gambar tambahan. Pada Gambar 5.17, BI (Blanking Input) h berlogika 1 agar ada keluaran yang hidup (logika 1); bila BI= 0, semua keluaran akan berlogika 0. Sinyal R Blanking Input) mengendali-kan penampilan angka nol, yaitu RBI= 0 untuk menampilkan nol. Sinyal BI/R (Blanking Input/Ripple Blanking Out-put)= 1 dan LT (Lamp Test)= 0 membuat semua sinyal keluaran ber Dalam operasi normal, LT selalu di-buat berlo-gika 1. Perhatikan bahwa sinyal masukan yang dibiarkan te berlogika 1.

5.7 Multiplexer

Multiplexer dikenal juga dengan nama Data Selector (Pemilih Data). Fungsi peralatan ini adalah untuk salah satu dan hanya satu dari sekumpulan masukan-datanya ke keluarannya. Pemilihan masukan mana ya dilalukan diten-tukan oleh kombinasi sinyal yang diberikan pada masukan kendalinya (control input). Un data yang ke i, artinya membuat keluaran sama dengan data masukan ke i, yaitu Z = Ii , sukumin yang dibe

peubah kendali, sebut saja mi, dibuat berlogika 1. Jadi, untuk memilih salah satu dari 2n masukan, dibutuh kendali. Dengan demikian keadaan/logika keluaran multiplexer, disingkat dengan MUX, dapat dituliskan 2n-1

Z = Σ mi Ii i=0

Sebagai contoh, untuk MUX dengan 4 masukan data, yang disebut juga se-bagai MUX 4 x 1, ada n = 2 sin Bila kita sebut sinyal kendali tersebut sebagai A dan B, dan masukan datanya disebut I0, I1, I2 dan I3, mak keluarannya dapat ditulis : Z = m0 I0 + m1 I1 + m2 I2 + m3 I3


5

= A B I0 + A B I1 + A B I2 + A B I3

Fungsi logika MUX 4 x 1 ini dapat ditunjukkan dalam bentuk tabel kebenar-an seperti yang ditunjukkan p 5.18 (a) dan rangkaiannya dapat disusun seperti pada Gambar 5.18(b). Simbol Mux ditunjukkan pada Gam Dalam bentuk rangkaian terpadu (IC), MUX yang paling umum diperguna-kan adalah kemasan-kemasan atas 4, 2, atau 1 MUX dalam satu ke-masan, yaitu MUX 2x1 (quadraple 2-to-1) misalnya SN74LS258, MU (dual 4-to-1) misalnya SN74LS253, MUX 8x1 (single 8-to-1) misalnya SN74LS251, dan MUX 16x1 (sin Penggunaan serpih-serpih MUX ini memegang peran-an yang sangat penting dalam sistem digital yang m sistem bus di mana beberapa kumpulan data yang berbeda fungsinya dilalukan pada sekumpul-an kawat y dalam kurun waktu yang berbeda, umpamanya multiplexing data dan alamat (address) memori pada komp Walaupun multiplexer secara khusus berfungsi sebagai pemilih data, peralat-an ini juga dapat digunakan u merealisasikan rangkaian kombinasi secara umum. Sebagai contoh, perhatikanlah fungsi yang tabel keben ditunjuk-kan pada Gambar 5.19(a). Secara lengkap fungsi ini dapat dituliskan sebagai: Z= a b c + a b c + a b c + a b c = ab+abc+abc

AB

Z

0 0

I0

0 1

I1

1 0

I2

1 1

I3

I0 I1 I2

(a)

I3


5

A B

00

I0 I1

01

I2 I3

10 11 (c)

Gambar 5.18. Rangkaian dasar Multiplexer.

MUX 4-ke-1

a b c 0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

Z 1 1 0 1 1 0 0 0

1 c c 0

(a)

1 a 0 a

a

b (b)

a

b (c)

Gambar 5.19. Realisasi dengan Multiplexer.

Perhatikan bahwa Z = 1 bila a b = 1. Bila a b = 1, Z= c dan bila ab = 1 maka Z= c. Untuk kombinasi a dan Z= 0 (Ingat bahwa Z= 1 hanya bila salah satu sukumin penyusunnya berharga 1). Jadi, fungsi Z dapat dire dengan MUX dengan memilih a dan b sebagai masukan kendali dan c sebagai masukan data, seperti di dalam Gambar 5.19(b). Variasi lain dapat dibuat dengan memilih b dan c sebagai masukan kendali dan a s masukan data. Dalam hal ini Z ditulis sebagai: Z= a b c + a b c + a b c + a b c =bc + a bc+abc file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab05.htm (21 of 30)5/8/2007 2:46:03 PM

5

dan realisasinya seperti ditunjukkan pada Gambar 5.19(c).

5.8 Dekoder

Dekoder juga merupakan peralatan yang sangat umum pemakaiannya. Ditin-jau dari keadaan aktif keluara dekoder dapat dibedakan atas "non-inverted-outputs" dan"inverted-outputs". Rangkaian dekoder "inver meng-hasilkan satu, dan hanya satu, dari sejumlah keluarannya yang berlogika 0 sedang-kan keluaran lain berlogika 1. Sebaliknya, dalam dekoder non-inver-ted-outputs hanya satu keluaran yang berlogika 1 seda keluaran lain berlogi-ka 0. Pemilihan keluaran ditentukan oleh sekumpulan masukan kendali. Untuk n siny dapat dipilih satu dari 2n keluaran yang berlogika 0 atau 1 (tergantung atas jenis keluaran dibalik atau tida atau non-inverted out-puts). Fungsi kelu-aran dekoder dapat dituliskan sebagai berikut: non-inverted: zi = mi , i= 0,1,.. (2n-1) zi = mi = Mi , i= 0,1,... (2n-1)

inverted:

dengan mi dan Mi adalah sukumin dan su-kumax dari peubah masukan/kendali. Untuk dekoder 2x4 yang keluarannya tak dibalik, maka tabel kebenarannya dapat dibuat sebagai berikut:

Perhatikan bahwa hanya 1 dari ke 4 keluarannya yang berkeadaan 1 sedang-kan selebihnya berkeadaan 0. bentuk gerbang-gerbang diskrit skala kecil, rang-kaian logika dekoder ini dapat disusun seperti pada Gam Dalam prak-tek sehari-hari, dekoder seperti yang ditunjukkan pada gambar ini jarang diguna-kan karena k serpih dekoder khusus dalam skala menengah (MSI) yang lebih murah dan lebih rapi.

A

AB

Z0

AB

Z1

AB

Z2

AB

Z3

B

Gambar 5.20. Rangkaian dasar Dekoder 2x4 file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab05.htm (22 of 30)5/8/2007 2:46:03 PM

5

Salah satu serpih dekoder yang sangat banyak digunakan dalam sistem digital adalah dekoder 3-ke-8, yang dengan nomor tipe, antara lain, 74LS138 (buatan TI,Texas Instruments) dan 8205 (buatan Intel) dari jenis dibalik yang simbol logika dan tabel kebenarannya ditunjukkan pada Gambar 5.21. Per-hatikan bahwa sel kendali pemilihan, pada umumnya juga dise-diakan tambahan kendali: G2A, G2B dan G1 pada 74LS138 d

dan E1 pada 8205. Dengan kendali tambahan ini dimungkinkan pengoperasian yang tidak satu pun keluara berkeadaan aktif dan, dalam praktek, ini sangat membantu menyederha-nakan realisasi rancangan kita.

Sebagaimana multiplexer, dekoder juga dapat digunakan untuk merealisasi-kan fungsi-fungsi logika komb Sebagai contoh, perhatikan fungsi: f = Σ m(3,5,6,7) = a b c + a b c + a b c + a b c = m3 m5 m6 m7

Sukumin-sukumin m3, m5, m6 dan m7 sudah tersedia sebagai keluaran dekoder dengan keluaran dibalik se

74LS138 atau 8205 di atas. Karena itu, untuk merealisasikan fungsi ini kita cukup mengambil keluaran de menghasilkan sukumin-sukumin penyusun fungsi tersebut dan mengumpankan nya ke satu NAND. Denga menggunakan dekoder 74LS138 di atas, misalnya, kita dapat tuliskan persamaan fungsi di atas sebagai be f = Y3 Y5 Y6 Y7

Dalam hal ini kita tidak perlu melakukan penyederhanaan fungsi. Untuk rea-li-sasi ini kita harus member semestinya bagi kendali tambahan kendali yaitu: G1 G2A G2B = 100 untuk 74LS138 dan E3 E2 E1 = 100 u seperti ditunjukkan dalam Gambar 5.22.

G1 G2 1 0 1 0 1 0 1 0

CBA 001 001 001 001

1 0 001 1 0 001

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1


5

1 1 x 0

0 0 1 x

001 001 xxx xx x

1 1 1 1

1 1 1 1

1 1 1 1

1 1 1 1

1 1 1 1

1 1 1 1

0 1 1 1

1 0 1 1

(a) E1 E2 E3 0 0 0 0 0 0 0 0 x 1 x

0 0 0 0 0 0 0 0 x x 1

1 1 1 1 1 1 1 1 0 x x

A2 A1 A0

00 00 00 00 00 00 00 00

0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 1 1 0 0 1 1 1 1 1 1 0 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 x x x 1 1 1 x x x 1 1 1 x x x 1 1 1

1 1 1 0 1 1 1 1 1 1 1

1 1 1 1 0 1

1 1 1 1 1 0

1 1 1 1 1 1

1 1 1 1 1 1

1 0 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1

(b) Gambar 5.21. Simbol logika dan tabel kebenaran dekoder 3x8. (a) 74LS138, (b) 8205

5.9 ROM

ROM, singkatan daripada Read Only Memory, merupakan rangkaian peng-ingat (memori) yang hanya dap tanpa dapat ditulis. Pada dasarnya, ROM hanyalah rangkaian kombinasi dengan keluaran ganda (multiple Pemberi-an nama memori bagi rangkaian ini didasarkan atas kenyataan bahwa setiap kom-binasi masukan akan memberikan kombinasi keluaran sesuai dengan rangkaian yang sudah disusun sebelumnya. Kombina ini dipandang sebagai alamat sel memorinya sedangkan kombinasi keluarannya dipandang seba-gai data y disimpannya.


5

Gambar 5.22. Realisasi dengan dekoder 138 dan 8205

Penulisan data isi pengingat ini membutuhkan proses yang berbeda dari ope-rasi normal. Ada jenis ROM dapat ditulisi dalam proses fabrikasi dengan masker (mask) khusus; ada yang dapat difabrikasi dengan sej lebur yang lebih murah harganya, biasa disebut sebagai field-programmable ROM atau Eraseable Program (EPROM). Jenis pertama, yang biasa disebut MROM (Mask ROM) atau ROM saja, merupakan jenis ROM paling mahal dan hanya dibuat dalam jumlah besar, lebih dari 1000 serpih (chip). EPROM merupakan jen yang sangat banyak dipergunakan dan sangat membantu dalam pekerjaan perancangan dan pembuatan per suatu sistem digital. Penghapusan isi EPROM yang banyak dilakukan adalah dengan memberikan sinar ul (UV) yang cukup banyak sehingga sering juga disebut UVEPROM. Tetapi sekarang sudah banyak juga di dapat dihapus dengan aliran lis-trik tegangan agak tinggi, jenis ini disebut juga sebagai EAROM (Electrica Alterable ROM) atau EEPROM (Electrically Eraseable Program-mable ROM). ROM terdiri atas 2 bagian: dekoder di bagian masukan dan matrik OR di bagian keluaran. Bagian masuk menyediakan sukumin dan bagian keluaran menjumlahkan (meng-OR-kan) sukumin penyusun fungsi kelu OR pada keluaran direalisasikan dengan diode yang berfungsi sebagai saklar (switch). Diode saklar bagi s penyusun dihubungkan, diode saklar bagi sukumin yang bukan penyusun dilepas/diputus. Kombinasi yang keluaran da-pat dipilih dengan memberikan kombinasi tertentu pada masukan pemilih pada dekoder. Jadi, kombinasi masukan sama dengan pemilihan alamat da-lam pengertian memori secara umum. Kumpulan k dapat dipandang se-ba-gai satu kesatuan membentuk kata data (data word) dan cacah saluran keluaran me cacah bit dalam satu kata dan disebut sebagai panjang kata. Untuk melihat bagaimana struktur internal suatu ROM, kita perhatikan fungsi-fungsi berikut: f0 = Σ m(2,3,5,6,7)= m2 m3 m3 m6 m7 = a bc + a bc + abc + abc + abc f1 = Σ m(0,1,2,6) = m0 m1 m2 m6 = a b c + a b c + a bc + abc f2 = Σ m(2,3,4,7) = m2 m3 m4 m7 = a bc + a bc + abc + abc f3 = Σ m(0,1,4,6) = m0 m1 m4 m6 =abc +abc+abc +abc

Untuk merealisasikan fungsi dengan ROM, semua sukumin penyusun disaji-kan dengan lengkap. Berdasa sukumin-sukmin tersebut ditentukan diode mana yang disambung dalam ROM. Realisasi ROM untuk fung atas di-tunjukkan pada Gambar 5.23. Untuk penyederhanaan penggambaran, elemen saklar pada Gambar 5.23(a) sering digambarkan dengan si titik atau tanda x seperti pada Gambar 5.23(b). Dari Gambar 5.23 dapat dilihat bahwa bila sukumin mi aka

seba-gai salah satu penyusun di satu keluaran ROM, maka elemen saklar (switching ele-ment) yang meng keluaran dekoder mi dengan saluran keluaran terse-but dibuat terhubung. Karena sukumin m6, misalnya,

bagi fungsi f0, maka saluran m6 dihubungkan ke saluran f0. Bila m6 berlogika 1, maka f0 akan ikut berlogi

bila m6 dan semua saluran mi yang lain yang terhubung ke f0 berlogika 0, maka f0 akan mengikuti teganga V) dan juga berlogika 0. file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab05.htm (25 of 30)5/8/2007 2:46:03 PM

5

Dalam realisasi dengan ROM ini, walaupun ada sukumin keluaran dekoder yang tak digunakan, tak tersam salah satu saluran keluaran, kombinasi alamat bersangkutan tetap didekodekan. Jadi, ditinjau dari segi mem yang tak pernah diakses.


5

m0 m1 m2 m3 m4 m5 m6 m7

Gambar 5.23. Contoh realisasi dengan ROM

5.10 PLA dan PAL

PLA (Programmed Logic Array) hampir sama dengan ROM dalam fungsi yang dilakukannya. Jadi PLA ju digunakan untuk merealisasikan fungsi-fungsi logika yang berkeluaran ganda dengan masukan juga ganda Multiple In-put Multiple Output). Perbedaan antara PLA dengan ROM terletak pada rang-kaian awalnya. yang menentukan alamat kata yang akan dibaca pada ROM, dalam PLA digantikan dengan matriks AND menghasilkan sukumin dari peubah masukan. Dalam hal ini, hanya sukumin yang dibutuhkan saja yang d lisasikan sehingga fabrikasinya lebih hemat dibandingkan ROM, terutama jika banyak sukumin yang tak d Dalam Gambar 5.24 ditunjukkan realisasi fungsi-fungsi yang ditunjukkan pada Gambar 5.23 sebelumnya. rangkaian tersebut diperoleh setelah dila-kukan penyederhanaan fungsi menjadi: f0 = Σ m(2,3,5,6,7)= a c + b f1 = Σ m(0,1,2,6)= a b + b c f2 = Σ m(2,3,4,7)= b + a c f3 = Σm(0,1,4,6)= a b + a c

Perhatikan bahwa pemasangan elemen saklar antara saluran masukan dengan sumber tegangan positif mem operasi AND karena satu saluran kata yang terhubung ke sumber tegangan positif akan berlogika 1 hanya saluran masukan yang terhubung ke saluran kata tersebut berlogika 1. Seperti pada ROM, saluran kata dan keluaran dihubungkan secara OR. Jadi sebenarnya PLA merupakan kombinasi matriks AND dan matriks

Perhatikan juga bahwa rea-lisasi dengan PLA membutuhkan proses penyederhanaan (minimisasi) terlebih berbeda dengan ROM yang membutuhkan penyediaan semua sukumin. file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab05.htm (27 of 30)5/8/2007 2:46:03 PM

5

PAL (Programmable Array Logic) merupakan rangkaian kombinasi ter-pro-gram yang semakin luas peng dalam merealisasikan sistem logika dengan banyak keluaran dan tersedia dalam bentuk serpih rangkaian te sekala menengah dan besar (MSI dan LSI). Perbedaan antara PAL dan PLA terle-tak pada rangkaian kelua Kalau dalam PLA, baik matrik AND di bagian masukan maupun matriks OR di bagian keluaran dapat dip maka dalam PAL hanya matrik AND di bagian masukan yang dapat diprogram, sedangkan matriks OR di keluaran sudah terhubung tetap. Fungsi-fungsi yang sebelumnya telah direalisasikan dengan ROM dan PLA, dapat direalisasikan dalam PA hubungan seperti ditunjukkan Gambar 5.25. Semua jalur alamat yang bertanda x pada satu jalur keluaran m (bagian masukan) membentuk satu sukumin dan semua sukumin yang bertanda x pada satu jalur keluaran dan menghasilkan fungsi keluaran f. Untuk membentuk sukumin ac bagi fungsi f0, sebagai contoh, maka a c dihu-bungkan ke jalur yang pada gilirannya akan membentuk f0. +V

Saluran kata

Gambar 5.24. Realisasi dengan PLA


5

f3 = ab + ac f2 = b + ac f1 = ab + bc f0 = ac + b

Gambar 5.25. Realisasi dengan PAL 5.11 Soal Latihan 1. Gambarkanlah diagram pohon 3 tingkat dan 4 tingkat daripada fungsi: f = (AB + C)(D + E + FG) + H

2. Dengan menggunakan gerbang OR dan AND, tentukanlah realisasi minimum dengan logika 2 tingka tingkat dari fungsi f = Σ m (0,3,4,6,7,8,11,12,13,15) Tentukanlah harga realisasi masing-masing ?

3. Dengan menggunakan gerbang NOR dalam logika 2 tingkat realisasikanlah fungsi minimum dari fung f= Σ m(0,2,5,8,10,11,12,13,15,18,21,26,27,28,29,30,31) Ulangi untuk realisasi dengan 3 tingkat NOR.

4. Buatlah rangkaian yang dapat menjumlahkan dua bilangan BCD (Binary Coded Decimal) 1 digit. Lan untuk dua bilangan BCD 3 digit. 5. Realisasikanlah fungsi minimum dari f(a,b,c,d) = Σ m (0,1,2,4,5,7,11,15)

dengan menggunakan multiplexer (MUX) 8-ke-1 dengan masukan kontrol a,c, dan d. Lakukan juga de 4-ke-1, tentukan sendiri masukan kontrolnya. file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab05.htm (29 of 30)5/8/2007 2:46:03 PM

5

6. Realisasikanlah fungsi dalam soal nomor 5 dengan menggunakan dua buah dekoder 3 x 8.

7. Rancanglah rangkaian logika untuk mengubah kode dari BCD ke Gray dan gambarkan rangkaiannya 8. Realisasikanlah fungsi pengubah kode dalam soal nomor 7 dengan meng-guna-kan: a. ROM


6

6 FLIP-FLOP

Semua rangkaian logika yang telah diuraikan di bagian depan adalah rang-kaian logika kombinasi yang kead keluarannya setiap saat hanya ditentukan oleh kombinasi masukan yang diberikan pada saat itu. Setiap sistem akan mempunyai bagian yang merupakan rangkaian kombinasi. Disamping itu, dalam sistem digital juga, pad umumnya, dipergunakan bagian rangkaian yang dapat mengingat keadaan keluarannya sebelumnya dan kelua untuk suatu kombi-nasi masukan tertentu juga tergantung atas keadaan keluarannya sebelum masuk-an itu di Bagian rangkaian demikian disebut sebagai rangkaian berurut (sequential). Rangkaian logika berurut juga pad umumnya memakai rangkaian logika kombinasi, setidak-tidaknya pada rangkaian masukannya. Rangkaian logika berurut dibedakan atas dua jenis, yaitu serempak (synchro nous) dan tak-serempak (asynch Dalam rangkaian serempak, perubahan keadaan keluaran hanya terjadi pada saat-saat yang ditentukan saja. Walaupun masukan berubah diantara selang waktu yang ditentukan itu, keluaran daripada rangkaian itu tidak berubah. Berbeda dari rangkaian yang serempak, keluar-an dari pada rangkaian tak-serempak berubah menur perubahan masukannya dan keluaran itu dapat berubah setiap saat masukan berubah. Umumnya rangkaian ta serempak ini memakai unsur tundaan waktu pada lintasan umpan baliknya. Tundaan waktu ini biasanya dipe dari gerbang-gerbang pada lintasan itu. Adanya tundaan waktu itu kadang-kadang membuat rangkaiannya tid dan rangkaian mungkin mengalami kondisi berpacu (race condition) dimana satu per-ubahan masukan menye lebih dari satu perubahan keluaran. Karena kesu-litan ini, dan juga karena pemakaiannya tidaklah seluas pem rangkaian serempak, maka rangkaian tak-serempak tidak dibahas dalam buku ini dan di-cadangkan sebagai m untuk pembahasan rangkaian logika lanjutan. Unsur pengingat (memory) yang paling umum dipakai pada rangkaian ber-urut serempak adalah flip-flop. Se flop dapat menyimpan satu bit (binary digit) informasi, baik dalam bentuk sebenarnya maupun bentuk komplemennya. Jadi, flip-flop, pada umumnya mempunyai dua keluaran, yang satu merupakan komplemen d lainnya. Tergantung atas cara bagaimana informasi di-simpan ke dalamnya, flip-flop dibedakan atas beberapa RS, JK, D dan T. Dalam bab ini akan diuraikan jenis-jenis ini satu demi satu.

6.1 Tundaan waktu

Setiap sinyal yang dilalukan pada suatu komponen elektronika membu-tuhkan waktu untuk bergerak dari ter masukan ke terminal keluaran. Dan karena gerbang-gerbang logika juga pada umumnya dibuat dari kompone ponen elektronika, maka sinyal masukan pada setiap gerbang juga membutuhkan waktu untuk mencapai term keluaran, munculnya efek masukan itu di keluar-an. Waktu yang dibutuhkan tersebut dinamakan tundaan wak (time delay) atau tundaan perambatan (propagation delay). Semakin banyak gerbang yang harus dilalui oleh s untuk bergerak dari masukan ke keluaran suatu rangkaian logika, semakin lama pula tundaan waktu yang dialaminya. Sebagai contoh, per-hatikanlah perambatan sinyal yang melalui suatu inverter (gerbang NOT). K sinyal masukan yang semula berkeadaan 0 diubah menjadi 1, maka sinyal keluar-an berubah dari 1 ke 0. Teta perubahan itu tidaklah seketika, melainkan beberapa nano-detik (ns) kemudian (untuk gerbang-gerbang rangk terpadu, IC). Pada saat masukan naik dari 0 ke 1, keluaran turun dari 1 ke 0 setelah ∈1 detik kemudian dan p masukan turun dari 1 ke 0, keluaran naik dari 0 ke 1 setelah ∈2 detik kemudian. Pada umumnya ∈1 ∈2, wal

dalam analisis kedua tundaan ini sering dianggap sama. Secara diagram, hubungan masukan-keluaran ini dig


6

kan dalam diagram waktu Gambar 6.1.

x

x

waktu x x waktu ε1

ε2

Gambar 6.1. Tundaan waktu pada inverter

Perlu diperhatikan bahwa perubahan sinyalnya sebenarnya tidaklah curam tegak, tetapi mempunyai kemiring tertentu. Tetapi dalam kebanyakan analisis, untuk memudahkan penggambaran, sinyal-sinyal dalam sistem di dianggap curam sempurna (tegak lurus terhadap sumbu waktu). Ada kalanya, unsur tundaan waktu sengaja ditambahkan kepada suatu rangkaian logika. Untuk memperjelas pengertian tundaan waktu ini, perhatikan suatu gerbang AND dua masukan yang pada sa masukannya diberikan suatu tundaan waktu seperti yang ditunjukkan pada Gambar 6.2. Andaikan tundaan w unsur penunda adalah σ nanodetik (ns) dan tundaan waktu gerbang AND adalah ∈ ns. Supaya lebih sederhan tundaan waktu naik dianggap sama dengan tundaan waktu turun. Dalam Gambar 6.2 ditunjukkan hubungan a masukan dan kelu-aran sistem ini. Perhatikan bahwa keluaran gerbang AND berubah menjadi 1 sete-lah kedu masukannya berkeadaan 1 dan berubah ke 0 setelah salah satu masuk-annya menjadi 0. Jadi, keluaran gerban tertunda naik selama (σ+∈) ns dan tertunda turun selama ∈ ns. Pada umumnya, tundaan waktu gerbang-gerb abaikan (dianggap nol).


6

x

z y

1 x

2σ ns

3σ ns

0

1

2

3

4

5

6

7

8

9

10

1 σ

y

σ

0

1 z ∈

0

∈

∈

∈

σ+∈

t (ns)

Gambar 6.2. Diagram waktu AND dengan tundaan di masukan

6.2 Flip-flop RS

Flip-flop RS atau SR (Set-Reset) merupakan dasar dari flip-flop jenis lain. Flip-flop ini mempunyai 2 masuka disebut S (SET) yang dipakai untuk menyetel (membuat keluaran flip-flop berkeadaan 1) dan yang lain diseb (RESET) yang dipakai untuk me-reset (membuat keluaran berkeadaan 0). Flip-flop RS dapat dibentuk dari du gerbang NOR atau dua gerbang NAND seperti yang ditunjukkan pada Gambar 6.3(a) dan (b).

1 R

0

Q

S

R

0


0

Q

Q-

Q

Q-

6

1 S

Q

0 1

1 0

0 1

1 0

1

1

-

-

0 (a)

1

S

Q

S

Q

0 0 1 1

0 1 R

R

0 1 0 1

Q

1 0 Q-

Q

0 1 Q-

0

(b) Gambar 6.3. Rangkaian dasar flip-flop RS (a) memakai gerbang NOR (b) memakai gerbang NAND

Perhatikan bahwa keluaran dari suatu gerbang diumpan-balik ke masukan gerbang lainnya. Keluaran masinggerbang membentuk keluaran-keluaran dari pada susunan flip-flop RS. Seperti yang ditunjukkan oleh tabel kebenaran pada gambar, untuk flip-flop yang menggunakan ger-bang NOR, masukan 1 pada S membuat flipdiset (Q= 1) dan masukan 1 pada R membuat flip-flop di-reset (Q= 0). Untuk flip-flop yang disusun dari ger NAND, S= 0 menyetel (set) flip-flop dan R= 0 me-reset flip-flop.

Untuk flip-flop dengan NOR, masukan R=S= 0 tidak mengubah keadaan keluaran, artinya keluaran Q dan Q ditunjukkan sebagai Q- dan Q- pada tabel kebenaran dalam Gambar 6.3. Untuk kombinasi masukan R=S= 1, tunjuk-kan dengan "-" pada pada kolom keluaran yang bersangkutan, keadaan keluaran tersebut tidak tentu. I diterangkan sebagai berikut: Andaikanlah untuk R= S = 1 keluaran flip-flop adalah Q= 1. Untuk Q= 1 dan S = 1, maka Q = 0. Tetapi karen 1, maka Q juga harus 0 dan ini jelas berla-wanan dengan pengandaian sebelumnya. Kalau diandaikan Q = 0, juga Q = 0 yang berarti bertentangan dengan sifat flip-flop. Karena itu, untuk flip-flop RS kombinasi masuka = 1 dilarang (tabu). Untuk flip-flop RS dengan NAND, kerjanya sama dengan flip-flop dengan NOR bila tegangan masukan rend dianggap logik 1 dan tegangan masukan tinggi dianggap logik 0, artinya bila kita memakai logika negatif. Ja kebe-naran untuk flip-flop dengan NAND dengan logika negatif akan tepat sama dengan tabel kebenaran unt flop dengan NOR. Untuk keseragaman uraian, maka yang umum dipakai untuk menyatakan kerja flip-flop R tabel kebenaran untuk rangkaian NOR. Dalam hal tundaan waktu, karena setiap masukan hanya melalui satu ger-bang, tundaan waktu untuk flip-flop yang disebutkan di atas dianggap sama dengan tundaan waktu 1 gerbang yang umumnya dalam besaran nano (10-9 detik). Dalam perencanaan sistem dengan flip-flop umumnya kita membutuhkan keadaan keluaran flip-flop itu setel kombinasi masukan tertentu dikena-kan pada masukannya. Keadaan keluaran ini biasanya disebut sebagai "k berikut" (next state) dari flip-flop yang bersangkutan dan sering disimbol dengan Q+. Jadi, untuk keadaan-se

+

Q, maka keadaan-berikut Q daripada flip-flop RS untuk bermacam-macam kombinasi masukan R dan S dap


6

dibuatkan tabel seperti yang ditunjukkan pada Gambar 6.4. Perhatikan bahwa untuk kombinasi masukan yang sama, tetapi keadaan ke-luaran yang berbeda, keadaan-be dapat berbeda. Dengan membuat peta Karnaugh dengan anggapan keluaran untuk kom-bi-nasi masukan yang terlarang seba abaikan (don't cares), dengan catatan masuk-an demikian telah dicegah dari luar, maka persamaan keadaan-b flip-flop RS diperoleh sebagai:

+

Q = S+RQ ;

RS = 0

Persamaan keadaan-berikut ini disebut persamaan karakteristrik flip-flop RS. Syarat RS= 0 harus dipenuhi un menjamin bahwa masukan R dan S tidak akan pernah 1 secara bersama-sama.

S 0 0 0 0 1 1

R 0 0 1 1 0 0

Q 0 1 0 1 0 1

1 1 0 1 1 1

Q+ 0 1 0 0 1 1

Q

SR 00

01 11

0 1

1

10 x

1

x

1

+

Q = S+RQ RS = 0

- terlarang - terlarang

(a)

(b)

Gambar 6.4. Kedaan berikut dari pada flip-flop RS (a) Tabel Kebenaran (b) Peta Karnaugh

Kalau diperhatikan, dapat dilihat bahwa flip-flop RS yang diuraikan di atas akan berubah keluarannya setiap perubahan masukan. Jadi flip-flop ini meru-pakan rangkaian berurut yang tak-serempak (asynchronous), tanp kelengkapan untuk menyerempakkannya dengan rangkaian lain. Untuk memperoleh flip-flop yang dapat bek serempak, perlu ditambahkan gerbang-gerbang untuk me-mungkinkan pemberian sinyal clock (penabuh) yan berfungsi menyerem-pakkan flip-flop itu, artinya keadaan flip-flop hanya akan berubah bila ditabuh (clocked dengan sinyal/pulsa penabuh. Flip-flop RS ditabuh diperoleh dengan menambahkan gerbang AND pada masukannya seperti ditunjukkan pa Gambar 6.5.

R Q CP


6

Q S

Gambar 6.5. Flip-flop RS ditabuh, rangkaian dan simbol Dengan adanya gerbang AND tersebut, R dan S akan berkeadaan 0 bila pulsa penabuh CP (Clock Pulse) berk 1 dan flip-flop tidak akan berubah keadaan. Tanpa pulsa penabuh, artinya CP=0, maka apapun perubahan yan terjadi pada masukan R dan S tidak akan mengubah keadaan flip-flop. Rangkaian flip-flop itu akan merasaka keadaan R dan S hanya bila CP= 1. Tabel kebenaran flip-flop RS ditabuh ini untuk CP= 1 tepat sama dengan kebenaran rangkaian dasar flip-flop RS. Pada Gambar 6.5 juga ditunjukkan simbol flip-flop RS yang umum dipakai. Perlu dicatat bahwa dalam bentu rangkaian terpadu banyak flip-flop RS yang diberikan kelengkapan untuk menyetel dan mereset flip-flop mel masukan terpisah yang diberi nama masukan PRESET dan CLEAR, misalnya IC tipe SN74279 atau SN74LS

6.3 Flip-flop T

Nama flip-flop T diambil dari sifatnya yang selalu berubah keadaan setiap ada sinyal pemicu (trigger) pada masukannya. Input T merupakan satu-satunya masukan yang ada pada flip-flop jenis ini sedangkan keluarann dua, seperti semua flip-flop pada umumnya. Kalau keadaan keluaran flip-flop 0, maka setelah adanya sinyal p keadaan-berikut menjadi 1 dan bila keadaannya 1, maka setelah adanya pemicuan keadaannya berubah menja Karena sifat ini sering juga flip-flop ini disebut sebagai flip-flop toggle (berasal dari skalar toggle/pasak). Flip-flop T dapat disusun dari satu flip-flop RS dan dua gerbang AND seperti ditunjukkan pada Gambar 6.6.

T Q Q T Q

Q+ 0 0 0 1

0 1 1 0 1 1

1 0

Gambar 6.6. Flip-flop T, rangkaian, simbol dan tabel keadaan-berikut.

Perhatikan bahwa keluaran Q di-AND-kan dengan masukan T untuk menghasilkan sinyal R dan keluaran Q d kan dengan T untuk menghasil-kan sinyal S untuk flip-flop RS. Dalam Gambar 6.6 juga ditunjukkan tabel ke keadaan-berikut atau tabel karakteristik. Dari tabel tersebut diperoleh persamaan karakteristik:

+

Q =TQ+TQ


6

T = 0 dalam tabel keadaan-berikut pada Gambar 6.6 berarti tidak ada pulsa pemicu. Umumnya, flip-flop T pe hanya terhadap satu jenis perubahan pulsa apakah perubahan dari 0 ke 1, disebut sebagai sisi depan/naik (lead rising edge) pulsa masukan, atau perubahan dari 1 ke 0, disebut sebagai sisi ikutan/turun (trailing/falling edge masukan. Jenis perubahan pulsa naik disebut juga se-bagai pulsa positif dan perubahan pulsa turun disebut se pulsa negatif. 6.4 Flip-flop JK

Flip-flop JK yang diberi nama berdasarkan nama masukannya, yaitu J dan K. Flip-flop ini mengatasi kelemah flop RS, yang tidak mengizinkan pem-berian masukan R=S= 1, dengan meng-AND-kan masukan dari luar de keluaran seperti dilakukan pada flip-flop T. Rangkaiannya ditunjukkan pada Gambar 6.7.

J

J

Q

K

Q

Q

K Q (a) J 0 0 0 0 1 1 1

K 0 0 1 1 0 0 1

Q 0 1 0 1 0 1 0

1 1 1

(b)

+

Q 0 1 0 0 1 1 1

JK Q

00

01

11

10

1

1

0 1

1

1 _

_

+

Q = QK+QJ

0 (c)

Gambar 6.7. Rangkaian dasar dan karakteristik flip-flop JK Dengan susunan ini, maka masukan J dan K berfungsi tepat sama dengan masukan S dan R pada flip-flop RS kecuali untuk J=K=1. Kalau pada flip-flop RS masukan R=S=1 terlarang, maka pada flip-flop JK, masukan J akan membu-at flip-flop JK berfungsi seperti flip-flop T. Dari tabel keadaan-berikut yang ditunjukkan pada Gambar 6.7, dapat diperoleh bahwa persamaan keadaan-be disebut juga persamaan karakteristik daripada flip-flop JK, yaitu: file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab06.htm (7 of 13)5/8/2007 2:46:06 PM

6

+

Q = Q K+ Q J

Seperti dapat dilihat dari persamaan ini, keadaan flip-flop akan berubah un-tuk setiap perubahan masukan J d Ini berarti bahwa flip-flop JK ini bekerja tak serempak. Untuk memperoleh flip-flop JK yang dapat bekerja serempak dengan rangkaian lain perlu ditambahkan kelengkapan untuk penabuhan (clock-ing). Ini dapat dilak dengan meng-AND-kan pulsa CP (clock Pulse) dengan masukan K dan J seperti yang ditunjukkan pada Gam Perlu dicatat bahwa untuk flip-flop yang peka terhadap perubahan pulsa negatif, pada masukan CP diberikan lingkaran kecil seperti pada NOR dan NAND.

J

Q

CP K

Q

Gambar 6.8. Rangkaian flip-flop JK ditabuh

6.5 Flip-flop JK Induk-Budak

Suatu flip-flop JK induk-budak (Master-Slave JK flip-flop) disusun dari dua flip-flop RS, yang satu ber sebagai induk/tuan sedangkan yang lainnya ber-tindak sebagai budak/pengikut yang mengikuti keadaan flop induk sesaat sesudah berlalunya perubahan keluaran itu. Perbedaan waktu perubahan keadaan indu ini terjadi karena adanya inverter antara pulsa penabuh untuk flip-flop induk dan masukan flip-flop bud ditunjukkan pada Gambar 6.9.


6

S

Q

R

Q

S

P

R

P

J

Q

CP

K

Q

Gambar 6.9. Rangkaian Flip-flop Induk-Budak

Bila pulsa penabuh flip-flop induk berkeadaan 1, maka keluarannya akan berubah menurut keadaan ma pada saat itu, sesuai dengan tabel pada Gambar 6.7 didepan. Tetapi, karena adanya inverter pada masuk budak, maka masukan S dan R flip-flop budak itu akan tetap 0 dan keluarannya tidak mengalami perub pada saat penabuh induk kembali 0, yang ber-arti keluaran inverter menjadi 1, maka keluaran budak be keadaan keluaran induk saat itu, yaitu keadaannya sesudah ditabuh. Perhatikan bahwa bila penabuh ber (CP= 0, dan CP= 1), maka gerbang-gerbang AND pada ma-sukan budak menjadi aktif dan keluaran Q a mengikuti keadaan P karena hanya ada dua kemungkinan kombinasi RS untuk budak, yaitu RS= 10 ata Bila P= 1 maka RS= 01 dan Q menjadi 1 sedangkan bila P= 0, maka RS= 10 dan Q menjadi 0. Dengan

+

dapat dijamin bahwa persamaan flip-flop Q = QK + Q J akan tetap dipenuhi sejauh keadaan J dan K berubah di antara dua pulsa penabuh positif (selagi CP= 1). Bila J dan/atau K berubah selagi CP= 0, ma dipindahkan ke flip-flop budak adalah keadaan P akibat perubahan terakhir sebelum CP berubah menja

6.6 Flip-flop D


6

Nama flip-flop ini berasal dari Delay. Flip-flop ini mempunyai hanya satu masuk-an, yaitu D. Jenis flip sangat banyak dipakai sebagai sel memori dalam komputer. Pada umumnya flip-flop ini dilengkapi mas penabuh se-perti di-tunjukkan pada Gambar 6.10. Keluaran flip-flop D akan mengikuti apapun keadaan

+

penabuh aktif, yaitu: Q = D. Perubahan itu terjadi hanya apabila sinyal penabuh dibuat berlogika 1 (C tentunya akan terjadi sesu-dah selang waktu tertentu, yaitu selama tundaan waktu pada flip-flop itu. Bil berubah selagi CP = 0, maka Q tidak akan terpengaruh. Keadaan Q se-lama CP= 0 adalah keadaan mas sebelum CP berubah menjadi 0. Di-katakan keadaan keluaran Q dipalang (latched) pada keadaan D saa CP dari aktif ke tak-aktif. D

Q

D 0 0 1 1

CP Q (a)

(b)

Q 0 1 0 1

+

Q 0 0 1 1

(c)

Gambar 6.10. Flip-flop D. (a) rangkaian dengan NAND, (b) simbol, (c) tabel kebenaran.

Dapat dilihat bahwa sebenarnya flip-flop D berfungsi seperti apa yang dila-kukan oleh flip-flop JK bila masukan K dihubungkan dengan komple-men masukan J.

6.7 Pembentukan Flip-flop dari Flip-flop lain

Dari uraian subbab-subbab sebelumnya dapat dilihat bahwa dasar dari semua flip-flop adalah flip-flop R prakteknya, ada kalanya perlu mereali-sasikan flip-flop tertentu daripada flip-flop yang tersedia, misaln yang dibutuhkan tidak tersedia atau dari serpih (chip) flip-flop yang digunakan masih ada sisa flip-flop yang belum termanfaatkan. Sebagaimana diuraikan di depan, flip-flop D dapat dibangun dari flip-flop JK dengan memberikan kom sebagai masukan bagi K seperti yang ditunjuk-kan pada Gambar 6.11(a).

D

T


6

(a)

(b)

Gambar 6.11. Flip-flop D yang disusun dari flip-flop JK Begitu juga flip-flop T dapat dibentuk dari flip-flop JK dengan mengga-bungkan masukan J dan K seba T seperti ditunjukkan pada Gambar 6.11(b). Perhatikan bahwa bila T=0 akan membuat J=K=0 sehingga flop tidak berubah. Tetapi bila T=1, J=K=1 akan membuat flip-flop beroperasi se-cara toggle.

6.8 Rangkuman Flip-flop

Dalam analisis dan perancangan rangkaian logika berurut selalu dibutuhkan persamaan karakteristik (pe keadaan-berikut) dan persamaan masukan flip-flop yang digunakan. Untuk memudahkan pengacuan d dan perancangan rangkaian berurut yang akan dibahas dalam bab-bab selanjutnya, dalam Tabel 6.1 dir watak dasar semua flip-flop yang telah dibahas dalam bab ini. Tabel 6.1 Rangkuman karakteristik Flip-flop. Keadaan-berikut Jenis Flip-flop (Pers.Karakteristik) RS (Set-Reset)

JK

T (Toggle/ Triggered)

Tabel Masukan

+

+

Q =S+RQ SR=0

Q Q R S 0 0 x 0 0 1 0 1 1 0 1 0 1 1 0 x

+

Q =JQ+KQ

+

Q =T+ Q

Q Q 0 0 1 1 Q Q

+

+ 0 1 0 1

T 0 0 0 1 1 0 1 1

T=Q + Q D (Delay)

+

Q =D

J

Q 0 0 1 1

+

0 1 x x

K x x 1 0

0 1 1 0

+ +

Q 0 1 0 1

D 0 1 0 1

D=Q Flip-flop Induk-Budak (Master-Slave, MS) tidak disertakan karena karak-teristiknya sama saja dengan file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab06.htm (11 of 13)5/8/2007 2:46:06 PM

6

Keadaan-berikut dalam Tabel 6.1 di-nyatakan dalam bentuk persamaan keadaan-berikut (persamaan ka karena kombi-nasi ini sudah terdefinisi dengan pasti. Tetapi masukan diberikan dalam bentuk tabel kare masukan untuk flip-flop RS dan JK mengandung suku abaikan (don't care) sehingga ada beberapa kemu samaan masukan yang me-menuhi. Dalam penentuan persamaan masukan flip-flop pada umumnya lebi karakteristik dalam bentuk tabel ini.

6.9 Soal Latihan 1. Tentukanlah rangkaian yang membuat flip-flop JK berfungsi sebagai: a. flip-flop D b. flip-flop T 2. Tentukanlah rangkaian yang mengubah flip-flop D berfungsi sebagai flip-flop JK.

3. Jelaskanlah apa keuntungan penggunaan flip-flop induk budak sehingga banyak digunakan walaup menggunakan lebih banyak gerbang !

4. Flip-flop yang mempunyai masukan G dan L, dinamakan flip-flop GL, yang disebut juga pemalang (gated latch), mempunyai sifat bahwa keadaan flip-flop tidak berubah bila G= 0 dan keadaan-berikut (sama dengan) keadaan L bila G= 1. Tentukanlah persamaan keadaan yang menerangkan keadaan-be setiap kombinasi antara G, L dan keluarannya. Buatlah rangkaian logika yang akan mengubah flip-fl menjadi flip-flop GL.

5. Rencanakanlah rangkaian logika yang harus ditambahkan di depan suatu flip-flop RS sehinggga ke flop itu dapat dibuat 0 dengan membuat masuk-an CLEAR (C) = 0 dan dibuat 1 dengan membuat ma PRESET (P)= 0 secara terpisah dari masukan R dan S. Andaikanlah P dan C tak pernah berkeadaan 0 bersamaan.

6. Tentukanlah persamaan karakteristik flip-flop JK yang mempunyai masukan kontrol PRESET (P) (C). Masukan P= 0 akan mengubah keadaan flip-flop menjadi 1 dan masukan C= 0 membuatnya berk Andaikanlah P dan C tak pernah berkeadaan 0 secara bersamaan.

7. Gambarkanlah bentuk gelombang masukan R dan S untuk flip-flop RS ditabuh, disertai gelombang yang akan membuat keluarannya berkeadaan 1101 secara berturut-turut untuk 4 penabuh pertama, tet nabuh berikutnya diikuti 101 untuk 3 penabuh terakhir.

8. Dua buah flip-flop D dengan kendali CLEAR dihubungkan seperti pada Gambar S8.8 (a). Tentuka gelombang keluaran flip-flop A dan B untuk gelombang masukan yang diberikan pada Gambar S8.8 awal diagram waktu ditunjukkan bahwa A dan B berkeadaan 0 karena CLEAR rendah (= 0).


6

CLEAR

P (Pulsa Penabuh)

CK= Penabuh (a)

P

C

A

B t (b) Gambar S6.8 Rangkaian (a) dan gelombang (b) untuk soal nomor 8.


7

7 PENCACAH Rangkaian pencacah (counter) merupakan rangkaian yang sederhana dan sangat umum pemakaiannya dalam sistemsistem digital, baik dalam sistem yang kecil-kecil maupun dalam sistem besar seperti prosesor untuk komputer. Setiap flip-flop dalam rangkaian ini berubah keadaan menurut aturan/urutan yang ditentu-kan. Perubahan keadaan itu terjadi serentak (sebenarnya dengan sedikit tun-daan waktu) dengan munculnya pulsa penabuh (clock pulse). Jadi rangkaian ini adalah rangkaian ber-urut serempak. Harga maksimum yang dapat dicapai oleh satu pencacah ditentukan oleh cacah flip-flop yang membentuk rangkaiannya. Untuk suatu pencacah dengan 3 flip-flop (disebut juga pencacah 3 bit), harga maksimum yang dapat dicapai adalah 7 yang terjadi saat keseluruhan flip-flop itu berkeadaan 1; untuk pencacah dengan 4 flip-flop harga maksimum yang dapat dicapai adalah 15 (1111 biner), dan sete-rusnya. Dalam pencacah biasa, setelah men-capai harga cacahan maksimum, keadaan pencacah akan kembali kepada keadaan mula, misalnya 0. Tetapi untuk keperluan-keperluan khusus sering dibutuhkan pencacah yang mencacah tidak secara berurutan dari 0, 1, 2, ... dan seterusnya atau turun dari suatu harga maksi-mum sampai ... 3, 2, 1, 0, melainkan melompat-lompat menurut urutan yang dibu-tuhkan. Dalam bab ini diuraikan perencanaan rangkaian pencacah, baik yang ber-urutan maupun yang acak.

7.1 Pencacah Berurutan dan tak berurutan Urutan pencacahan pada pencacah biner berurutan mulai dari 0 sampai harga maksimum untuk pencacah naik atau mulai dari harga maksimum turun sampai 0 pada pencacah turun. Harga desimal pencacahan untuk pencacah naik biner yang terdiri atas 4 flip-flop adalah 0 s/d 15, yaitu: 0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15, kembali ke 0,1,2,. dst sedangkan untuk pencacah turun adalah 15 - 0, yaitu: 15,14,13,12,11,10,9,8,7,6,5,4,3,2,1,0, kembali ke 15,14,.. dst. Kalau masing-masing flip-flop dalam pencacah tersebut dinamakan A, B, C, dan D, maka keadaan-sekarang dan keadaan-berikutnya (setelah adanya pulsa penabuh) pencacah terse-but dapat diurutkan seperti ditunjukkan pada Tabel 7.1(a) dan (b). Dalam tabel keadaan-berikut untuk pencacah turun dalam Tabel 7.1, keadaan-sekarang (ABCD) diurutkan naik

+ + + +

sebagaimana lazimnya tabel kebe-naran. Perhati-kan bahwa harga desimal daripada keadaan-berikut (A B C D ) pencacah turun ini tetap lebih kecil 1 dari harga desimal keadaan-sekarang, kecuali untuk keadaan-sekarang 0000 yang keadaan-berikutnya 1111. Urutan pencacahan menurun mungkin akan lebih jelas dilihat bila penulisan keadaansekarang diurutkan menu-run mulai dari 1111. Tetapi pengurutan seperti pada Tabel 7.1 lebih enak dipakai dalam pembuatan peta Karnaugh. Tabel 7.1. Tabel keadaan pencacah biner berurutan.

+ + + +

A B C D A B C D 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0

A 0 0 0 0 0 0

B C 0 0 0 0 0 1 0 1 1 0 1 0

D 0 1 0 1 0 1

A 1 0 0 0 0 0

+ + B 1 0 0 0 0 1

1 0 0 1 1 0

C

+ + D

1 0 1 0 1 0


7

0 0 1 1 1 1 1 1 1 1

1 1 0 0 0 0 1 1 1 1

1 1 0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1 0 1

0 1 1 1 1 1 1 1 1 0

1 0 0 0 0 1 1 1 1 0

1 0 0 1 1 0 0 1 1 0

1 0 1 0 1 0 1 0 1 0

0 0 1 1 1 1 1 1 1 1

(a) Pencacah naik

1 1 0 0 0 0 1 1 1 1

1 1 0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1 0 1

0 0 0 1 1 1 1 1 1 1

1 1 1 0 0 0 0 1 1 1

0 1 1 0 0 1 1 0 0 1

1 0 1 0 1 0 1 0 1 0

(b ) Pencacah turun

Di samping pencacah berurutan biner di atas, jenis pencacah berurutan lain-nya yang juga sering dipakai adalah pencacah desimal. Perbedaan antara penca-cah biner dengan pencacah desimal hanyalah pada harga maksimum pencacahan yang dapat dicapai. Kalau dalam pencacah biner pencacahan kembali ke 0000 setelah mencapai 1111, maka pada pencacah desimal penca-cahan kembali ke keadaan 0000 setelah mencapai 1001 (= 9 dalam desimal) sebab di dalam sistem bilangan desimal tidak ada angka yang lebih besar daripada 9. Pencacah seperti ini disebut juga Pencacah Modus 9. Jadi untuk pen-cacah desimal, 6 keadaan-sekarang yang paling bawah dalam Tabel 7.1 tidak ditentukan sehingga dalam implemen-tasinya dapat dianggap di"abaikan". Hal serupa berlaku untuk pencacahpencacah dengan modus lainnya, misal-nya modus 7, 5 dan lain-lainnya yang kembali ke keadaan 0000 setelah mencapai 7, 5 dan sebagainya. Seperti telah disebutkan di depan, sering dibutuhkan pencacah yang menca-cah secara tak-berurutan (acak) tetapi mempunyai pola pencacahan tertentu. Ini misalnya diperlukan dalam penentuan waktu penabuhan kom-ponenkomponen dalam suatu komputer (timing control). Keluaran rangkai-an pencacah ini misalnya dipakai untuk menentukan urutan pengaktifan re-gister-register dalam unit pengo-lah pusat (Central Processing Unit, CPU) dalam komputer. Sebagai contoh, urutan cacahan dapat dibuat 000, 010, 111, 100, 000,... dan seterusnya. Baik pencacah berurutan maupun tak berurutan dapat direalisasikan dengan semua jenis flip-flop yang telah diuraikan pada bab sebelumnya. Berikut ini akan diuraikan perencanaan rangkaian pencacah berturut-tu-rut dengan memakai flip-flop T, RS, JK, dan D.

7.2 Pencacah Biner memakai Flip-flop T Dari karakteristik flip-flop T yang telah diuraikan dalam bab sebelum-nya, dapat disusun tabel masukannya sebagai berikut ini: Tabel Keadaan: T

Q

0 0 1 1

0 1 0 1

Q

+

0 1 1 0

Tabel masukan:

+

Q

Q

T

0 0 1 1

0 1 0 0

0 1 1 0

Pers. Masukan:

+

T=Q+ Q


7

Dari tabel keadaan yang juga disertakan dalam tabel di atas dapat dilihat bahwa keluaran flip-flop T akan berubah ke komplemennya hanya bila masukan T = 1 dan keluaran flip-flop itu tetap bila T = 0 (lihat juga pers. masukan). Dengan kenyataan ini maka rangkaian pencacah dengan flip-flop T dapat ditentukan dengan mudah. Misalkan kita hendak menyusun suatu pencacah biner 3 bit dengan memakai flip-flop T. Berdasarkan tabel masukan di atas dan dengan mem-perhatikan hanya 3 bit paling kanan tabel keadaan pencacah biner yang di-tunjukkan pada Tabel 7.1 di depan, maka tabel keadaan dan masukan rang-kaian pencacah yang diinginkan dapat disusun seperti

+ + +

ditunjukkan pada Tabel 7.2(a), dengan A, B, C= Keadaan-sekarang; A ,B ,C = keadaan-berikut, dan TA,TB,TC = masukan. Sebagai contoh, untuk keadaan-sekarang 101 dan keadaan-berikut 110, keadaan flip-flop A tetap (tidak berubah), keadaan flip-flop B berubah dari 0 ke 1, dan C berubah dari 1 ke 0 sehingga masukan yang diperlukan adalah TA= 0, TB= TC= 1. Tabel 7.2. Tabel keadaan dan masukan pencacah biner dengan flip-flop T. (a) Pencacah Naik A B C 0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

+ + +

A B C 0 0 0 1 1 1 1 0

0 1 1 0 0 1 1 0

1 0 1 0 1 0 1 0

(b) Pencacah Turun TA TB TC 0 0 0 1 0 0 0 1 1

0 1 0 1 0 1 0 1

A B C

1 1 1 1 1 1 1

0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

+ + +

A B C

0 1 1 0 0 0 1 0 0 0 1 1 0 1 1 1

1 0 0 1 1 0 0 1

1 0 1 0 1 0 1 0

1 0 0 0 1 0 0 0

TA TB TC 1 0 1 0 1 0 1 0

1 1 1 1 1 1 1 1

Untuk memperoleh persamaan masukan masing-masing flip-flop dibuat peta Karnaugh masing-masing flip-flop, seperti ditunjukkan dalam Gambar 7.1. Dalam Gambar 7.1 tidak digambarkan peta masukan flip-flop C sebab seperti dapat dilihat dari tabel keadaan dan masukan pada Tabel 7.2(a) di atas, TC tetap 1.

AB

AB 00

C

01

11

0 1

10

C

00

01

11

10

1

1

1

1

0 1

1

TA= BC

1

TB= C

Gambar 7.1. Peta keadaan-berikut pencacah biner naik dengan flip-flop T file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab07.htm (3 of 16)5/8/2007 2:46:09 PM

7

Untuk menyerempakkan perubahan keadaan semua flip-flop maka masukan yang ditunjukkan pada peta Karnaugh di atas di-AND-kan dengan sinyal penabuh P sehingga diperoleh persamaan masukan : TA= PBC

TB= PC

TC = P

Untuk pencacah turun, dengan cara yang sama, dari Tabel 7.2 (b) dapat diperoleh persamaan masukan sebagai berikut: TA= PBC

TB= PC

TC = P

Rangkaian pencacah biner naik dan turun yang diperoleh di atas ditun-jukkan pada Gambar 7.2. Perhatikan bahwa untuk mengubah pencacah naik menjadi pen-cacah turun, atau sebaliknya, dibutuhkan hanya sedikit perubah-an. Bandingkan persamaan masukan kedua jenis pencacah di atas. Jadi yang dibutuhkan hanyalah sejenis Mutiplexer yang memilih masukan bagi flip-flop A dan B. Dalam Gambar 7.2 (c) multipelxer ini direalisasikan dengan 2 AND dan 1 OR pada masukan kedua flip-flop A dan B. Sinyal M= Up/Down yang berfungsi sebagai pemilih modus, naik (Up) bila M= 1 dan turun (Down) bila M= 0.

P

(a)

P


7

(b)

P

TC = P

TB= MPC + MPC

TA= MPBC + MPBC (c)

Gambar 7.2. Rangkaian pencacah biner dengan flip-flop T (a) Pencacah naik, (b) Pencacah turun, (b) Pencacah naik/turun. Perhatikan bahwa bila M= 1 hanya keluaran AND sebelah atas yang berpengaruh dan bila M= 0 hanya keluaran AND sebelah bawah yang berpengaruh.

7.3 Pencacah Tak Berurutan Dengan Flip-flop T Pada dasarnya, desain pencacah dengan urutan acak sama saja dengan desain pen-cacah berurutan seperti yang telah diuraikan di depan. Langkah pertama adalah penyusunan tabel keadaan dan masukan, disusul dengan pe-metaan masukan dan minimisasi fungsi masukan tersebut. Untuk melihat pelaksanaannya, marilah kita rancang suatu pencacah dengan urutan penca-cahan 000, 011, 010, 100, 101 kem-bali lagi ke 000, dan seterusnya. Pada Gambar 7.3 (a) ditunjukkan tabel keadaan berikut untuk pencacah ini. Sebagaimana dilakukan pada perencanaan pencacah sebelumnya, tabel dan peta masukan masing-masing flip-flop T dapat diturunkan dari tabel keadaan-berikut ini. Tetapi pada Gambar 7.3 ditunjukkan cara lain dengan pertama-tama menggambarkan peta keadaan-berikut, Gambar 7.3 (b), dan dari peta ini diturun-kan peta masukan untuk masing-masing flip-flop. Dengan cara seperti ini, penurunan persamaan masukan untuk sembarang flip-flop menjadi lebih sistematis. Pada Gambar 7.3, baik peta keadaan-berikut maupun peta masukan digam-barkan sebagai fungsi keadaan-sekarang. Peta keadaan-berikut semata-mata peme-taan tabel keadaan-berikut. Sebagai contoh, untuk keadaan-sekarang 010

+ +

+

(A=0, B=1, C=0), keadaan-berikut adalah 100 dan pada peta A , B , dan C untuk ABC = 010 berturut-turut

+

diisikan 1, 0 dan 0. Peta masukan diisi berdasarkan karakteris-tik flip-flop T, yaitu T=1 bila Q = Q dan T=0 bila Q

+

+

=Q. Untuk keadaan-sekarang 011, kotak untuk keadaan ini pada peta A berisi 0. Ini berarti bahwa A=0 dan A


7

+

+

=0 sehingga pada peta TA untuk 011 diisikan 0. Pada kotak yang sama pada peta C berisi 0. Ini berarti bahwa

+

C=1 berubah menjadi C = 0 sehingga pada peta TC diisikan 1. Dengan cara serupa semua kotak dapat diisi. Untuk keadaan-berikut yang tak dirinci pada tabel keadaan (diberi tanda "-") seperti untuk keadaan-sekarang 001, semua kotak bersangkutan diisi tanda x (abaikan).

+

+

+

Pengisian peta masukan diatas dapat dipermudah dengan memakai sifat flip-flop T: T = Q Q + Q Q = Q + Q

+

+

yang berarti bahwa T=Q untuk Q=0 dan T=Q untuk Q=1. Jadi, kotak-kotak dengan Q=0 pada peta T dapat diisi

+

dengan harga yang ada pada kotak yang sama pada peta Q dan untuk kotak-kotak dengan Q=1, kotak pada peta T

+

diisi dengan komplemen dari isi peta Q (Q berarti A, B, atau C). A BC 00

A+B+C+

ABC 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

011 - - 100 010 101 000 - - - - -

A 0 1

1

A

BC 0 00 1

01 x

1

01 x

11

x

A

01 x

11 1

10 1 x

x

11

x

x

10

x

10

+

BC 0 1 00 1 1

+

B (b)

(a)

C

+

B=0 AB A=0 A=1 C 00 01 11 10

AB B=1 C 00 01 11 10

AB C 00 01 11 10

0

0

1

x

0

1

1

x

x

1

x

1

1 x

x x

TA TA= BC + BC

1

1

TB TB= AC

x 1

x

1

C=0

1

C=1

TC TC= B + C

= B+C (c) Gambar 7.3. Perencanaan pencacah tak berurutan. (a) Tabel keadaan-berikut berikut (c) Peta masukan

(b) Peta keadaan-

Setelah peta masukan untuk semua flip-flop lengkap diisi, maka segera dapat disederhanakan untuk memperoleh persamaan masukan yang mini-mum. Seperti yang ditunjukkan juga pada Gambar 7.3 (c), persamaan ma-sukan


7

untuk masing-masing flip-flop adalah : TA = B C + BC = B + C TB = A C TC = B + C Dengan meng-AND-kan masing-masing masukan ini dengan sinyal pe-nabuh P akan diperoleh diagram rangkaian Gambar 7.4.

Gambar 7.4. Rangkaian pencacah dengan flip-flop T dengan urutan seperti pada Gambar 7.3.

P

A 0

0

0

1

1

0

1

1

0

0

0

0

1

0

B 0

0

C 0

1

TA

TB


7

TC

Gambar 7.5. Diagram waktu pencacah Gambar 7.4. Untuk meyakinkan bahwa rang-kaian akan bekerja sebagaimana yang di-inginkan, rancangan itu perlu dianalisis dengan melacak perubahan keadaannya dengan memberikan sederetan pulsa penabuh sebanyak yang di-butuhkan untuk membuat rangkaian menjalani 1 siklus cacahannya. Pelacak-an perubahan keadaan itu dapat dilakukan dengan menggam-barkan diagram waktu rangkaian seperti yang ditunjukkan pada Gambar 7.5. Dalam gambar ini juga disertakan keadaan sinyal masukan T masing-masing flip-flop. Dari sini dapat dilihat bahwa rangkaian melakukan urutan pencacahan seperti yang diinginkan.

7.4 Pencacah dengan flip-flop RS Perbedaan perancangan pencacah memakai flip-flop T dengan memakai flip-flop jenis lain terletak pada kombinasi masukan flip-flop itu untuk menghasilkan keadaan yang diinginkan, jadi pada persamaan masukan flip-flop. Untuk meran-cang pencacah pada sub-bab 7.3 dengan menggunakan flip-flop RS, tabel kebe-naran masukan setiap flip-flop dapat disusun seperti ditunjukkan pada Gambar 7.6 (a). Keadaan R dan S dalam tabel ini diper-oleh dengan memakai tabel kebenaran masukan pada Gambar 7.6 (b) yang diperoleh dari tabel pada Gambar 6-4 di de-pan. Perlu dicatat

+

bahwa untuk keadaan yang tetap 0, haruslah S=0 tetapi R boleh 1 atau 0; untuk Q= Q = 1, haruslah R= 0 dan S boleh 0 atau 1. Peta Karnaugh untuk masing-masing masukan pada Gambar 7.6(a) ditunjukkan pada Gambar 7.6(c). Dari peta ini dapat diperoleh persamaan masukan masing-masing flip-flop, yang juga ditunjukkan di bawah peta masing-masing, yaitu: SA = BC RA= C SB = AB

RB = BC

SC = BC

RC = C

Dengan persamaan masukan ini, diagram rangkaian pencacah dapat dibuat seperti pada Gambar 7.7. Biasanya peta masukan tersebut dapat diperoleh lebih mudah dengan meng-gunakan peta keadaan-berikut seperti pada Gambar 7.6(d), tanpa membuat tabel masukan semua flip-flop. Bila pada peta keadaan-berikut ko-tak-kotak untuk Q= 0 berisi 1 maka pada peta masukan diisikan SQ= 1, RQ= 0, dengan Q di sini mewakili A, B, dan C [lihat

+

tabel pada Gambar 7.6 (b)]. Bilamana kotak-kotak untuk Q= 0 pada peta Q berisi 0, maka pada peta masukan

+

diisikan SQ= 0, RQ= x. Bila kotak-kotak untuk Q= 1 pada peta Q berisi 0, maka pada peta masukan diisikan SQ= 1, RQ= 0, se-dangkan bila kotak itu berisi 1 maka pada peta masukan diisikan SQ= x dan RQ= 0.

A B C A 0 0

0 0

+

+ +

B

C

0 0 1 1 1 - - -

SA RA 0 x

SB RB SC RC

x x

1 x

0 x

1 x

Q Q

0 x

0 0

+

0 1

S

0 1

x 0


R

7

0 0 1 1 1 1

1 1 0 0 1 1

0 1 0 0 1 0 1 0 0 1 0 1 1 0 0 0 0 - - 1 - - -

1 0

0

0

x

x

x 0 0 1 x x x x

1

0

0

x

0

0 x 0 x x x x x

1

1

1

0 1

0

1 0

x

1 0 0 1 x x x x

(b)

(a) A BC

A 0

1

00

0

1

x

01

BC

x

x x

x

10

1

x

1

x

11 x

SA

1

0

00 x

11

0

1

01 x

10

x

x

x

1

x

SB = AB

1

00 x

x

SB

RA= C

0

x

x

RA

SA = BC

A 0 1

1 BC

1

01

11 10

1 x

x

1

x

x

x

x

RB

RB = BC

x

SC

SC = BC

1

RC

RC = C

(c) AB C

AB C 00 01 11 10

00 01 11 10

C

AB 00 01 11

10

0

0

1

x

1

0

1

0

x

0

0

1

0

x

1

1

x

0

x

0

1

x

1

x

0

1

x

0

x

0

A+

B+

(d) Gambar 7.6. Tabel dan Peta Karnaugh rancangan pencacah dengan flip-flop RS


C+

7

C P (Penabuh)

B

C

C

A

B B

C

B

C

Gambar 7.7. Rangkaian pencacah dengan flip-flop RS.

7.5 Pencacah Dengan Flip-flop JK Seperti disebutkan pada bab sebelumnya, flip-flop JK sangat mirip dengan flip-flop RS, bedanya hanyalah pada kombinasi 11 untuk RS dan JK. Kalau pada flip-flop RS, RS = 11 tidak diperkenankan, maka pada flip-flop JK kombinasi ini tidak dilarang, tetapi mengubah keluaran dari 0 menjadi 1 atau dari 1 menjadi 0. Dari tabel keadaan-berikut untuk flip-flop JK yang diberikan pada Gambar 6.7 (c) di depan dapat diperoleh tabel

+

kebenaran masukan untuk flip-flop JK sebagai fungsi keadaan-sekarang (Q) dan keadaan-berikut (Q ) yang ditunjukkan pada Gambar 7.8 (a). Berdasarkan tabel ini, maka tabel ke-benaran untuk semua flip-flop untuk pencacah yang diuraikan pada bagian 7.4, dapat ditentukan seperti yang di-tunjukkan pada Gambar 7.8(b). Seperti yang dilakukan pada perencanaan dengan flip-flop RS, maka peta masukan dapat diisikan baik dari tabel masukan maupun langsung dari peta keadaan yang ditunjukkan pada Gambar 7.8(c). Peta masukan tersebut ditunjukkan pada Gambar 7.8(d). Dengan persamaan masukan yang diberi-kan dibawah peta masukan, maka rangkaian pencacah yang dicari dapat digambarkan seperti pada Gambar 7.8 (e). Tetapi untuk flip-flop JK, persamaan masukan dapat diperoleh lang-sung dari peta keadaan-berikut tanpa melalui peta masukan. Perhatikan tabel kebenaran pada Gambar 7.8(a). Kelihatan bahwa untuk Q= 1 harga J adalah abaikan (x) dan untuk Q= 0, harga K adalah abaikan. Jadi setiap 1 pada peta untuk Q= 0 dapat bergabung dengan x pada bagian Q=1 dan setiap 1 pada bagian peta K untuk Q= 1 dapat ber-gabung dengan x pada bagian Q=0. Ini berarti bahwa baik J maupun K bukanlah fungsi Q, artinya JA dan KA bukan fungsi A, JB dan KB bukan funsi B, dan seterus-nya. Juga dari tabel Gambar 7.8(a) tersebut dapat dilihat bahwa dengan meng-ambil keuntungan dari sifat

+

+

+

suku abaikan x, untuk Q=0 maka J= Q , dan untuk Q=1 maka K= Q atau K = Q . Karena itu, persamaan J dapat dilihat langsung dari peta keadaan-berikut bagian Q=0 dan K dapat diperoleh langsung dari bagian Q= 1 peta tersebut. J diambil dari semua 1 pada bagian Q = 0 sedang-

+

Q Q J K 0 0 01 10 1 1

0x 1x x1 x0

1

+ + +

ABCA B C

JA KA

JB KB

0000 1 1 0 x 1 x 1 001 - - x x x x 0101 0 0 1 x x 1 0 011 0 1 0 0 x x 0 1001 0 1 x 0 0 x 1 101 0 0 0 x 1 0 x 10 - x x x x 111 - - x x x x

JC KC x x x x x x x x

x 1 1 x x

(b)

AB

A=0

A=1

AB

B=1

AB


7

C

00 01 11 10 0

1

0

x

1 0

x x

A BC 0 1 00 0 x

C

0

0 x

00 01 11 10

1

0 1

x

A BC

1 0

1

C

0 1

00 01 11 10

x 0

0

0

0

1

x

0

0 0

x x

1

0

C=0

C=1

A 0 00 1

1 0

x

0 1 x

x 01

1

x

x

x

01

x

11

0

x

x

1

11

x

x

0

x

11

0

10

1

x

x

x

10

x

x

1

x

10

0 x

C

x

0 x

x

A

x

1

01

C

0

BC 0 00 1 1

x x

x

x

B

1

1

x

x

x

1

P (e)

penabuh Gambar 7.8. Pencacah dengan flip-flop JK. kan K diambil dari se-mua 0 pada bagian Q= 1, dan menggabungkannya dengan suku abaikan x, kalau mungkin. Yang mudahnya untuk K, pandanglah semua 0 pada bagian Q=1 sebagai 1 dan tentukan gabungan sukuminnya. Dalam Gambar 7.8 (c) ditunjukkan penggabungan untuk memperoleh J dan K untuk masing-masing flip-flop yang menghasilkan persamaan yang tepat sama dengan yang diperoleh sebelumnya. Perhatikan bahwa variabel A tidak muncul dalam persamaan JA dan KA, B tidak muncul dalam persamaan JB dan KB, C tidak muncul dalam persamaan

+

JC dan KC. Karena itu, walau-pun JA yang dihasilkan oleh keadaan 1 pada kotak 010 pada peta A mesti-nya ABC, hasil akhir menjadi hanya BC. Penggabungan 0 pada sukumin 101 dan x pada 111 untuk mencari KA, yang seharusnya menghasilkan KA= AC menjadi tinggal KA= C. Cara penentuan persamaan J dan K yang diterangkan di atas berlaku secara umum, bukan hanya untuk perencanaan pencacah di atas saja.

7.6 Pencacah dengan Flip-flop D file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab07.htm (11 of 16)5/8/2007 2:46:09 PM

7

+

Karena untuk flip-flop D, Q =D, maka peta masukan untuk flip-flop D ada-lah peta keadaan-berikut itu sendiri dan karena itu persamaan masukan dapat diperoleh langsung dari peta keadaan-berikut flip-flop itu. Untuk pencacah yang direncanakan di bagian depan, peta keadaan-berikut pada Gambar 7.3(b) digam-barkan kembali pada Gambar 7.9(a). Penyederhanaan tabel keadaan-berikut ini menghasilkan persamaan masukan untuk realisasi dengan flip-flop D sebagai berikut:

+

DA = A = AC+ BC = (A + B)C

+

DB = B = AB + AC = A (B+ C)

+

DC = C = BC Persamaan masukan ini memberikan rangkaian pencacah yang ditun-jukkan pada Gambar 7.9(b)

7.7 Pencacah dalam Rangkaian Terpadu Pencacah merupakan rangkaian berurut yang sangat banyak penggunaannya, baik dalam sistem yang kecil-kecil maupun dalam sistem besar seperti prosesor untuk komputer. Karena banyaknya kebutuhan pencacah ini, maka pencacah juga dibuat dalam bentuk Rangkaian Terpadu (Integrated Circuit, IC), misalnya tipe : ‘90, ‘92, ‘93, ‘196, ‘197 dan sebagainya [misalnya 74L90, 74393, atau 74LS90].

AB C 00 01 11 10

AB C 00 01 11 10

0

0

1

x

1

1

x

0

x

0

0

1 1 x

C 0 x 1

AB 00 01 11 10 0 x 0

0

1

0

x

1

1

x

0

x

(a)

C

A


0

7

Penabuh P (b) Gambar 7.9. Rangkaian pencacah dengan flip-flop D

Kita perhatikan suatu pencacah biner 4-bit tipe 7493A yang diproduksi oleh Texas Instruments (sering juga disingkat dengan TI). Dalam “Data Book” yang dikeluarkan oleh produsen, serpih ini digambarkan seperti yang ditunjukkan dalam Gambar 7.10 yang menunjukkan bahwa pencacah 4-bit ini tersusun dari 4 flip-flop JK dengan 2 masukan penabuh (clock) dan 2 masukan reset Ro(1) dan Ro(1). Kedua kendali yang di-NAND-kan secara internal ini digunakan untuk mereset (membuat semua keluaran pencacah berlogika 0) dengan mem-buat keduanya bertegangan tinggi (berlogika 1). Perhatikan bahwa masukan J dan K semua flip-flop tak dapat dijangkau (diakses) dari luar. Ini menyiratkan bahwa semua flip-flop JK tersebut dioperasi-kan J=K=1 sehingga berfungsi sebagai flip-flop T dengan penabuh sebagai masuk-an T. Perhatikan juga masukan penabuh yang aktif rendah (active low) yang menunjukkan bahwa pencacahan terjadi pada perubahan penabuh dari tegangan tinggi ke tegangan rendah. Bila input B dihubungkan ke sumber penabuh luar, maka flip-flop A tidak ada hubungan dengan 3 flip-flop lainnya; flip-flop A akan berdiri sendiri yang berubah keadaan setiap kemunculan penabuh

QA QD GND QC

QB

QA

Input A

QB R0(1) R0(2)

NC VCC NC NC NC

Input B

QC R0(1) R0(2) QD QC QB QA

H L x

H x L

L L L Count Count

L


7

Q

D

R

0(1)

R

0(2)

Gambar 7.10. Rangkaian Terpadu Pencacah Biner 4-bit tipe 7493A

dan flip-flop B, C, dan D akan membentuk pencacah 3-bit. Supaya memben-tuk pencacah 4-bit, maka penabuh flipflop B (input B) harus dihubungkan ke ke-luaran flip-flop A (keluaran QA), sehingga setiap QA berubah dari logika 1 ke 0, yang terjadi setiap kemunculan dua penabuh di input A, terjadi satu penabuhan pada flip-flop B. Bila diinginkan membentuk pencacah lebih besar, maka beberapa serpih pencacah ini dapat dihubungkan secara seri dengan memberikan keluaran QD sebagai penabuh flip-flop A (input A) jenjang berikutnya. Perhatikan juga bahwa pencacah ini tak dapat diberi harga awal (inisial) selain reset. Untuk memenuhi kebutuhan pemberian harga awal tersedia pencacah tipe ‘160, ‘163, ‘176, ‘177, ‘196, ‘197, dan sebagainya yang menyediakan saluran data masukan 4-bit. Pada Gambar 7.11 ditunjukkan tatasusunan pencacah tipe ‘197 yang dapat mencacah baik desimal maupun biner. Bila masukan COUNT/LOAD dibuat berlogika 0, maka keluaran QA QB QC QD akan berharga sama dengan data yang diletakkan pada masukan data ABCD. Tetapi bila masukan COUNT/LOAD dibuat berlogika 1, rangkaian ini akan beroperasi sebagai pencacah. Bila CLOCK 2 dihubungkan ke keluaran QA, maka pencacah ini akan beroperasi sebagai pencacah biner 4-bit.

Load/ Count CLEAR

QD D

B

QB

Clear

QA

Clock 1

Data B

Cont/ Qc

C

A

Load

QA Clock GND 2

QB

Clock 2

Keluaran* QD QC QB QA

Cacahan 0

0

0

0

0

Data C


7

1

0

0

0

0

0

1

0

0 4

0 1 1 0 1 0 0

5

0

2 3

6

0

1

1

1

0

1

1

1

8

1

0

0

0

9

1

0

0

1

10

1

0

1

0

11

1

0

1

1

1 13

14 15

1 1

1 1

0 1

1 1

QC

1

0

7

12

0

1

QD

0 0

1 1

Data D

1 0 1

* Keluaran bila Pencacah ini dapat dibuat beroperasi sebagai pencacah biner desimal (0-9) dengan menghubungkan keluaran QA ke CLOCK 2 dan

me-NAND-kan keluaran QA dan QD dan memberikannya kepada masukan CLEAR seperti ditunjukkan

pada Gambar 7.12. Dengan rangkaian seperti ini keluaran pencacah akan menjadi 0000 setelah munculnya pulsa penabuh dalam keadaan keluaran 1000.

Gambar 7.12. Rangkaian Pencacah desimal dengan menggunakan 74197.

7.8 Soal Latihan 1. Rencanakanlah suatu pencacah desimal yang melakukan pencacahan dengan urutan: 0,1,2,3,4,5,6,7,8,9,0,1,.. dengan menggunakan: a. Flip-flop RS file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab07.htm (15 of 16)5/8/2007 2:46:09 PM

7

b. Flip-flop JK c. Flip-flop T Sediakanlah sarana yang memungkinkan semua flip-flopnya direset (berke-adaan 0). 2. Rencanakanlah suatu pencacah 4 bit yang melakukan cacahan dengan urutan: 0,1,3,2,6,14,10,11,9,8,0,1,.. dengan menggunakan: a. Flip-flop RS b. Flip-flop JK c. Flip-flop T d. Flip-flop D 3. Rencanakanlah register 4 bit dengan menggunakan flip-flop RS yang dapat menaikkan dan menurunkan 1 harga yang disimpannya. Register tersebut dapat diberi harga awal melalui masukan paralelnya. 4. Dengan menggunakan rangkaian terpadu 74197 Gambar 7.12, rancanglah suatu pencacah yang akan melakukan pencacahan: 2, 3, 4, 5, 6, 7, 8, 2, 3, .... Isyarat: setel (set) data masukan pada harga yang dibutuhkan dan berikan sinyal yang berlogika 0 kepada masukan COUNT/LOAD pada saat pemuatan (loading) dibutuhkan.


8

8 REGISTER Register adalah sekumpulan sel biner yang dipakai untuk menyimpan infor-masi yang disajikan dalam kode-kode biner. Penulisan (pemuatan) informasi itu tidak lain daripada penyetelan keadaan kumpulan flip-flop dalam register itu seca-ra serentak sebagai satu kesatuan. Setiap flip-flop dalam register membentuk satu sel dan dapat menyimpan 1 angka biner (binary digit, bit). Satu register yang tersu-sun atas n sel dapat menyimpan n bit data yang dapat menyatakan salah satu dari 2n macam kode yang dapat dibentuk dari n bit tersebut, yang untuk data desimal dapat berharga dari 0 sampai dengan 2n-1. Register 8 bit, misalnya, dapat menyim-pan salah satu dari 256 macam kode atau harga desimal 0 sampai dengan 255. Register dapat menyimpan informasi dalam kode biner dan menampilkannya kembali dan dikatakan dapat melakukan operasi baca dan tulis. Dalam lingkungan komputer digital, register menjadi bagian yang sangat penting. Dalam lingkungan ini, istilah register digunakan khusus bagi register dalam prosesor yang mempunyai fungsi khusus dengan kemampuan tambahan di samping kemampuan baca/tulis. Register yang hanya mempunyai kemampuan baca/tulis disebut memory (pengingat) atau storage (penyimpan). Penyimpanan data dalam memori bersifat jauh lebih permanen dibanding penyimpanan dalam register. Pada umumnya, dalam satu prosesor disediakan register dalam jumlah yang sangat terbatas sedangkan memori disediakan dalam ukuran yang sangat besar, dalam ukuran KB (Kilo Byte) sampai MB (Mega Byte) yang masing-masing byte terdiri atas 8 sel. Dalam pan-dangan rangkaian logika, memori dan register khusus tetap sama dan disebut register. Bab ini akan menguraikan register pema-lang, memori dan register geser.

8.1 Register Pemalang Register yang paling sederhana adalah register yang dapat ditulis (dimuat) dengan data dan data itu tetap tersedia pada keluarannya. Register demikian banyak digunakan sebagai pengantara dalam menghubungkan satu bagian yang berkecepatan tinggi dengan bagian yang berkecepatan yang lebih rendah dalam sistem digital, umpamanya sebagai pengantara pusat pengolahan dengan peranti masukan/keluaran (I/O device). Dalam hal ini, register itu berfungsi sebagai pe-nyangga (buffer). Data yang diberikan pada masukan disimpan dan dipalang di dalam register. Setelah pemalangan terjadi, keadaan keluaran register tidak akan berubah walaupun masukannya berubah. Jadi, satu data yang telah dipalang akan tetap tersedia bagi bagian yang membutuhkan data itu dalam waktu yang lebih lama tanpa sumber data harus mempertahankan keadaannya di bagian masukan. Kejadian ini dapat dibandingkan dengan sebarisan manusia yang memasuki suatu ruangan tertutup melalui pintu masuk. Jumlah dan prilaku manusia yang sudah di ruangan tidak akan terpengaruh oleh barisan yang di luar ruangan setelah pintu masuk dipalang. Karena sifat penyanggaan (buffering) dan proses penulisan secara pemalangan itu, register demikian dinamakan penyangga pemalang (Latch Buffer). Jadi, register pemalang pada dasarnya merupakan sekumpulan flip-flop yang ditabuh secara serentak. Penabuh berfungsi sebagai kendali pemalang-an. Ditinjau dari cara pelaksanaan pemalangan, register pemalang dapat dibeda-kan atas 2 macam, yaitu: transparan (transparent) dan terpicu (triggered). Kedua jenis pemalang ini pada umumnya disusun dari flip-flop D yang telah diuraikan dalam Bab 6 dan berbeda hanya pada sifat pemalangannya. Dalam pemalang transparan yang disebut juga pemalang peka aras (level sensitive), keadaan keluaran mengikuti keadaan masukan selama penabuh berke-adaan aktif dan keadaan keluaran dipalang pada keadaan masukan tepat sebe-lum penabuh berubah ke keadaan tak aktif dan tetap pada keadaan tersebut sampai pe-nabuh berkeadaan aktif kembali. Jadi pemalangan terjadi pada saat per-ubahan pe-nabuh dari keadaan aktif, misalnya logika 1 (aras tegangan tinggi), ke keadaan tak aktif, misalnya logika 0 (aras tegangan rendah). Kerja register ini bia-sanya digam-barkan file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab08.htm (1 of 12)5/8/2007 2:46:11 PM

8

dalam bentuk tabel keadaan seperti pada Gambar 8.1(a) dengan Q0 sebagai keadaan sebelumnya dan diagram waktu seperti pada Gambar 8.1(c). Titik nomor 1 pada Gambar 8.1(c)menunjukkan perubahan keluaran QG yang diakibatkan oleh perubahan masukan pada saat penabuh berlogika 1. Pada nomor 2 ditunjukkan bahwa keluaran QG terpalang pada logika 1 sete-lah terjadinya pemalangan pada perubahan penabuh dari 1 ke 0 sehingga keluaran QG tetap berlogika 1 walaupun masukan D berubah menjadi 0.

CP CP D

QG

CP D

QT

H

H

H

H

H

L

L

L

L

x (a)

Q0

L

x

Q0

1 H

2

1

D

L

1

3

QG

3

(b ) QT

T

2T

3T (c)

4T

4T

5T t

Gambar 8.1. Tabel Keadaan masing-masing flip-flop D dalam pemalang: (a) transparan, (b) terpicu (c) digram waktu Dalam pemalang terpicu, keadaan keluaran hanya berubah pada saat mun-culnya pulsa pemicu pada perubahan penabuh dari aras tinggi ke aras rendah. Keadaan keluaran dipalang pada keadaan masukan tepat pada saat munculnya pulsa pemicu, dan tetap pada keadaan tersebut sampai munculnya pulsa pemicu berikutnya. Dalam tabel keadaan Gambar 8.1(b) penabuh digambarkan sebagai panah turun untuk menunjukkan bahwa pemicuan terjadi pada saat terjadinya per-ubahan sinyal pemalang (latch) dari aras tinggi (H) ke aras rendah (L). Dalam dia-gram waktu Gambar 8.1(c) pemicuan ini ditunjukkan oleh nomor 3. Untuk penggunaan dalam sistem komputer banyak dibutuhkan pengendalian keluaran supaya keluaran muncul hanya pada waktu yang diinginkan dan di luar waktu tersebut keluaran itu berada dalam keadaan “bukan 0 dan juga bukan 1” supa-ya tidak mempengaruhi dan tidak dipengaruhi oleh rangkaian di luarnya. Keadaan keluaran yang bukan 0 dan juga bukan 1 itu disebut sebagai tri-state yang di-pandang sebagai akibat dari keluaran yang mempunyai impedansi tinggi (Hi-Z) sehingga tidak dilalui arus listrik. Keadaan tri-state ini memungkinkan beberapa sumber data dihubungkan dengan perkawatan secara langsung (hard-wired) dalam sistem bus. Register pemalang dalam bentuk rangkaian terpadu dibuat dalam ke-masan MSI dua diantaranya yang banyak digunakan adalah 74LS373 (transparan) dan 74LS374 (terpicu). Pada Gambar 8.2 ditunjukkan pemalang 74LS373 yang merupakan register pemalang 8-bit yang disusun dari flip-flop D. Perhatikan bahwa rangkaian terpadu ini mempunyai 2 kendali: Output Control (Output En-able) dan Enable Latch. Bila Output Enable dibuat aktif (OC= 0) maka keadaan flip-flop D akan muncul pada keluaran. Sebaliknya, bila OC=1, keadaan flip-flop D tidak muncul pada keluaran. Dalam keadaan ini, keluaran berada dalam keadaan tristate (berimpedansi tinggi) sehingga keluaran ini tidak mempengaruhi rangkaian luar yang dihubungkan kepadanya dan juga tidak pengaruhi oleh rangkaian luar terse-but. Sifat ini sangat dibutuhkan dalam sistem bus. Seperti ditunjukkan dalam bagan rangkaiannya, sifat ini diberikan dengan measang buffer/line driver pada semua keluaran flip-flopnya. Enable Latch merupakan penabuh bersama bagi semua flip-flop D dengan fungsi sama dengan penabuh bagi pemalang transparan yang telah diuraikan sebe-lumnya, yaitu keluaran akan mengikuti keadaan masukan D selama file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab08.htm (2 of 12)5/8/2007 2:46:11 PM

8

sinyal Enable ini ber-logika 0 dan akan tetap mempertahankan keadaannya saat pemalangan setelah sinyal ini berubah ke logika 1.

8.2 Memori Dalam lingkungan komputer digital, secara garis besar dikenal dua macam memori: RAM (Random Access Memory) dan ROM (Read Only Memory). Dalam Bab 5 telah diterangkan bahwa ROM adalah rangkaian kombinasi tanpa adanya sel pengingat. RAM-lah yang merupakan memori dalam arti mempunyai

Output Enable Enable Latch D Output L H H H L H L L L L X QO H

X

X

Z

Z= High Impedance, Tristate QO= Keadaan sebelum pemalangan

Gambar 8.2 Rangkaian Terpadu Pemalang tipe 74LS373. sel pengingat. Nama RAM sebenarnya kurang tepat karena kalau ditinjau dari cara ak-sesnya, ROM juga dapat diakses secara acak (random). Tetapi karena nama RAM lebih luas dikenal di masyarakat, nama tersebut tetap dipertahankan. Nama yang tepat sebenarnya adalah memori baca-tulis (Read-Write Memory). Pada dasarnya, RAM adalah sekumpulan flip-flop. Jadi, sesuai dengan uraian di atas, RAM tidak lain dari pada register. Dasar dari RAM adalah flip-flop D yang telah diuraikan dalam Bab 6. Seperti telah disebutkan di atas, memori selalu terdiri dari sejumlah sel (flip-flop) serupa. Masing-masing flip-flop dalam RAM dikenal berdasarkan nomor alamat (address)-nya. Flip-flop juga harus dapat ditulis dengan data baru dan data yang disimpannya harus dapat dibaca. Karena itu diperlukan sinyal pemilih alamat untuk menentukan sel yang akan ditulis atau dibaca, dan sinyal kendali untuk menulis (sinyal tulis) dan sinyal kendali untuk membaca (sinyal baca). Hanya sel terpilih sajalah yang boleh diberikan sinyal baca atau tulis yang aktif. Jadi pulsa penabuh file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab08.htm (3 of 12)5/8/2007 2:46:11 PM

8

untuk masing-masing flip-flop dapat diperoleh dari peng-AND-an sinyal tulis dan pemilih alamat. Operasi baca tidak perlu dilakukan pada saat bersamaan dengan operasi tulis. Karena itu, data masukan juga perlu dihalang (disabled) masuk ke flip-flop pada saat operasi bukan operasi tulis. Ini dapat dilakukan dengan meng-AND-kan data masukan dengan sinyal penabuh flip-flop. Dalam operasi baca juga, hanya keluaran sel terpilih sajalah yang boleh ditampilkan pada keluaran RAM. Jadi keluaran masing-masing sel harus di-AND-kan dengan sinyal baca dan sinyal pemilih alamatnya. Bila data masukan dan keluaran untuk elemen ke i kita sebut Di dan Qi, sinyal alamatnya kita sebut Ai, sinyal baca Ri dan sinyal tulis Wi, maka untuk masing-masing flip-flop D dengan masukan D dan keluaran Q, dapat ditulis persamaan logika sebagai berikut: Penabuh:

CP= Ai Wi

Data masukan:

D = Di CP

Data Keluaran:

Qi = Ai Ri Q

Rangkaian logika masing-masing sel dapat digambarkan seperti pada Gam-bar 8.2(a) dan dapat disimbolkan seperti pada Gambar 8.3(b). Dalam banyak pe-makaian memori, kendali baca-tulis digabung menjadi satu sinyal bersama, biasa-nya diberi nama R/W, yang berlogika 1 untuk operasi baca dan berlogika 0 untuk operasi tulis. Dengan demikian, setial sel dalam RAM dapat digambarkan seperti ditunjukkan dalam Gambar 8.3(c). Sinyal S (Select) dalam simbol ini mewakili sinyal alamat. Dalam kebanyakan sistem digital, operasi baca-tulis atas memori dilakukan serentak untuk sekumpulan bit (sel) yang dipandang sebagai satu kesatuan data yang disebut kata ("word"). Mengakses satu lokasi berarti membaca atau menulis satu kata. Ukuran kata yang paling banyak digunakan adalah 4 dan 8 bit. Untuk contoh, pada Gambar 8.3(d) digambarkan rangkaian logika suatu RAM 2x2 bit, yaitu RAM 2 kata dengan panjang kata 2 bit. Dalam Gambar 8.3(d), data keluaran Q1Q0 diambil dari sel #1 atau sel #3 se-bagai bit 1 (= Q1) dan dari sel #2 atau sel #4 sebagai bit 0 (= Q0). Perhatikan bahwa dalam diagram tersebut, sel digambarkan dengan simbol pada bagian (b) dan kelu-aran hanya di-OR-kan tanpa menunjukkan hubungan antara sinyal kendali baca dan alamat dengan keluaran. Sel #1 dan #2 mempunyai nomor alamat (lokasi) yang sama, yaitu lokasi 0 dan karena itu membentuk kata 0. Sel #3 dan #4 mem-punyai nomor lokasi yang sama, yaitu lokasi 1 dan membentuk kata 1. Pengakses-an dilakukan atas lokasi 0 bila logika A= 0 dan atas lokasi 1 bila logika A= 1. Dika-takan kata 0 disimpan di lokasi atau alamat 0 dan kata 1 disimpan di lokasi atau alamat 1. Untuk memilih salah satu kata dari suatu memori dengan 2n kata, dibu-tuhkan n bit alamat: A0,A1,A2,..., An-1. Untuk pemilihan ini digunakan dekoder yang memilih sel/kata yang akan diakses. D

Qi

i

S

D

i

A

i Qi

A

R

W

W

i

Q

i

i

R

D

i

R/W

i (a)

(b)


(c)

8

D

1

D

0

A R/W

Qi

Qi (d)

Gambar 8.3. Rangkaian memori baca-tulis (RAM)

Dalam rangkaian terpadu RAM, pemilihan kata memori yang di akses dila-kukan dengan menggunakan dekoder yang sudah dipadukan dalam serpih yang sama dengan sel memorinya. Dalam Gambar 8.4 ditunjukkan rangkaian dalam suatu rangkaian terpadu RAM 4 kata (word) dengan panjang kata (word length) 4 bit. Dari gambar ini dapat dilihat bahwa: • setiap data masukan diumpankan kepada 4 sel (flip-flop) • setiap keluaran dekoder alamat S0, S1, S2, S3 memilih 4 sel yang diperlakukan sebagai satu kata 4 bit (dipandang sebagai satu alamat). • Seluruh sel dikendalikan oleh satu sinyal baca/tulis bersama. • Setiap bit data keluaran diperoleh dari gerbang OR yang dicatu dari 4 sel.


8


8

Gambar 8.4. Rangkaian RAM 4x4.

Walaupun data masukan diumpankan kepada 4 sel, hanya sel yang dipilih (diaktifkan) oleh dekoder alamat yang dipengaruhi oleh operasi baca/tulis. Dalam RAM dengan kapasitas yang besar, pemilihan alamat tidak dari hanya satu sisi seperti dalam gambar di atas, tetapi dilakukan dari dua sisi, yaitu sisi baris dan sisi kolom. Sebagai contoh, RAM tipe 2112 yang berkapasitas 1024 bit yang diorgani-sasikan sebagai 256 x 4 bit. Ini berarti bahwa setiap lokasi mengandung 4 bit seba-gai satu kata. Serpih RAM ini mempunyai 8 bit alamat, 5 bit pemilih baris (untuk 32 baris) dan 3 bit pemilih kolom (untuk 8 kolom). Cotoh lain, RAM tipe 2114 yang berkapasitas 4096 bit (1024 x 4 bit) mempunyai 10 bit alamat yang terdiri atas 6 pemilih baris dan 4 pemilih kolom. Perhatikan bahwa data keluaran rangkaian di atas akan tersedia setiap saat. Untuk memungkinkan pemanfaatan RAM dalam sistem bus, maka dalam banyak hal, pada bagian keluaran RAM sudah ditambahkan buffer (line driver) tristate seperti yang dilakukan pada rangkaian keluaran register pemalang Gambar 8.2 di bagian depan. Dalam banyak serpih RAM yang digunakan sekarang ini, terutama yang digunakan pada mikrokomputer, data masuk dan keluar disalurkan pada saluran dua arah dengan tujuan mengurangi cacah pen kemasan. Dalam hal ini, saluran (bus) data dilengkapi bus driver dua arah dengan arah yang ditentukan oleh sinyal baca/tulis (R/W).

8.3 Register Geser Masukan Seri Register geser (Shift Register), disamping dapat menyimpan data biner, juga dapat melakukan proses penggeseran data. Penggeseran data diperlukan baik dalam pengiriman data secara berderet (serial) maupun dalam perhitungan aljabar perkalian dan pembagian. Dalam komunikasi data (umumnya secara seri), data beberapa bit (umumnya 8 bit) dikirim melalui saluran komunikasi bir demi bit. Data yang disimpan/diolah dalam komputer selalu bersifat paralel. Agar dapat dikirim melalui satu saluran komunikasi, maka data beberapa bit itu harus digeser keluar satu demi satu. Begitu juga di sisi penerima, bit demi bit data yang diterima dari saluran komunikasi harus digeser sampai membentuk satu satuan data paralel agar dapat disimpan/diolah dalam register komputer. Jadi dalam komunikasi data, register geser memegang peranan yang sangat penting. Dalam perhitungan aritmatika (aljabar), komputer selalu melaksanakan ope-rasi perkalian dan pembagian dengan melakukan penambahan/pengurangan diser-tai penggeseran ke kiri/kanan secara berulang-ulang. Perlu dicatat bahwa bila suatu data bilangan yang digeser ke kiri, maka harga bilangan itu akan digandakan men-jadi dua kali harga semula dan bila suatu bilang-an biner digeser ke kanan, maka harganya menjadi setengah dari harga sebelum digeser. Sebagai contoh, kalau biner 0110, yang setaranya dalam desimal adalah 6, digeser ke kanan satu kedu-dukan maka harganya menjadi 0011 (= 310), sedangkan bila digeser ke kiri, harga-nya menjadi 1100 (1210). Perhatikan bahwa penggeseran yang normal dilakukan dengan menambahkan bit 0 pada posisi paling kanan pada penggeseran ke kiri dan pada kedudukan paling kiri pada penggeseran ke kanan. Karena cacah bit yang dapat ditampung oleh file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab08.htm (7 of 12)5/8/2007 2:46:11 PM

8

suatu register sudah tertentu, maka bit di ujung lain akan hilang, yaitu bit paling kanan pada penggeseran ke kanan dan bit paling kiri pada penggeseran ke kiri. Pengertian penggeseran akan lebih mudah dimengerti dengan memperhati-kan contoh-contoh berikut ini. Andaikan register kita dapat menampung 8 bit data, artinya terdiri atas 8 flip-flop, dan andaikan pula bahwa sebelum melakukan peng-geseran, register itu berisi 1001 1010, maka untuk operasi geser kanan dan kiri, data yang disimpan register tersebut berubah sebagai berikut: Geser kanan:

Sebelum penggeseran: 1 0 0 1 1 0 1 0 Geser 1 x : 0 1 0 0 1 1 0 1 Geser 2 x : 0 0 1 0 0 1 1 0

Geser kiri:

Sebelum penggeseran: 1 0 0 1 1 0 1 0 Geser 1 x : 0 0 1 1 0 1 0 0 Geser 2 x : 0 1 1 0 1 0 0 0

Masukan 0 di sisi awal pergeseran yang diuraikan di atas dapat diberikan se-bagai data masukan dari luar. Jelas dari sini bahwa untuk merealisasikan rangkai-an penggeser sebagai register geser, menuntut keluaran satu flip-flop diberikan kepada masukan flip-flop berikutnya dalam urutan penggeseran. Jadi, dengan mengguna-kan flip-flop JK, persamaan masukan masing-masing flip-flop dapat ditulis sebagai berikut: JA = D

in

JB = QA

KA = JA

JC = QB

KC = JC

KB = JB

JD = QC

KD = JD

dengan Din sebagai data masukan luar. Pada Gambar 8.5(a) ditunjukkan rangkaian logika dari suatu register geser kanan 4 bit. Perhatikan bahwa keluaran flip-flop di kiri menjadi masukan bagi yang di kanannya. Untuk memuati register ini dengan sesuatu data (menyetel keadaan se-luruh flip-flop), data harus dimasukkan bit per bit dari masukan yang di ujung kiri. Isi register pada setiap saat dapat dibaca dari keluaran masing-masing flip-flop. Karena itu, register geser ini disebut juga sebagai register geser masuk-seri keluar-paralel (Serial-in Parallel-out Shift Register). Untuk membuat register ini menjadi register geser kiri, maka keluaran dari setiap flip-flop (kecuali yang paling kanan) dihubungkan kepada masukan flip-flop di kirinya dan masukan luar diberikan ke masukan flip-flop ujung kanan. Suatu register geser yang dapat menggeser baik ke kiri maupun ke kanan dapat disusun dengan menambahkan gerbang-gerbang pemilih masukan untuk setiap flip-flop untuk modus geser kanan atau kiri beserta gerbang pemilih modus gesernya. Masukan luar harus dapat diberikan ke masukan flip-flop ujung kiri maupun ujung kanan. Dengan membuat sinyal pemilih S= 0 untuk geser kanan dan S= 1 untuk geser kiri dan Din sebagai masukan dari luar, maka untuk Gambar 8.5 (a) dapat diperoleh persamaan masuk-an sebagai berikut: JA = S Din + S B

KA = JA

JC = S B + S D

KC = JC

JB = S A + S C

KB = JB

JD = S C + S Din

KD = JD

Rangkaian logika register geser kiri-kanan ini dapat digambarkan seperti di-tunjukkan pada Gambar 8.5(b). Din

Masukan


8

Pulsa

Penggeser (a ) A

B

C

D

S Din

CP (b) Gambar 8.5. Rangkaian Register Geser. (a) Geser Kanan (b) Geser Kanan/Kiri

Perhatikan bahwa untuk geser kanan (S= 0), JA yang menerima masukan Din dan untuk geser kiri (S= 1), JD yang menerima Din. Di samping register geser kiri dan kanan, dapat juga dibuat register geser rotasi atau cyclic atau geser daur dimana bit di satu ujung digeser ke ujung lain-nya. Contoh operasi geser dawur ini dapat ditunjukkan sebagai berikut: Sebelum pergeseran : 10011010 Rotasi Kanan 1 x : 01001101 2x : 10100110 ... ....... 8x : 1001 1010 Sebelum pergeseran : 10011010 Rotasi Kiri 1 x : 01001101 2x : 10011010 ... ....... 8x : 1001 1010 Register geser rotasi ini dapat diperoleh dengan menghubungkan keluaran flip-flop D ke masukan pada Gambar 8.5 (a) untuk rotasi kanan. Untuk rotasi kiri, urutan hubungan masukan-keluaran flip-flop satu dengan yang lain harus dipertu-karkan. Perhatikan bahwa pergeseran daur/rotasi ke kanan yang diikuti pergeser-an daur ke kiri sejumlah yang sama akan mengembalikan register kepada keadaan-nya semula.


8

8.4 Register Geser masukan paralel Register geser (Shift register) yang diuraikan di atas menerima masukan seca-ra seri. Dalam komunikasi data antara prosesor dalam komputer dengan peralatan masukan/ keluaran (I/O devices) disekelilingnya atau antar komputer, sering dibu-tuhkan register geser yang dapat dimuati data 1 kata (umumnya 8 bit) secara leng-kap. Untuk itu dibutuhkan kemampuan menyetel keadaan masing-masing flip-flop menurut bit data yang sesuai. Kemampuan ini biasanya disebut sebagai kemam-puan PRESET. Untuk membuat register geser demikian, maka kepada rangkaian register geser yang diuraikan di depan [Gambar 8.5(b)] perlu ditambahkan kendali pemilih masukan bagi masingmasing flip-flop apakah dari data luar atau dari kelu-aran flip-flop tetangganya. Jadi, untuk masing-masing flip-flop ada 3 masukan yang dapat dipilih: keluaran flip-flop di kiri (geser kanan), keluaran flip-flop di kanan (geser kiri) dan masukan paralel dari luar. Karena itu dibutuhkan paling tidak 2 bit kendali pemilihan. Untuk 2 bit pemilih dapat dipilih 4 macam operasi, sehingga masih tersedia 1 macam operasi tambahan yang dapat dipilih. Modus operasi tambahan ini dapat digunakan untuk operasi diam (tanpa operasi) dengan menghalangi (inhibit) penabuh. Modus operasi tersebut dikode-kan seperti dalam tabel berikut:

Pemilih S1 S0 0 0 0 1 1 0 1 1

Operasi geser kanan geser kiri muat diam

Dengan pemilihan modus seperti pada tabel di atas, maka persamaan masuk-an masing-masing flip-flop untuk register geser yang menggunakan flip-flop RS dapat diperoleh sebagai berikut: SA = S 1 S 0 Din + S 1 S0 QB + S1 S 0 A

RA = SA

SB = S 1 S 0 QA + S 1 S0 QC + S1 S 0 B

RB = SB

SC = S 1 S 0 QB + S 1 S0 QD + S1 S 0 C

RC = SC

SD = S 1 S 0 QC + S 1 S0 Din + S1 S 0 D

RD = SD

Penabuh = S 1 S 0 CP dengan A, B, C, dan D adalah data masukan paralel dan QA, QB, QC, dan QD adalah keluaran paralel (keadaan flipflop). Rangkaian register geser ini ditunjuk-kan pada Gambar 8.6. A

QA

B

QB

C

QC


D

QD

8

Din S1 S0

CP

Gambar 8.6. Register Geser dengan masukan paralel

Dapat dilihat bahwa operasi geser dilakukan bila kendali pemilih S1= 0 dan operasi muat (load) dilakukan bila kendali pemilih S1= 1 dan S0= 0 (S1 S0= 10). Bila kendali pemilih S1 S0= 11 maka register tidak melakukan apaapa sebab pe-nabuhnya dihalangi (inhibit). Bila S1S0= 00 maka flip-flop A mendapat masukan dari masukan seri Din sedangkan bila S1S0 = 01 maka flip-flop D mendapat masukan dari masukan seri Din Register Geser dalam bentuk rangkaian terpadu skala menengah (MSI) se-perti diuraikan di atas dapat diperoleh di pasaran, misalnya yang disebut "4-bit Bidirectional Universal Shift Register" tipe 74194 sudah diperlengkapi dengan semua kemudahan: geser kanan, geser kiri, bersihkan (clear), muati (load), dan diam (tidak berubah).

8.5 Soal Latihan 1. Gambarkanlah suatu kumpulan register (register file) yang terdiri dari 8 register 4 byte, yang beri nomor 0 sampai dengan 7. Gunakan rangkaian dekoder untuk memilih nomor alamat (lokasi)nya. 2. Melalui satu bus data 4 bit dikirimkan data 8 bit dalam dua kali pengiriman. Data ini akan disimpan di memori 8 bit dengan penulisan 8 bit sekaligus. Gambarkan-lah diagram blok hubungan pemalang, yang digunakan untuk memalang data kriman pertama, dengan memorinya. 3. Rencanakanlah suatu penggeser 4 bit yang dapat melakukan penggeseran baik ke kiri maupun ke kanan. Setiap dilakukan penggeseran ke kanan, keadaan flip-flop yang paling kiri dibuat berharga 0 dan pada penggeseran ke kiri, keadaan flip-flop yang paling kanan dibuat berharga 0. Pergunakanlah : a. Flip-flop RS b. Flip-flop D 4. Rencanakanlah register 4 bit dengan menggunakan flip-flop JK yang setiap diberikan pulsa penabuh kepadanya file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab08.htm (11 of 12)5/8/2007 2:46:11 PM

8

harga yang dikandung oleh ke-4 flip-flop-nya akan ditambah 5 dengan catatan bahwa harga yang dapat disimpannya tidak lebih dari 9, bila lebih dari 9 keadaannya kembali menjadi 0. Jadi, kalau saat se-belum dikenakan pulsa keadaannya berharga N, 0 (0000) ≤ N ≤ 9 (1001), setelah penabuhan keadaannya menjadi N + 5. 5.Rencanakanlah register geser "cyclic" 4 bit dengan masukan paralel yang meng-geser isi flip-flopnya sebanyak 2 posisi setiap muncul penabuh.


9

9 ANALISIS RANGKAIAN BERURUT Seperti telah disebutkan dalam bab sebelumnya, selain oleh sinyal-sinyal masukan, keluaran rangkaian berurut (sequential) pada suatu saat juga ditentukan oleh keadaan keluarannya pada saat sebelumnya. Kalau tabel kebenaran rangkaian kombinasi terdiri atas kombinasi masukan dan keluaran saja, maka tabel kebenaran rangkaian berurut tersusun atas masukan, keadaan-sekarang, dan keadaan-berikut-nya. Karena tabel kebenaran rangkaian berurut lebih bertitik berat pada keadaan maka tabel kebenaran itu disebut Tabel Keadaan (State Table). Dalam pembahasan keadaan rangkaian berurut harus dibedakan antara keadaan rangkaian secara kese-luruhan dan keadaan elemenelemen pengingat dalam rangkaian itu. Keadaan masing-masing elemen pengingat dalam rangkaian berurut adalah keluaran elemen bersangkutan dan disebut "keadaan internal" sedangkan keadaan rangkaian se-cara keseluruhan merupakan gabungan dari pada keadaan semua elemen peng-i-ngatnya (keadaan internal). Keluaran rangkaian berurut pada umumnya merupa-kan kombinasi dari pada keadaan internal yang diperoleh melalui rangkaian kombinasi. Dipandang dari pengaruh masukan luar terhadap keluarannya, rangkaian berurut dibedakan atas 2 macam, yaitu: - rangkaian (mesin) Mealy dan - rangkaian (mesin) Moore. Dalam rangkaian Moore keluaran hanya tergantung atas keadaan internal, tanpa dipengaruhi secara langsung oleh masukan luar. Dalam hal ini, masukan luar hanya mempengaruhi keluaran melalui perubahan keadaan internal, tanpa hu-bung-an yang eksplisit. Dalam rangkaian Mealy, keluaran merupakan kombinasi dari keadaan internal dan masukan luar secara eksplisit, artinya keluaran merupakan fungsi dari masukan luar secara eksplisit. Kedua macam rangkaian ini membutuhkan analisis yang sedikit berbeda. Analisis rangkaian berurut merupakan analisis perubahan keadaan dan keluaran rangkaian terhadap semua perubahan masukan. Analisis ini dapat dilakukan melalui penjejakan perubahan sinyal keadaan dan keluaran dalam diagram waktu dan dapat pula melalui penjejakan perubahan keadaan dan keluaran dalam tabel keadaan (state table, transition table) atau diagram keadaan (state graph). Analisis dengan diagram waktu hanyalah sesuai untuk rangkaian kecil-kecil saja sedangkan untuk rangkaian yang besar lebih mudah bila menggunakan tabel keadaan atau diagram keadaan. Metoda diagram waktu dapat dilakukan seperti penjejakan sinyal flip-flop dalam Bab 6, dan tidak akan dibicarakan lebih lanjut. Dalam bab ini akan dibahas hal-hal yang ber-hubungan dengan metoda analisis menggunakan tabel dan diagram keadaan.

9.1 Persamaan masukan flip-flop Pada umumnya, flip-flop dalam rangkaian berurut dihubungkan satu sama lain melalui gerbang-gerbang yang membentuk rangkaian kombinasi. Begitu juga masukan dari luar dan keluaran dari rangkaian berurut dihubungkan melalui rang-kaian kombinasi. Bagian rangkaian kombinasi yang menghubungkan keluaran rangkaian berurut dengan rangkaian luar disebut bagian keluaran rangkaian ber-urut. Bagian rangkaian dari mana setiap flip-flop memperoleh masukannya disebut sebagai rangkaian masukan flip-flop yang bersangkutan. Persamaan Boole yang menggambarkan bagian rangkaian ini disebut persamaan masukan flip-flop yang bersangkutan. Untuk setiap flip-flop JK dan RS ada dua persamaan masukan, per-samaan untuk J dan K, dan persamaan R dan S, sedangkan untuk setiap flip-flop T dan D hanya ada satu persamaan masukan, yaitu persamaan T dan D. Persamaan masukan dapat segera diperoleh dari diagram rangkaian yang akan dianalisis. Sebagai contoh, perhatikanlah rangkaian berurut yang ditunjukkan pada Gambar 9.1(a). Rangkaian ini dapat diubah penggambarannya menjadi seper-ti pada Gambar 9.1(b) untuk memudahkan penjejakan sinyalnya. Perhatikan bahwa file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab09.htm (1 of 9)5/8/2007 2:46:12 PM

9

terminal penabuh pada gambar tersebut diberi lingkaran kecil untuk menunjukkan bahwa penabuhan terjadi oleh pulsa negatif, yaitu pada saat terjadi-nya perubahan penabuh dari aras tegangan positif ke nol (perubahan dari logika 1 ke 0). Ini berarti bahwa keadaan masing-masing flip-flop hanya berubah pada saat perubahan negatif pulsa penabuh. Untuk flip-flop RS yang ditunjukkan pada Gambar 9.1 di atas, persamaan masukan dan keluarannya dapat diperoleh sebagai berikut: Flip-flop A:

Flip-flop B:

SA = B x

SB = A x

RA = B x

RB = A x

Keluaran: z=ABx

Dapat dilihat dari persamaan keluaran di atas bahwa rangkaian ini adalah rangkaian Mealy. Dengan diperolehnya persamaan masukan semua flip-flopnya, maka perilaku (behaviour) rangkaian, yaitu perubahan keadaan dan keluarannya untuk setiap masukan, sudah dapat dianalisis.

CP A

B

x

z (a ) x B

x B x A x A CP

A

A

B

x A B

B (b) Gambar 9.1. Rangkaian berurut contoh


z

9

9.2 Persamaan Keadaan Kalau persamaan karakteristik suatu flip-flop menerangkan keadaan-berikut sebagai fungsi dari pada keadaansekarang dan masukan flip-flop bersangkutan, maka persamaan keadaan flip-flop dalam rangkaian menerangkan keadaan-berikut dari suatu flip-flop sebagai fungsi keadaan-sekarang dan masukan luar rangkaian. Persamaan keadaan ini dapat diturunkan dari persamaan karakteristik masing-masing flip-flop (lihat Tabel 6.1 di akhir bab 6). Untuk rangkaian yang mengguna-kan flip-flop RS seperti pada Gambar 9.1, digunakan persamaan karakteristik:

+

Q =S+RQ sehingga untuk persamaan masukan yang telah dirumuskan di depan dapat diper-oleh persamaan keadaan masingmasing flip-flop sebagai berikut: Flip-flop A:

+

A = B x + B x A = B x + AB + A x = (A + B) x + A B Flip-flop B:

+

B =Ax + AxB=Ax + AB + Bx = (A + B) x + A B Dalam beberapa kasus, persamaan keadaan ini masih dapat disederhanakan. Untuk persamaan keadaan di atas, misalnya, dapat dipetakan dalam peta Karnaugh seperti pada Gambar 9.2. Dengan menggunakan persamaan keadaan ini dapat ditentukan keadaan-berikut masing-masing flip-flop dalam rangkaian untuk setiap masukan luar. AB x 00

AB 01

11

0 1

1

10

x

1

0

1

1

00

01

11 1

1

10 1 1

A+

+

A = AB + B x + Ax

1

B+

+

B = x A + x B + AB

Gambar 9.2. Peta Karnaugh untuk persamaan keadaan flip-flop Gambar 9.1

9.3 Tabel Keadaan Tabel keadaan menggambarkan keadaan-berikut dan keluaran rangkaian itu untuk setiap kombinasi keadaansekarang dan masukan luar. Jadi, tabel keadaan itu terdiri atas tiga bagian: kolom keadaan-sekarang, kolom keadaanberikut (next state), dan kolom keluaran. Keadaan-sekarang dimaksudkan sebagai gabungan keadaan semua flip-flop dalam rangkaian itu sebelum adanya penabuhan oleh sinyal/pulsa penabuh (clock pulse) dan keadaan-berikut dimaksudkan sebagai keadaan setelah adanya penabuhan. Gabungan keadaan di sini dimaksudkan hanya sebagai pernyataan secara bersama.


9

Keluaran yang dican-tumkan pada tabel keadaan untuk mesin Mealy adalah keluaran setelah penabuhan sedangkan dalam mesin Moore, keluaran itu adalah keluaran untuk keadaan-sekarang (sebe-lum penabuhan). Bila keluaran rangkaian diambil secara langsung dari keluaran flip-flop, kolom keluaran dapat dihilangkan dari tabel keadaan. Bila rangkaian berurut itu mempunyai keadaan awal tertentu, maka tabel keadaannya dimulai dengan keadaan awal itu. Bila rangkaian berurut itu mempu-nyai lebih dari satu keadaan awal yang mungkin, maka tabel keadaan dapat dimu-lai dengan memilih salah satu keadaan awal tersebut. Tetapi bila rangkaian berurut itu sama sekali tidak mempunyai keadaan awal tertentu, maka tabel keadaan dapat dimulai dengan sembarang keadaan awal. Tabel Keadaan suatu rangkaian berurut dapat dibuat dengan menentukan keadaan-berikut dan keluaran untuk setiap kombinasi keadaan-sekarang dengan masukan, berdasarkan persamaan keadaan dan persamaan keluaran. Untuk rangkaian Gambar 9.1, keadaan-berikut ditentukan dengan mengguna-kan persamaan keadaan yang telah dirumuskan sebelumnya, yaitu:

+

A = (A + B) x + A B

+

B = (A + B) x + A B dan keluaran ditentukan dengan menggunakan persamaan: z=A Bx Karena dalam rangkaian ini ada 2 flip-flop, maka ada 4 kemungkinan ke-adaan sekarang dan karena ada hanya 1 masukan maka ada 2 kemungkinan keada-an masukan sehingga untuk setiap keadaan-sekarang ada 2 kemungkinan keadaan-berikut dan 2 kemungkinan keadaan keluaran.

+

+

+

Perhatikan dari rumus di atas bahwa untuk x = 0, A = AB, B =(A+B) + AB = A+B dan untuk x= 1, A = A+B+AB

+

= A+B, B = AB. Juga perhatikan bahwa ke-luaran y= ABx akan berkeadaan 1 hanya bila AB= 01 dan x= 1. Kenyataan-kenya-taan ini sangat membantu dalam penyusunan tabel keadaan rangkaian. Kita andaikan bahwa keadaan awal adalah AB= 00, yaitu A= 0 dan B= 0. Bila pada keadaan ini diberikan masukan x

+ +

= 0, maka dari persamaan keadaan di atas diperoleh keadaan-berikut A B = 00, tidak ada perubahan keadaan.

+ +

Tetapi bila x= 1, maka penabuh berikutnya akan membuat rangkaian berkeadaan A B = 10. Ke-luaran untuk keadaan awal ini, z = 0 baik untuk x = 0 maupun untuk x = 1.

+ +

Bila pada keadaan AB= 01 diberikan masukan x= 0, keadaan-berikut akan menjadi A B = 01, dan bila x= 1, maka

+ +

keadaan-berikut adalah A B = 00 dengan keluaran z=1. Dengan cara yang sama, keadaan-berikut dan keluaran untuk dua keadaan-sekarang yang lain dapat ditentukan. Ini ditunjukkan dalam tabel keadaan Gambar 9.3. Dari tabel keadaan ini sebenarnya sudah dapat diketahui dengan jelas perilaku rangkaian.


9

Keadaan Sekarang AB 00 01 10 11

Keadaan-berikut

+ +

A B x=0 00 01 11 01

x=1 10 00 10 11

Keluaran z x=0 x=1 0 0 0 1 0 0 0 0

Gambar 9.3. Tabel Keadaan rangkaian berurut Gambar 9.1

9.4 Diagram Keadaan Diagram keadaan (state diagram, state graph) merupakan penampilan tabel keadaan dalam bentuk diagram yang menunjukkan arah dan urutan perubahan keadaan untuk setiap harga masukan. Setiap keadaan digambarkan sebagai satu lingkaran yang melingkari keadaan-sekarang yang ditunjukkan dengan angka biner atau nama yang diberikan bagi keadaan tersebut. Perubahan dari satu keadaan ke keadaan-berikutnya ditunjukkan dengan garis panah yang sekaligus menerangkan urutan perubahan keadaan akibat masukan yang ditunjukkan pada garis panah tersebut. Untuk rangkaian atau mesin Moore, setiap keadaan-sekarang di dalam ling-karan disertai harga (keadaan) keluaran untuk keadaan bersangkutan. Untuk rangkaian atau mesin Mealy, keadaan keluaran tidak menyertai keadaan-sekarang dalam lingkaran keadaan tetapi keadaan keluaran ditunjukkan bersama masukan yang menyebabkan keluaran itu pada garis panah perubahan keadaan. Sebagaimana telah disebutkan di depan, rangkaian Gambar 9.1 merupa-kan mesin Mealy dan tabel keadaannya yang ditunjukkan pada Gambar 9.3 dapat digambarkan sebagai diagram keadaan seperti yang ditunjukkan pada Gambar 9.4. Perhatikan bahwa setiap garis panah diiringi dua biner yang dipisahkan oleh garis miring. Biner yang di kiri garis miring menunjukkan harga masukan yang menye-babkan perubahan keadaan sedangkan yang di kanan garis miring menunjukkan harga keluaran untuk keadaan-sekarang dan masukan yang bersangkutan. Perhatikan bahwa urut-urutan perubahan keadaan rangkaian dapat ditelusuri dari diagram keadaan lebih mudah dibandingkan dengan menggunakan tabel keadaan yang mengurutkannya berdasar nomor urut keadaan. Bila keluaran dibuat tidak tergantung masukan secara langsung, yaitu dengan menghilangkan masukan x pada gerbang keluaran pada Gambar 9.1, maka keluar-an hanya fungsi daripada A dan B, yaitu: z = A B, dan z = 1 hanya dalam


9

Gambar 9.4. Diagram Keadaan mesin Mealy.

keadaan AB= 01. Dalam hal ini, kita akan memperoleh mesin Moore. Tabel keadaan akan sama dengan tabel keadaan mesin Mealy sebelumnya dengan perubahan pada kolom keluaran, seperti ditujukkan pada Gambar 9.5(a). Diagram keadaan mesin Moore ini ditunjukkan pada Gambar 9.5(b). Perhatikan bahwa pada mesin Moore, keadaan-sekarang dalam lingkaran (yang di nyatakan dengan kode-kode biner di atas garis) disertai oleh keluaran un-tuk keadaan bersangkutan (di bawah garis datar) dan garis panah perubahan keadaan hanya disertai keadaan masukan, tanpa keluaran. Dalam diagram keadaan, baik mesin Moore maupun mesin Mealy, harga keadaan-sekarang dalam lingkaran sering dinyatakan hanya dengan nama yang dipilih, misalnya S1, S2,... dan sete-rusnya. Dengan selesainya tabel keadaan dan/atau diagram keadaan, maka penjejak-an perubahan keadaan rangkaian berurut sudah mudah dilakukan. Dari apa yang telah diuraikan dalam bab ini, dapat dirangkum bahwa analisis rangkaian berurut dengan metoda tabel keadaan dilakukan sebagai berikut: 1. Dari diagram rangkaian yang dihadapi, rumuskan persamaan masukan masing-masing flip-flop dan persamaan keluaran rangkaian. 2. Dengan menggunakan persamaan karakteristik flip-flop yang digunakan dalam rangkaian, tentukan persamaan keadaan rangkaian.

Keadaan

Keadaan-berikut

Sekarang AB 00 01 10 11

A B x=0 x=1 00 10 01 00 11 10 01 11

+ +

Keluaran z 0 1 0 0

(a)


9

(b)

Gambar 9.5. Diagram keadaan mesin Moore.

3. Dengan menggunakan persamaan keadaan yang telah diperoleh, tentukan keadaan-berikut masing-masing flipflop untuk setiap kemungkinan keadaan masukan, dan susun tabel keadaan rangkaian yang juga mengandung keadaan ke-luaran untuk masukan yang bersangkutan. 4. Gambarkan diagram keadaan berdasarkan tabel keadaan. 5. Uji diagram dan tabel keadaan itu dengan mencoba sederetan masukan yang mungkin.

9.5 Soal Latihan 1. Gambarkanlah diagram waktu yang keadaan flip-flop A, B, dan keluaran Z pada mesin Mealy yang ditunjukkan oleh Gambar 9.4 di depan jika keadann awal adalah AB= 00 dan sinyal masukan x berubah menurut ururtan: x = 1, 0, 0, 1, 0, 1, 1, 0, 1, 0. file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab09.htm (7 of 9)5/8/2007 2:46:12 PM

9

2. Analisislah rangkaian berikut untuk mengetahui apa fungsi yang dilaku-kannya.

Z J A CK x

K

J B CK

A

K

Pulsa Penabuh

B

1

Gambar S9.1. Rangkaian Soal no. 2

3. Tentukanlah persamaan keadaan-berikut dan persamaan keluaran rangkaian berikut ini, dan susun tabel keadaannya. x B

x B x A x A CP

A

A

B

x A B

B

Gambar S9.2. Rangkaian untuk soal no. 3.

4. Buatlah tabel keadaan dan diagram keadaan rangkaian berikut ini.


z

9

CP

x

Gambar S9.3. Rangkaian Soal no. 4


10

10 DESAIN RANGKAIAN BERURUT

Desain rangkaian berurut pada umumnya dimulai dari uraian dengan kata-kata (verbal) tentang perilaku (behaviour) daripada rangk dibangun. Uraian kebutuhan (spesifikasi) ini dituangkan ke dalam bentuk diagram keadaan atau tabel keadaan. Dalam banyak kasu diperoleh dalam langkah pertama ini belumlah menghasilkan cacah keadaan yang minimum sehingga masih membutuh-kan penye Penyederhanaan keadaan dapat dilakukan dengan 2 metoda, metoda pencocokan baris (row matching) atau meto-da peta pasang-an Berdasarkan kebutuhan cacah keadaan minimum ini, maka cacah flip-flop yang dibutuhkan telah tertentu. Untuk kebutuhan sebany keadaan, dibutuhkan n buah flip-flop. Persamaan masukan (eksitasi) masing-masing flip-flop dari jenis yang dipilih dapat diturunkan dari tabel keadaan. Dengan diketah masukan, maka diagram rangkaian yang diinginkan telah dapat digam-barkan. Tentunya rangkaian yang diperoleh masih perlu diti melaksanakan spesifi-kasi rancangan. Dari uraian di atas dapat dilihat bahwa walaupun sarana yang diguna-kan sama, yaitu tabel keadaan atau diagram keadaan dan pers langkah-langkah dalam desain merupakan kebalikan dari pada urutan langkah-langkah yang ditempuh dalam analisis yang telah di sebelum-nya. Dalam bab ini akan diuraikan langkah-langkah pembentukan tabel keadaan dan diagram keadaan berdasarkan spesifi penyederhanaan-nya dan dilanjutkan dengan penentuan persamaan masukan dan realisasinya.

10.1 Desain Pencacah

Untuk memahami langkah-langkah desain yang diterangkan di atas, kita coba terapkan metoda tersebut dalam merancang pencacah dalam Bab 7. Misalkan kita ingin membuat suatu pencacah untuk perekaman perolehan nilai (scorer). Bila jawaban benar, maka nilai perolehan bila jawaban salah maka nilai perolehan dikurangi sebesar setengah dari penambahan nilai bagi jawaban benar. Untuk mudahnya, a jawaban benar adalah 2 dan nilai bagi jawaban salah adalah negatif 1. Nilai terbatas antara 0 dan 5. Penambahan nilai diluar batas i ditunjukkan sebagai adanya limpah-an (overflow), jawab benar pada saat nilai sudah berharga 4 membuat nilai men-jadi 0. Tetapi nilai sedang berharga 5 membuat nilai men-jadi 1. Jawaban salah pada saat nilai sedang 0 akan membuat nilai menjadi 5 dan keada melimpah. Keadaan Z= 1 ini tentunya dapat diolah lebih lanjut, misalnya menggerakkan flip-flop lain sebagai tanda/bendera (flag) 6 atau nilai negatif. Tetapi pengolahan lanjutan ini tidak akan kita bahas di sini. Dari spesifikasi ini dapat disimpulkan bahwa kita membutuhkan suatu pen-cacah yang nilai dikandungnya akan naik atau turun set tergantung keadaan sinyal jawaban x sebagai masukan luar. Harga dikandung (cacahan) naik 2 bila x= 1 dan turun 1 bila x= 0. Har antara 0 dan 5. Bila cacahan dipaksa naik dari cacahan 4, cacahan akan melimpah dan kembali berharga 0. Tetapi bila cacahan di-p cacahan akan melimpah dan berubah menjadi 1. Bila cacahan dipaksa turun dari 0, cacahan akan berubah menjadi 5, juga dianggap melimpah kita deteksi dengan membuat keluaran Z berkeadaan 1. Untuk membangun diagram keadaan, kita misalkan keadaan awal pencacah adalah keadaan sebelum ada masukan, dengan cacaha sebut saja keadaan 0. Keadaan lain juga kita namakan sesuai dengan harga cacahannya. Kita mulai membuat diagram keadaan dengan menganggap secara berturut-turut terjadi masukan x= 1 hingga terjadi limpahan, yai ke 2, ke 4 dan kembali 0. Pada saat keadaan berubah kembali ke 0, keluaran z= 1. Deretan perubahan ini digambarkan pada Gamba Sekarang kita tinjau keadaannya bila pada keadaan 0 secara berturut-turut terjadi masukan x= 0 hingga keadaan kembali ke 0, yaitu ke 5, ke 4, ke 3, ke 2, ke 1, dan kembali ke 0. Keadaan melimpah terjadi saat keadaan berubah dari 0 ke 5. Dengan menambahkan p Gam-bar 10.1 (a), maka kita akan memperoleh dia-gram Gambar 10.1(b). Perhatikan bahwa dengan x=0 terjadi secara ber-turut-tu berfungsi sebagai pencacah turun modus 5. Pada Gambar 10.1 (b) semua keadaan telah lengkap dari 0 sampai dengan 5. Langkah terakhir adalah menilik apakah perubahan ke mungkinan harga x, yaitu x= 0 dan x= 1, telah tergambar untuk setiap simpul, dan kita lengkapi yang belum lengkap. Dalam hal in tambahkan adalah perubahan dari 1 ke 3, dari 3 ke 5, dari 5 ke 1, untuk x= 1. Setelah menambahkan ini, maka kita akan memperol pada Gambar 10.1(c). Perubahan keadaan yang digambarkan dalam diagram keadaan pada Gambar 10.1 (c) dapat kita tuangkan dalam tabel keadaan yan pada Gambar 10.2 (a) atau Gambar 10.2 (b). Dengan Tabel Keadaan ini sudah dapat di-cari persamaan masukan flip-flop dan persa

(b)


10

Gambar 10.1. Diagram Keadaan Pencacah naik-turun

Keadaan Keluaran

+ +

Keadaan berikut sekarang sekarang x=0 x=1 x=0 x=1 0 5 2 1 0 1 0 3 0 0 2 1 4 0 0 3 2 5 0 0 4 3 0 0 1 5 4 1 0 1

ABC 000 001 010 011 100 101

(a)

A B Z x=0 x=1 x=0 x=1 101 010 1 0 000 011 0 0 001 100 0 0 010 101 0 0 011 000 0 1 100 001 0 1 (b)

Gambar 10.2. Tabel Keadaan Pencacah naik-turun Gambar 10.1. Dengan menggunakan flip-flop T, maka tabel kebenaran masukan flip-flop dan keluaran dapat disusun seperti pada masukan dan keluaran untuk pencacah ini diperoleh dari Gambar 10.3 (c) sebagai berikut: TA= x BC + xA + xB TB = x AC + xA + BC TC = x

dan

Z= xA + x ABC

Rangkaian logika realisasi persamaan ini dapat disusun dengan mudah.

+ + +

ABC 0

A B C x=0 x=1 101 010

TA

TB

TC

x=0 x=1 x=0 x=1 1 0 0 1

x=0 x=1 1 0

0 0 0

000 011

0

0

0

1

1

0

001 100

0

1

1

1

1

0

010 101

0

1

0

1

1

0

011 000

1

1

1

0

1

0

0 1 0 1 0 0 1 1 1


10

0 0 1

100 001

0

1

0

1

1

0

xxx xxx

x

x

x

x

x

x

xxx xxx

x

x

x

x

x

x

0 1 1 1 0 1 1 1 (b) (a)

BCxB

00

01

11

10

BCxA

00

01

11

10

BCxA

00

01

11

10

00

1

1

1

0

00

0

1

0

1

00

1

1

0

0

01

0

0

1

0

01

0

0

0

1

01

1

1

0

0

11

0

x

x

1

11

0

x

x

1

11

1

x

x

0

10

0

x

x

1

10

1

x

x

1

10

1

x

x

0

TA TA= x BC + xA + xB

TB TB= x AC + xA + BC

TC TC = x

(c)

Gambar 10.3. Persamaan masukan dan keluaran pencacah pada Gambar 10.1 dengan flip-flop T 10.2 Desain Detektor Urutan

Dalam sistem digital sering dibutuhkan rangkaian logika yang keadaan kelu-arannya tergantung atas urutan masukan masuk-an yang terakhir saja. Rangkaian demikian disebut detektor urutan (sequence de-tector) yang memberikan ke menerima deretan masukan yang telah mengikuti pola tertentu, sedangkan untuk pola lain keluaran tetap Z= 0 (atau sub-bab sebelum-nya tidak disebut detektor urutan karena Z= 1 terjadi bukan diakibatkan telah ter-jadinya suatu pola masukan tertentu pada keadaan tertentu. Rangkaian demikian banyak dijumpai dalam rangkaian kendali dalam indus (relay) untuk menutup kontaktor-kontaktor. Contoh lain adalah sistem kunci elektronik yang membuka kuncinya han kombinasi saklar dalam urutan yang telah diprogram sebelumnya. Misalkan kita hendak mendeteksi terjadinya deretan 010 pada saluran masuk-an seri suatu register geser. Kita ingink ditun-jukkan dengan keluaran yang berkeadaan 1 dan pola-pola masukan lain membuat keluaran berkeadaan 0. Dari spesifikasi soal yang dihadapi dapat kita ketahui bahwa rangkai-an akan memberikan keluaran 1 hanya bila ma masukan berurut 0 dan 1 sebelumnya. Perhatikan bahwa 0 terakhir dalam suatu pola deretan boleh jadi merupakan 0 berikutnya. Perhatikan juga bahwa menerima dua atau lebih ma-sukan 0 secara berturut-turut sama saja dengan baru atau lebih 1 secara berturut-turut sama saja dengan belum menerima masukan sama sekali, karana pola dicari mulai Untuk merancang rangkaian yang dimaksud, kita perlu membuatkan sederet-an masukan contoh yang mengandung p pola lainnya, dengan mulai dari keadaan belum menerima masukan sama sekali (keadaan reset). Hal ini perlu untuk sepe-nuhnya apa yang harus dilakukan oleh rang-kaian itu. Untuk soal yang dihadapi ini, kita dapat menggunakan co disertai keadaan keluaran yang bersesuai. Input X : 0 1 1 0 1 0 1 0 0 1 1 1 0 1 0 1 1 0 0 Output Z : 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0

Berbeda dengan soal pencacah yang diuraikan sebelumnya dimana cacah keadaan telah tertentu, dalam soal ini kita t dalam rangkaian dan berapa sebenarnya flip-flop yang diperlukan untuk mereali-sasikannya. Cacah itu baru akan dik secara sembarangan kita pilih suatu keadaan tertentu sebagai keadaan awal yang kita namakan S0 dan untuk setiap k

tandai seba-gai keadaan S1, S2, dan seterusnya. Dari spesifikasi soal yang dihadapi dapat diketahui bahwa di -sampin

kita membutuh-kan setidak-setidaknya 3 keadaan yang menandai telah terjadinya masukan pem-bentuk pola yang ak - telah ada satu masukan 0, Z= 0 - telah terjadi urutan masukan 01, Z= 0 dan - telah terjadi urutan 010 dan keluaran harus Z= 1

Kita andaikan saja keadaan awal S0 sebagai keadaan sebelum menerima masukan. Bila dalam keadaan ini muncul m Karena masukan ini mungkin merupakan awal dari pola yang dicari, kita tandai keadaan-berikut akibat masukan ini


10

saja S1. Bila pada keadaan S0 muncul masukan 1, yang bukan awal pola masukan yang dicari, maka masukan ini dap

berubah keadaan, tetap pada keadaan S0 menantikan masukan 0 awal pola. Perubahan keadaan yang sudah dibicaradalam bentuk diagram keadaan seperti yang ditunjukkan pada Gambar 10.4 (a). Kalau pada keadaan S1 muncul masukan x= 0, maka keadaan menerima dua 0 sama saja dengan keadaan menerima keadaan S1. Tetapi bila dalam keadaan ini muncul x= 1, maka telah diterima deret-an 01 yang merupakan awal pola

deretan masukan ini perlu diingat sebagai keadaan baru, kita namakan saja S2. Dengan demikian diagram keadaan k

pada Gambar 10.4 (b). Kalau pada keadaan S2 muncul masukan x= 1, artinya telah terjadi deretan 011, maka pola yang terjadi bukanlah pol

pola yang dicari, maka masukan berikutnya harus mulai lagi dari 0. Ini berarti bahwa keadaan sesudah deretan 011 i masukan sama sekali, yaitu S0. Jadi masukan ini membuat keadaan berubah dari S2 menjadi S0. Tetapi bila pada kea

masukan ini melengkapi pola yang dicari sehingga kelu-aran harus z = 1. Pelengkapan pola yang ditutup dengan ma pola yang dicari berikutnya, yaitu keadaan telah menerima satu 0, yaitu keadaan S1. Jadi, peleng-kapan pola ini juga

Diagram keadaan yang kita peroleh sekarang menjadi seperti yang ditunjukkan pada Gambar 10.4 (c). Setelah menyelesaikan Gambar 10.4 (c), kita perlu menilik ulang apakah semua kombinasi masukan untuk setiap ke keadaan tersebut. Ternyata dalam Gambar 10.4 (c) tersebut semuanya telah terwa-kili dan diagram tersebut merupak rangkaian yang dicari. Dari diagram keadaan ini dapat diperoleh data yang diperlukan untuk menyusun tabel keadaa pada Gambar 10.4(d).

0/0

(a)

(b)

1/0


10

0/0 0/0

1/0

0/1 1/0

(c)

Keadaan Keluaran Keadaan berikut sekarang sekarang X=0 X=1 X=0 X=1

+ +

A B Z AB X=0 X=1 X=0 X=1

S0

S1

S0

0

0

00

01

00

0

0

S1

S1

S2

0

0

01

01

10

0

0

S2

S1

S0

1

0

10

01

00

1

0

(d)

(e)

Gambar 10.4. Diagram dan Tabel Keadaan detektor urutan.

Karena 1 flip-flop mempunyai 2 keadaan dan rangkaian membutuhkan 3 keadaan, maka untuk merealisasikan rangk sebut saja flip-flop A dan B. Dengan memilih A=B=0 untuk keadaan S0; A=0, B=1 untuk keadaan S1 dan A=1, B=0

pada Gambar 10.4 (d) dapat diubah ke bentuk tabel keadaan seperti yang ditunjukkan dalam Gambar 10.4 (e). Dari t dapat diten-tukan persamaan masukan masing-masing flip-flop dalam rangkaian. Dengan me-makai flip-flop JK, ma seperti yang ditunjukkan pada rang-kai-an Gambar 10.5(a) dan rangkaiannya ditunjukkan pada Gambar 10.5(b).


10

xAB

00

01

11

10

xAB

00

01

11

10

xAB

00

01

11

10

0

0

0

x

0

0

1

1

x

1

0

0

0

x

1

1

0

1

x

0

1

0

0

x

0

1

0

0

x

0

(a)

Z

P Penabuh

B x

1

x

x

A x

(b)

Gambar 10.5. Peta keadaan dan rangkaian detektor urutan dengan flip-flop JK

Bila direalisasikan dengan flip-flop T, maka dari Gambar 10.4 dapat dibuat peta masukan dan rangkaiannya seperti d (b). Perhatikan bahwa rangkaian di atas adalah rangkaian Mealy (keluarannya ditentu-kan oleh masukan bersama-sa Rangkaian itu dapat juga direalisasikan sebagai rangkaian Moore (keluaran hanya fungsi dari keadaan-sekarang). Di sama dengan diagram mesin Mealy, bedanya hanya pada penempat-an variabel keluaran dalam diagram. AB x

00 01 11 10

0 1

1

AB x

00 01 11 10

x

1

0 1

x

1

x

1

1

1

x

TA = A + B x

TB = B x + Bx = B + x

B

B

TB

A A

TA

Z


10

A x P (Penabuh) (b)

A

B x

x B

Gambar 10.6. Peta masukan dan rangkaian dengan flip-flop T

Kalau dalam mesin Mealy keluaran ditempatkan di bawah harga masukan maka pada mesin Moore, keluaran ditemp dalam ling-karan keadaan. Ini telah dijelaskan dalam bab sebelumnya. Diagram keadaan rangkaian Moore ditunjukk Kalau dalam mesin Mealy, masukan 0 pada keadaan S2 akan mengubah kea-daan menjadi S1, dalam mesin Moore p

tidak di-mungkinkan karena keluaran pada S1 adalah 0 sedangkan untuk urutan masukan ini seharusnya Z= 1. Kare 0 pada keadaan S2 harus di arahkan ke keadaan lain yang mem-punyai keluaran z = 1, yaitu S3.

Perhatikan bahwa mesin Moore membutuh-kan 4 keadaan (bandingkan dengan 3 keadaan dalam mesin Mealy). Wal dibutuh-kan masih sama, yaitu 2. Persamaan masukan flip-flop dan diagram rang-kaiannya tentunya sudah dapat dip (c).

(a)


10

Keadaan Keadaan-berikut Keluaran sekarang x = 0 x = 1 sekarang (Z)

+ +

A B A B x=0 x=1

Z

S0

S1

S0

0

00 01 00

0

S1

S1

S2

0

01

0

S2 S3

S3 S1

S0 S2

0 1

10 11 00 11 01 01

01 10 0

1

(c) (b)

Gambar 10.7. Detektor urutan sebagai mesin Moore. 10.3 Penyederhanaan Tabel Keadaan

Kalau minimisasi dalam rangkaian kombinasi berusaha menggabung-kan su-kumin/sukumax sebanyak-banyaknya u ral paling sedikit, yang berarti cacah masukan yang paling kecil, maka minimisasi dalam rangkaian berurut adalah m sedikit yang berarti mencari cacah flip-flop yang paling sedikit. Tabel keadaan dan diagram keadaan dalam 2 macam desain yang telah di-uraikan dalam sub-bab terdahulu dapat dip sudah memberikan cacah keadaan minimum. Dalam banyak hal, cacah keadaan yang diperoleh dalam perencanaan t belumlah minimum dan masih dapat dikurangi. Kerena itu, sebelum merealisasi-kan tabel keadaan suatu rangkaian b apakah cacah keadaan dalam tabel itu sudah minimum. Ini perlu sebab semakin sedikit cacah keadaan yang harus di sedikit gerbang logika yang di-bu-tuhkan dan ada kalanya kebutuhan flip-flop juga semakin sedikit. Diagram keadaan untuk rangkaian dengan hanya beberapa keadaan biasanya mudah dibentuk. Tetapi untuk rangkaia pemben-tukan diagram keadaan tersebut menjadi jauh lebih sulit, dapat memancing kesa-lahan dalam menentukan a Hal ini akan lebih sulit lagi bila dalam rangkaian itu terdapat lebih dari 1 masukan dan lebih dari 1 keluaran (MIMO Dalam hal seperti ini, biasa-nya kita beranjak dari tabel keadaan. Dalam pembentukan tabel keadaan ini, umumnya l mencari keterkaitan antar keadaan se-cara rinci, tetapi membiarkan setiap kemungkinan masukan menuju keadaan ya sebelumnya) dan kemudian disederha-nakan dengan menghilangkan keadaan yang mubazir (redundant), yaitu keada lain yang setara. Dua cara penyederhanaan yang akan diuraikan dalam bab ini adalah: - Pencocokan baris (Row Matching) - Pencocokan dengan peta pasangan (Pair Chart)

10.3.1 Pencocokan Baris

Dalam methode ini, setiap baris dalam tabel keadaan dicocokkan dengan baris lain. Dua baris dikatakan sama/ setara dan keluaran pada kedua baris itu sama. Untuk semua baris yang sama digunakan hanya satu sedangkan baris yang mubazir dan harus dihilangkan/dihapus, dan setiap kemunculannya sebagai keadaan-berikut pada baris lain digantika Penyederhanaan selesai bila tidak ada lagi dua baris yang sama. Misalkan kita hendak merancang detektor urutan yang akan membe-rikan keluaran 1 bila deretan masukan "110" ata menjelaskan perilaku rangkaian ini, dapat dibuatkan deretan contoh masukan sebagai berikut: x=0010110010100110100011100 z=0000101000100001100000010

Perhatikan bahwa 1 terakhir dalam pola "101" dapat menjadi 1 per-tama dalam pola "110" dan 10 penutup dalam po pola "101". Untuk memulai penyusunan tabel keadaan, kita misalkan keadaan saat sebe-lum ada masukan yang diterima (keadaa sebut keadaan A. Dengan munculnya masukan pertama, rangkaian akan berubah keadaan ke dua kemungkinan kead dan keadaan C bila x= 1. Masukan ke-2 dapat mengubah keadaan rangkaian ke salah satu dari 4 keadaan baru, sebut file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab10.htm (8 of 19)5/8/2007 2:46:17 PM

10

untuk urutan masukan 00, 01, 10, dan 11. Dengan meneruskan urutan-urutan masukan selanjut-nya akan kita peroleh Tabel 10.1.

Tabel 10.1. Tabel keadaan detektor urutan 110 dan 101

Urutan Keadaan Keadaan-berikut masukan sekarang x = 0 x = 1 reset

A

B

C

Keluaran x=0 x=1 0

0

0 1

B C

D F

E G

0 0

0 0

00 01 10 11

D E F G

D F D F

E G E G

0 0 0 1

0 0 1 0

Karena pola yang dideteksi terdiri atas deretan hanya 3 masukan, yang ter-lengkapi saat masukan ke-3 muncul dalam maka kita mendefinisikan keadaan baru cukup untuk meng-ingat sampai deretan 2 masukan berurut. Perhatikan bahw keadaan-berikut sudah dapat diwakili oleh keadaan untuk 2 masukan. Walaupun tabel diteruskan dengan mendefinis masukan yang lebih panjang, hasilnya akan sama saja. Masukan 1 pada keadaan telah menerima deratan 10 (keadaan 101. Dalam menunggu masukan berikutnya, keadaan telah menerima deretan 101 ini sama saja dengan keadaan baru sehingga dalam tabel ditunjukkan bahwa keadaan-berikut setelah menerima masukan 1 pada keadaan F adalah keada Tabel keadaan ini tentunya belumlah memberikan cacah keadaan yang minimum. Secara sekilas saja dapat dilihat ba perlu dilakukan penyederhanaan. Langkah pertama dalam penyederhanaan dengan metoda pencocokan baris adalah menilik keadaan yang potensial (m keadaan dikatakan potensial sama bila kedua keadaan itu mem-punyai keluaran yang sama untuk semua masukan. D potensial sama dan mempunyai keadaan-berikut yang sama untuk semua masuk-an. Jadi hanya yang mempunyai kel dibanding-kan. Biasanya lebih menyenangkan bila kita mulai membandingkan baris terakhir dengan semua baris di a melakukan pengantian nama keadaan bila diperoleh ada dua keadaan yang sama. Baris keadaan F dengan keluaran berikut adalah z = 0 dan 1, dan G keluaran berikut adalah z= 1 dan 0, tidak potensi karena masing-masing mempunyai keluaran yang tidak sama dengan keadaan lain. Karena itu, kedua keadaan ini tak potensial setara adalah A, B, C, D, E, dan hanya keadaan-keadaan inilah yang perlu diban-dingkan satu dengan lain Dari tabel awal di Tabel 10.1 di atas segera dapat dilihat bahwa syarat supaya pasangan D dan E sama adalah D≡F d karena itu pasangan D dan E tidak sama. Syarat supaya C≡E sama adalah F≡F dan G≡G, yang jelas terpenuhi. Karen dapat dicoret dari tabel serta semua keadaan E sebagai keadaan-berikut di baris lain dapat diganti dengan C seperti y Tabel 10.2(a). Tabel 10.1 dengan kesetaraan C≡E Urutan Keadaan Keadaan-berikut Keluaran masukan sekarang x = 0 x = 1 x=0 x=1 reset A B C 0 0 0 B D E C 0 0 1 C F G 0 0 00 01

D E

D F

E C G

0 0

0 0

10

F

D

E

0

1


E≡C

10

11

G

F

G

1

0

Dari Tabel 10.2(a) segera dapat dilihat bahwa D≡B dan baris D dapat dicoret serta semua keadaan D di baris lain da keadaan menjadi seperti yang ditunjukkan pada Tabel 10.2 (b). Dari tabel ini segera lagi terlihat bahwa B≡A dan baris B dapat di-coret, dan diperoleh Tabel 10.2(c). Kesetaraan B≡ yang dapat diperoleh sehingga Tabel 10.2(c) telah merupakan tabel keadaan minimum. Ternyata dari 7 keadaan sem dipertahankan, yaitu A, C, F dan G seperti yang ditun-jukkan dalam Tabel 10.3. Kalau tabel keadaan dalam Tabel 10.3 digambarkan diagramnya kita akan mendapat diagram keadaan seperti pada G dapat dinyatakan oleh 2 flip-flop, maka ke-4 keadaan ini dapat dinyatakan dengan biner 0-3 misalnya A= 00, C= 01, keadaan ini, maka persamaan masukan flip-flop sudah dapat diturunkan dari tabel keadaan ini.

Tabel 10.2(b). Tabel 10.1 dengan kesetaraan C≡E dan D≡B Urutan Keadaan Keadaan-berikut masukan sekarang x = 0 x = 1 reset

A

B

Keluaran x=0 x=1

C

0

0

0 1

B C

D B F

E C G

0 0

0 0

00 01 10 11

D E F G

D F D F

E C G E G

0 0 0 1

0 0 1 0

D≡B E≡C

Tabel 10.2(c). Tabel 10.1 dengan kesetaraan C≡E, D≡B dan B≡A Urutan Keadaan Keadaan-berikut masukan sekarang x = 0 x = 1 reset

A

B

Keluaran x=0 x=1

C

0

0

0 1

B C

D B F

E C G

0 0

0 0

B≡A

00 01 10 11

D E F G

D F D F

E C G E G

0 0 0 1

0 0 1 0

D≡B E≡C

Tabel 10.3. Tabel 10.1 yang disederhanakan.

Urutan Keadaan Keadaan-berikut masukan sekarang x = 0 x = 1 reset 1 10 11

A C F G

A F A F


C G C G

Keluaran x=0 x=1 0 0 0 1

0 0 1 0

10

Gambar 10.8. Diagram keadaan detektor urutan 110 dan 101

10.3.2 Peta Pasangan

Penentuan setara dengan cara pencocokan baris (row matching) sering tidak cukup untuk memperoleh keadaan mini penen-tuan kesetaraan keadaan adalah dengan memakai tabel penyusunan (implication table) yang disebut juga peta merupakan susunan kotak kotak yang menghubung-kan satu keadaan dengan keadaan lain secara berpasangan. Setia dan nama kolom yang merupakan nama-nama keadaan yang dihubungkan kotak bersangkutan dan masing-masing k dipenuhi supaya dua keadaan yang dihu-bungkannya setara. Bila dua keadaan sudah sama, kotak yang yang meng-h syarat didalam kotak terpenuhi maka kedua keadaan setara. Setiap kotak yang syarat di dalamnya tak terpenuhi men dihubungkannya tidak setara dan dicoret atau diisi dengan tanda X. Di akhir pencocokan, semua kotak yang tidak di keadaan minimum dapat diperoleh dengan mengambil hanya satu dari setiap pasangan yang setara. Untuk lebih jelasnya, kita perhatikan contoh yang digunakan dalam penye-derhanaan dengan pencocokan baris sebe keadaan Tabel 10.1 dapat dibuat sebagai ditunjukkan pada Gambar 10.9.

B

B,D C,E

C

B,F C,G

D

B,D C,E

A ≡ B hanya bila B ≡ D dan C ≡ E D,F E,G D,F E,G


D ≡ F dan D ≡ G karena keluaran berbeda

10

E

B,F C,G

F

X

G

D,F E,G

D,F E,G

X

X

X

X

X

X

X

X

X

X

A

B

C

D

E

F

Gambar 10.9. Peta pasangan detektor urutan 110 dan 101

Dalam peta tersebut, setiap kotak yang mewakili keadaan yang tak potensial sama segera diberi tanda silang (tanda X dengan F dan A dengan G (keluaran berbeda). Kotak-kotak yang menghubungkan kea-daan yang potensial sama diis untuk setara. Misalnya, supaya A setara dengan B (A ≡ B) harus dipenuhi B ≡ D dan C ≡ E dan kedua syarat ini diisi Kotak lain dapat diisi dengan mengacu Tabel 10.1. Perhatikan bahwa kotak-kotak (B,D) dan (C,E) tidak diisi apa-ap terpenuhi, yaitu syarat D ≡ D dan E ≡ E untuk kesetaraan pasangan (B,D) dan syarat F ≡ F dan G ≡ G untuk ke-se-ta semua persyaratan kesetaraan (B,D) dan (C,E) dapat dicoret dari kotak lain, misalnya di kotak (A,D) dan di kotak (A Pengamatan atas peta dapat dilihat bahwa A dan C tidak akan setara karena B ≡ F dan C ≡ G, [kotak (B,F) dan (C,G) (A,C) sudah dapat diisi tanda X. Begitu juga kotak-kotak (A,E),(B,C), (B,E), (C,D), (D,E) sudah dapat diisi X. Deng kotak yang tidak setara ini, maka kita akan mem-peroleh peta pasangan baru seperti pada Gambar 10.10. Perhatikan muncul lagi dalam peta ini. Semua kotak yang tidak diberi tanda X pada peta terakhir ini menunjuk-kan keseta-raan dengan kotak itu.

B C X

X

D

X

E

X

X

X

F

X

X

X

X

X

G

X

X

X

X

X

X

A

B

C

D

E

F

Gambar 10.10. Penyederhanaan peta pasangan Gambar 10.9

Dari peta terakhir ini dapat disimpulkan bahwa kesetaraan yang terdapat dalam tabel keadaan sebelumnya adalah: A ≡ D, A ≡ B, B ≡ D atau D ≡ B ≡ A dan C≡E

Bila kesamaan ini digunakan untuk menggantikan D dan B dengan A, dan E dengan C, maka Tabel 10.1 sebelumnya menjadi Tabel 10.3 bila baris D, B, dan E dihilangkan. Langkah-langkah penentuan keadaan setara dengan metoda tabel penyusun-an/peta pasangan yang diterangkan di ata

1. Bentuk peta pasangan yang terdiri atas kotak-kotak dengan sisi yang merupakan nama keadaan, satu kotak untu atas diagonal tidak disertakan.

2. Bandingkan setiap pasangan dalam tabel keadaan. Bila keluaran untuk keadaan i dan keadaan j berbeda, maka yang menyatakan bahwa i ≡ j. Bila keluaran tersebut sama, maka ke dalam kotak (i,j) diisikan syarat kesetaraan p pair), yaitu m= n, ditulis "m,n", dengan m dan n masing-masing merupakan keadaan-berikut dari-pada keadaan i d Tabel 10.4. Tabel keadaan 10.1 yang disederhanakan Urutan Keadaan Keadaan-berikut masukan sekarang x = 0 x = 1 reset 0

A B

A A


C C

Keluaran x=0 x=1 0 0

0 0

buang

10

1

C

F

G

0

0

00 01 10 11

D E F G

A F A F

C G C G

0 0 0 1

0 0 1 0

buang buang

3. Telitilah kotak demi kotak dalam peta. Bila kotak (i,j) mengandung pasangan (m,n) sedangkan kotak (m,n) men kotak (i,j). Bila kotak (m,n) kosong, yang berarti keadaan m setara dengan keadaan n, maka semua syarat kesetara (bukan disilang/diberi X) sebagai tanda bahwa keseta-raan pasangan tersebut tidak lagi merupakan syarat karena t

4. Bila pada langkah ke-3 masih ada tanda X yang ditambahkan, ulangi langkah ke-3 tersebut sampai tidak ada la 5. Setiap kotak (i,j) yang tidak mengandung X menunjukkan kesetaraan i ≡ j.

10.4 Penetapan Keadaan

Dalam uraian sebelumnya, penyederhanaan rangkaian berurut memu-satkan perhatian hanya pada pencarian cacah k memperhi-tungkan harga rangkaian masukan setiap flip-flop. Pengu-rangan cacah keadaan rangkaian berurut sering kombinasi yang malah lebih mahal dari pada penghematan yang diperoleh dari pengurangan cacah keadaan. Di samp dibutuhkan untuk satu himpunan keadaan biner sering sekali jauh lebih rumit dan mahal daripada yang dibutuhkan u walaupun untuk himpunan keadaan hasil penyederhanaan yang sama. Penentuan harga biner untuk setiap keadaan ak penggerbangan paling minimal disebut “Penetapan keadaan” (State Assignment). Berbagai metoda penetapan kea sejauh ini belum ada metoda yang dapat memberikan penentuan keadaan yang selalu optimal untuk semua rangkai-a merupakan salah satu metoda yang berlaku umum. Tetapi tentunya akan membutuhkan perhitungan yang sangat mel besar. Metoda yang diaju-kan oleh James R. Story, Harold J. Harrison, dan Erwin A. Reinhard (1972), yang diseb ketiga penemu-nya: Story, Harrison, Reinhard), juga merupakan metoda coba-coba yang selalu memberikan hasil op yang sangat dikurangi. Tetapi metoda SHR berlaku hanya untuk rangkaian berurut yang mengguna-kan flip-flop JK. Dengan satu flip-flop, dapat disajikan 2 keadaan, yaitu keadaan: 0 dan 1. Dengan 2 flip-flop, ada 4 keadaan yang dap Dengan 3 flip-flop, ada 8 keadaan yang dapat disajikan, dan seterusnya. Secara singkat, dengan n flip-flop dapat disa keadaan yang mungkin digunakan untuk menyajikan keadaan rangkaian, maka tidak ada masalah. Sebaliknya, jika d sebagian yang dimanfaatkan untuk menyajikan keadaan rangkaian, maka terdapat banyak kom-binasi keadaan yang keadaan, misalnya S0, S1, dan S2, dibutuhkan 2 flip-flop untuk merealisasikannya, sebut saja flip-flop A dan B. Teta

sehingga cukup banyak ke-mungkinan kombinasi pasangan keadaan yang dapat dipilih untuk rang-kaian ter-sebut. D S0, maka keadaan S1 dan S2, dapat dipilih dari 3 keadaan yang lain. Bila salah satu dari 3 keadaan tersebut diten-tuka

untuk S3 tinggal 2 keadaan yang dapat dipilih, yaitu 10 dan 11. Jadi, untuk S0= 00 terdapat 6 kombinasi keadaan unt (00,01,10); (00,01,11); (00,10,01); (00,10,11);(00,11,01); (00,11,10)

(00,01,10); (00,01,11); (00,10, 01); (00,10,11); ( 00,11,01); (00,11,10)

Sejumlah keadaan yang sama dapat lagi dibentuk untuk masing-masing S0= 01, S0= 10 dan S0= 11. Dalam Tabel 10

mungkin. Tetapi jika kita perhatikan, beberapa kombinasi akan memberikan harga realisasi yang sama, misalnya, ha 10) sama dengan kombinasi keadaan (00, 10, 01), harga (00, 01, 11) sama dengan (00, 10, 11), dan seterusnya. Tabel 10.5. Kombinasi 3 keadaan untuk 2 flip-flop Keadaan Flip-flop

Keadaan

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

AB

AB

AB

AB

AB

AB

AB

AB

AB

AB

AB

AB

AB

AB

AB

S0

00

00

00

00

00

00

01

01

01

01

01

01

10

10

10

S1

01

01

10

10

11

11

00

00

10

10

11

11

00

00

01

Rangkaian


10

S2

10

11

01

11

01

10

Keadaan

19

20

21

22

23

24

Rangkaian

AB

AB

AB

AB

AB

AB

S0

11

11

11

11

11

11

S1

00

00

01

01

10

10

S2

01

10

00

10

00

01

10

11

00

11

00

10

01

11

00

Pada umumnya, pertukaran kolom dalam setiap pemilihan kombi-nasi keadaan tidak mengubah harga realisasi ( B, untuk setiap pilihan keadaan). Lebih lanjut, untuk flip-flop simetris RS, JK, dan T, mengkomplemenkan satu at harga realisasi. Jadi, harga realisasi (00, 01, 10) sama dengan (10, 11, 01), yaitu mengkomplemen-kan kolom A; sam mengkomplemen-kan kolom B; sama dengan (11, 10, 01), yaitu mengkomplemen-kan kolom A dan kolom B. Untuk jadi akan membutuhkan tembahan gerbang inverter (NOT). Dengan memanfaatkan sifat-sifat ini, maka cacah coba-c yang minimal akan sangat dikurangi. Untuk penetapan keadaan dalam Tabel 10.5 di atas, dapat diperoleh kesamaan 1= 3 = 8 = 11 = 14 = 17 = 22 = 24 2= 4 = 7 = 12 = 13 = 18 = 21 = 23 (10.1) 5= 6 = 9 = 10 = 15 = 16 = 19 = 20

Ini berarti bahwa dari ke-24 kemungkinan kombinasi keadaan yang dapat dipilih, kita cukup mencoba dan memilih y kombi-nasi 1, 2, dan 5. Untuk melihat pengaruh penetapan keadaan ini, kita perhatikan suatu rang-kai-an berurut dalam Gambar 10.4 di dep

Keadaan sekarang

Keadaan Keluaran berikut sekarang X=0 X=1 X=0 X=1

S0

S1

S0

0

0

S1 S2

S1 S1

S2 S0

0 1

0 0

Karena adanya 3 keadaan dibutuhkan 2 flip-flop. Tetapi 2 flip-flop juga dapat menyatakan 4 keadaan tanpa menamb keadaan yang ditunjuk-kan pada Gambar 10.4(b) adalah pemilihan langsung secara berurut-an. Sebenarnya terdapat penetapan keadaan ini. Dengan menggunakan temuan seperti pada persamaan (10.1) di atas, kita cukup mencoba 3 p keadaan seperti Gambar 10.11.

Z

+ +

AB 00 01 10

A B X=0 X=1 01 00 01 10 01 00

X=0 X=1 0 0 0 0 1 0

AB 00 01 11

X=0 X=1 0 0 0 0 1 0 (b)

(a)

+ +

Z

+ +

A B X=0 X=1 01 00 01 11 01 00

Z


10

A B X=0 X=1 11 00 11 10 11 00

AB 00 11 10

X=0 Y=1 0 0 0 0 1 0 (c)

Gambar 10.11. Tabel Keadaan-berikut (a) (S0 ,S1,S2 ) = (00, 01, 10) (b) (S0 ,S1,S2 ) = (00, 01, 11) (c) (S0 ,S1,S2 ) = (00, 11, 01)

Masing-masing pilihan ini akan memberikan persamaan masukan seperti yang ditunjukkan pada Gambar 10.12. Dar merupakan realisasi yang paling murah, membutuhkan 2 gerbang AND 2-masukan dan 1 gerbang NOT, sedangkan p masukan dan 1 NOT, dan pilihan 3 membutuhkan 1 AND 2-masukan, 1 AND 3-masukan dan 2 gerbang NOT.

AB

x

AB

x

AB

00

01

11

10

00

01

11

10

00

01

11

10

0

0

0

x

0

0

1

1

x

1

0

0

0

x

1

J

1

0

1

x

0

1

0

0

x

0

1

0

0

x

0

J

+

x

B

Z

+

A

A

B

(a) AB

AB

x 0 1

00

01

11

10

0

0

0

x

0

1

0

x

x

AB

00

01

11

10

0

1

1

1

x

1

0

1

0

x

+

x

00

01

11

10

0

0

0

1

x

J

1

0

0

0

x

J

Z

+

A

B

(b) AB

AB

x

00

01

11

10

0

1

x

1

1

1

0

x

1

0

+

A

x

AB

00

01

11

10

0

1

x

1

1

1

0

x

0

0

+

B

x

00

01

11

10

0

0

x

0

1

J

1

0

x

0

0

J

A

B

Z

(c) Gambar 10.12. Pers. masukan dan keluaran flip-flop JK untuk Gambar 10.11 (a) (S0 ,S1,S2 ) = (00, 01, 10) ; (b) (S0 ,S1,S2 ) = (00, 01, 11) (c) (S0 ,S1,S2 ) = (00, 11, 01)

Perlu dicatat bahwa pertambahan keadaan dan pertambahan variabel kea-daan (direalisasikan dengan 1 flip-flop) aka lebih besar dalam pilihan kombinasi keadaan yang mungkin. Sebagai contoh, untuk 3 peubahkeadaan A, B, dan C, d

Bila dari ke-8 keadaan ini digunakan hanya 5 keadaan, maka terdapat 140 macam kombinasi yang mungkin dibentu beda; bila yang digunakan 6 keadaan, terdapat 420 macam kombinasi yang mungkin dibentuk dengan 25 pilihan diguna-kan 7 atau 8 keadaan, terdapat 840 macam kombinasi yang mungkin dibentuk dengan 35 pilih-an keadaan y keadaan yang berbeda itu akan semakin tajam dengan penambahan keadaan yang digunakan dan peubah (varia-bel) mencoba semua kombinasi yang mung-kin walau-pun hanya yang berbeda. Untuk membantu penetapan keadaan, da keberdekatan berikut ini:


10

1. Keadaan-keadaan yang untuk satu masukan mempunyai keadaan-berikut yang sama hendaknya diberikan ke

2. Keadaan-keadaan yang merupakan keadaan-berikut bagi keadaan yang sama hendaknya diberikan keadaan y 3. Keadaan-keadaan yang mempunyai keluaran yang sama untuk suatu masukan hendaknya diberikan keadaan digunakan dalam penyederhanaan fungsi keluaran.

Keberdekatan yang dimaksud dalam pedoman di atas adalah keberdekatan seperti pada pemetaan Karnaugh, yaitu ke variabel. Penentuan keadaan mengikuti pedoman di atas dimulai dengan mencatat semua pasangan-pasangan keadaa berdekatan menurut pedoman. Keadaan-keadaan itu kemudian digambarkan dalam peta Karnaugh dengan mencoba keberdekatan yang dituntut. Pe-nempatan keadaan-keadaan ke dalam peta Karnaugh perlu diperhati-kan hal-hal beri • • • •

Mulailah menempatkan keadaan awal di kotak nol. Dahulukanlah memenuhi keberdekatan pedoman 1 dan keberdekatan yang lebih banyak dituntut Tempatkanlah 3 atau 4 keadaan yang dituntut berdekatan oleh pedoman pada 4 kotak yang berdekatan. Gunakanlah pedoman 3 dalam penyederhanaan peta keluaran, tetapi masih harus mendahulukan pedoman 1 dan

Perhatikan, sebagai contoh, tabel keadaan mesin Mealy yang ditunjukkan dalam Tabel 10.6. Dalam soal ini, ada 7 ke peubah keada-an, kita sebut saja p,q, dan r, dan keluaran kita sebut z. Karena dari kemungkinan 8 keadaan yang dapa hanya 7 keadaan yang dibutuhkan/digunakan, sebenarnya terdapat 35 kombinasi berbeda (lihat uraian sebelumnya). menghindarinya kita gunakan pedoman keberdekatan. Tabel 10.6. Tabel Keadaan Contoh Keadaan Keluaran Keberdekatan: Keadaan berikut sekarang sekarang X=0 X=1 X=0 X=1 1. (A,C,E,G), (A,B,D,F), (D,F), (E,G) A

B

C

0

0

2. (B,C), (C,D), (B,E), (C,F)2X, (B,G)2X

B C D E F G

D B F B F B

C E C G C G

0 0 0 0 1 0

0 0 0 0 0 1

Tuntutan keberdekatan yang disarankan pedoman 1 dan 2 di atas juga ditun-jukkan dalam tabel tersebut. Keberdekat punyai keadaan-berikut B untuk masukan X= 0, keberdekatan (E,G) karena sama-sama mempunyai keadaan-berikut keberdekat-an (B,C) karena sama-sama merupakan keadaan-berikut bagi A, keberdekatan (C,D) karena sama-sama m sete-rusnya. Untuk keadaan awal, A dapat segera kita pilih A = 000 untuk pqr. Beberapa kemungkinan pilihan keadaan yang mem dicari dengan menggunakan peta Karnaugh. Perhatikan bahwa keberdekatan (A,C,E,G) dan (A,B,D,F) dari pedoman sama. Pada Gambar 10.13 ditunjukkan 3 peta yang memenuhi paling banyak keberdekat-an pedoman 1 dan 2, tetapi dan (B,E) secara keberdekatan.

pq r

pq 0 1

00 A

01 C

11 E

10 G

F

D

B

(a) (A,C,E,G), (D,F), (E,G)

r 00 0 A 1

C

(b) (A,C,E,G), (D,F), (E,G)

pq 01 E

11

10 D

G

B

F

r 00 0 A 1

01 B

11 D

10 F

G

E

C

(c) (A,B,D,F), (D,F), (E,G) (C,F)2X, (B,G)2X

(C,F)2

Gambar 10.13. Peta penetapan keadaan Gambar 10.13 memberikan pilihan keadaan: Peta (a) : Peta (b) : Peta (c) :

A= 000, B= 101, C= 001, D= 111, E= 110, F= 011, G= 100 A= 000, B= 111, C= 001, D= 100, E= 010, F= 101, G= 011 A= 000, B= 010, C= 101, D= 110, E= 111, F= 100, G= 011

Peta keadaan-berikut masing-masing peta penetapan keadaan ini, mengikuti tabel keadaan pada Tabel 10.16, dapat d 10.14.


10

pq rx 00

00 B

01 -

11 B

pq 10 B

rx 00 00 101

pq 01 ---

11 101

10 101

01

C

-

G

G

01 001

---

100

100

01

11

E

C

C

C

11 110

001

001

001

11

10

B

F

F

D

10 101

011

011

111

10

(a)

(b)

pq

01 ---

11

10 1

---

1

z = pqx + pqrx

pq

rx

rx 00 00

pq

00

01

11

10

rx

00

01

11

10

rx

00

01

11

10

00

1

-

1

1

00

0

-

0

0

00

1

-

1

1

01

0

-

1

1

01

0

-

0

0

01

1

-

0

0

11

1

0

0

0

11

1

0

0

0

11

0

1

1

1

10

1

0

0

1

10

0

1

1

1

10

1

1

1

1

+

p

q

+

r

+

Gambar 10.14. Peta keadaan berikut pilihan Gambar 10.13(a). (a) Peta dengan nama keadaan (b) Peta dengan biner peubah keadaan (c) Peta masing-masing peubah

Dari Gambar 10.14 (c) sudah dapat ditentukan persamaan masukan masing-masing flip-flop. Untuk flip-flop JK, dap J =qx+ qx

J =prx

J =p+x

K =qr + rx

K =r+x

K =pqx

p

p

q

q

r

r

z = pqx + pqrx

Untuk penetapan keadaan yang lain dapat dilakukan dengan cara yang sama dan dipilih harga rangkaian yang paling 10.12 dengan flip-flop JK di atas dapat dilihat bahwa harga realisasinya adalah 4 AND 2-masukan, 3 AND 3-masuk masukan, atau total 13 gerbang 31-masukan.

10.5 Soal Latihan

1. Rencanakanlah suatu detektor pasangan (parity) yang akan memberikan keluar-an 1 bila cacah masukan 1 berha masukan 1 berharga genap. Pendeteksian baru dilakukan bila rangkaian telah menerima dua masukan 0. Gunakan

2. Sederhanakanlah tabel keadaan-berikut dalam Tabel S10.2 berikut ini baik secara pencocokan baris mau-pun pe

Tabel S10.2


10

keadaan

keadaan-berikut

sekarang

X=0

Keluaran sekarang

X=1

X=0

X=1

a

c

f

0

0

b c

d h

e g

0

0 0

d e f

b e f

g b a

0 0 0

0 1 1

g h

c c

g f

0 0

1 0

3. Suatu rangkaian dengan satu masukan dan satu keluaran mempunyai tabel keadaan seperti ditunjukkan Tabel S1

000 tentu-kan keadaan-keadaan yang lain dan tentukan persamaan masukan untuk masing-masing flip-flop dengan Tabel S10.3

keadaan keadaam berikut Keluaran sekarang X = 0 X = 1 Z S1

S5

S4

0

S2

S1

S6

1

S3

S7

S8

1

S4

S7

S1

0

S5

S2

S3

1

S6

S4

S2

0

S7

S6

S8

0


10

S8

S5

S3

1

4. Sederhanakanlah tabel keadaan-berikut dalam Tabel S10.4 berikut ini dengan meng-gunakan tabel pasang-an. R mengguna-kan: a. flip-flop D b. flip-flop JK

Tabel S10.4

Keadaan

Keadaan-berikut Keluaran

sekarang

X=0

X=1

A C F C I H C F C

B E G A G I F B E

A B C D E F G H I

Z 1 0 1 0 1 1 0 1 0

5. a. Untuk kedua kemungkinan pilihan keadaan (b) dan (c) dalam Gambar 10.13, tentukanlah harga rangkaian b. Kerjakan ketiga pilihan dalam gambar tersebut jika menggunakan flip-flop D. c. Cobalah rancang dengan memenuhi keberdekatan (B,C), (C,D), dan (B,E) dan salah satu dari pedoman 1.


10

Dalam Bab 6 telah disinggung bahwa ditinjau dari terjadinya perubahan keadaannya, rangkaian berurut dapat dibagi atas dua macam: rangkaian serempak (synchro-nous) dan rangkaian tak-serempak (asynchronous). Semua flip-flop seba-gai elemen memori dalam rangkaian (berurut) serempak ditabuh oleh sinyal pena-buh (detak, clock) tunggal dan berubah keadaan secara serempak hanya pada saat munculnya penabuh, dan tidak mengalami perubahan dalam sealng waktu antar dua sinyal penabuh. Ini sudah diuraikan dalam bab-bab terdahulu. Berbeda dengan rangkaian serempak, rangkaian tak-serempak, tidak mem-pu-nyai penabuh bersama dan masing-masing flip flop dalam rangkaian dapat ber-ubah keadaan setiap saat terjadinya perubahan masukan. Perubahan keadaan satu flip-flop dapat segera diikuti oleh perubahan keadaan flip-flop yang menerima ke-luaran flip-flop ini sebagai masukan. Ini berarti bahwa setiap perubahan masukan pada satu flip-flop dapat memicu perubahan beruntun di seluruh rangkaian tak-serem-pak. Kecepatan berubah dari keadaan-sekarang ke keadaan-berikut setiap flip-flop dalam rangkaian dapat berbeda-beda. Ini dapat membawa rangkaian tak serempak kepada suatu kondisi berpacu (race condition) di mana flip-flop dalam rangkaian itu salin berpacu (berlomba) dalam berubah. Keadaan-berikut rangkai-an secara keseluruhan akan berbeda untuk setiap urutan perubahan yang berbeda. Rangkaian dikatakan stabil jika setelah melalui sederetan perubahan, semua flip-flop dalam rangkaian itu memasuki suatu keadaan yang baru dan berhenti berubah (diam/tetap), artinya keadaan-berikut sama dengan keadaan sekarang. Kondisi berpacu dapat membawa rangkaian kepada kondisi daur (cycle), yaitu kondisi dimana rang-kaian itu terus berubah tanpa henti, tanpa keadaan stabil yang baru, setelah menerima satu perubahan masukan. Kondisi berpacu dapat juga memba-wa rangkaian kepada kondisi berpacu kritis, di mana rang-kaian dapat mengambil salah satu dari beberap kemungkinan keadaan stabil yang baru. Dalam peran-cangan rangkaian tak serempak, kondisi berpacu ini merupakan hal yan harus diperhitungkan dengan cermat dan inilah yang membuat perancangan itu lebih sulit dari pada yang serem-pak.

11.1 Analisis Rangkaian Tak Serempak

Sebagaimana dalam rangkaian serempak, keadaan rangkaian tak serempak juga dinyatakan dengan keadaan seluruh flip-flop dalam rangkaian itu. Keadaan yang dinyatakan oleh hanya keadaan flip-flop ini disebut “keadaan internal”. Istilah ini digunakan untuk membedakan “keadaan total”, yaitu keadaan yang menggambarkan keadaan semua flip-flop disertai keadaa semua masukan. Untuk suatu rangkaian dengan 3 flip-flop dan 2 masukan, keadaan internalnya dinyatakan dengan 3 peubah (variabel) sedangkan keadaan totalnya dinyatakan dengan 5 (3+ 2) peubah. Pernyataan keadaan total ini diperlukan karena keadaan rangkaian tak serempak sangat tergantung atas keadaan masukan setiap saat. Analisis rangkaian tak serempak dapat dilakukan seperti pada rangkaian se-rempak, yaitu dengan cara penjejakan (tracing) sinyal atau dengan tabulasi. Dalam cara penjejakan (tracing) sinyal, keadaan keluaran rangkaian dan keadaan internal rangkaian, yaitu keadaan keluaran semua flip-flop, ditentukan bersadarkan keada-an masukan masing-masing flip-flop yang dihasilkan setiap perubahan masukan. Cara ini tentunya hanya layak untuk rangkaian kecil, dengan cacah flip-flop yang keci Untuk rangkaian besar ini terlalu melelahkan dan membosankan. Cara tabulasi dilakukan dengan membentuk tabel keadaanberikut untuk keadaan total. Sebagai contoh, kita perhatikan rangkaian dengan 2 flip-flop Q1 dan Q2, 2 masukan x1 dan x2, dan 2 keluaran Z1 dan Z2, seperti yang ditunjukkan dalam Gambar 1 1.1(a). Persamaan masukan masing-masing flip-flop, seperti ditunjukkan dalam gambar tersebut adalah: (11.1)

SA= x1 x2

RA= x1 x2

SB= x1 x2

RB= x1 x2

(11.2)

file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab11%20_%20Daftar%20Pustaka.htm (1 of 26)5/8/2007 2:46:23 PM

10

dan persamaan keluaran rangkaian adalah Z1 = A B + x1 (A + B)

Z2 = A B + x2 (A + B )

Dari persamaan karakteristik flip-flop RS yang telah diuraikan dalam Bab 6, dapat diturunkan persamaan keadaan-berikut rangkaian: (11.3)

+

A = SA + RA A = x1 x2 + (x1 + x2) A

+

B = SB + RB B = x1 x2 + (x1 + x2) B

Dengan menggunakan persamaan terakhir ini, pers. (11.3), jika salah satu masukan ber-u-bah dalam keadaan internal tertentu keadaan-berikut dapat segera ditentukan. Misalnya, dalam kondisi keadaan total x1x2AB= 0000, yaitu keadaan internal AB=

00 dan keadaan masukan x1x2= 00, maka keadaan-berikut dapat diperoleh A+= 0 dan B+= 0 atau A+B+= 00. Untuk kondisi in

keadaan keluaran juga dapat ditentukan dengan menggunakan pers. (11.2) dan menghasilkan Z1= 0 dan Z2= 1. Untuk keadaa internal AB= 01 dan masukan x1x2= 00, akan diperoleh keadaan-berikut A+= 0 dan B+= 1 atau A+B+= 01, dan keluaran Z1=

dan Z2= 0. Dengan cara serupa dapat ditentukan keadaan-berikut dan keluaran untuk setiap kombinasi masukan dan keadaa sekarang. Ini ditabulasi dalam Tabel 11.1 yang


10

Gambar 11.1 Rangkaian Tak Serempak Contoh


10

(b)

Gambar 11.1 Rangkaian Tak Serempak Contoh

disebut Tabel Transisi. Perhatikan bahwa untuk beberapa keadaan total, keadaan-internal-berikut sama dengan keadaan-

+ +

internal-sekarang, yaitu A B = AB. Dalam kondisi seperti ini, dikatakan bahwa rangkaian berada dalam keadaan-total-stabi (stable total state). Keadaan-keadaan total stabil ini ditandai dengan garis bawah dalam Tabel 11.1, seperti pada keadaan tota x1x2AB= 0000, 0110, 1001, dan lain-lainnya. Tabel 11.1. Tabel Transisi Rangkaian contoh Keadaan Total Sekarang x1 x2 A B 0

0

0 0 1 1 0 1 0 0 1 1 1 0 0 0 1 1 1 1 0 0 1 1

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

Keadaan Internal berikut A 0 0 0 0 0 0 1 1 0 0 1 1 1 1 1 1

+

B 0 1 0 1 0 0 0 0 1 1 1 1 0 1 0 1

+

Keluaran Z1 Z2 0 1 1 1 0 1 1 1 0 0 0 1 0 0 0 1

1 0 1 1 0 0 1 0 1 0 1 1 0 0 1 0

Untuk setiap perubahan masukan, rangkaian akan berusaha mencapai keada-an-total-stabil berikutnya. Untuk memudahkan pelaksanaan analisis dan desain, kita mengambil suatu pengandaian bahwa rangkaian bekerja dalam modus operasi fundamental, yaitu operasi di mana masukan hanya berubah jika keadaan stabil telah dicapai. Perhatikan keadaan total 0001. Keadaan-internal berikutnya adalah 01. Ini berarti bahwa keadaan total 0001 adalah keadaan total stabil. Jika dalam keadaantotal ini masukan berubah menjadi, katakanlah, x1x2= 01, maka sebelum keadaan internal berubah, keadaan-total rangkaian sudah berubah menjadi x1x2AB= 0101. Dari tabel dapat dilihat bahwa keadaan-internal-berikut adalah A+B+ = 00 yang menunjukkan bahwa keadaan ini bukan keadaan stabil. Karena itu, keadaan internal akan berubah sehingga keadaan total menjadi x1x2AB= 0100. Keadaan-internal berikut untuk keadaan-total ini adalah 00. Ini menunjukkan bahwa keadaan-total 0100 ini merupakan keadaan-total stabil dan rangkaian berhenti berubah. Tabel transisi seperti Tabel 11.1 dapat disajikan dalam bentuk yang lebih ringkas, seperti yang digunakan dalam rangkaian serempak, seperti ditunjukkan dalam Tabel 11.2. Dalam tabel ini keadaan-total tidak ditunjukkan secara explisit, tetapi

dibentuk dari label kolom dalam keadaan-internal-berikut dan keadaan-sekarang. Perhatikan bahwa Tabel Transisi rangkaian tak-serempak ini sama dengan Tabel Keadaan untuk rangkaian serempak. Yang membedakan keduanya hanyalah yang menyebabkan perubahan itu. Kalau perubahan keadaan rangkaian serempak disebabkan oleh munculnya penabuh (detak), maka pada rangkaian tak-serempak disebabkan oleh perubahan masukan. Sebagai contoh, keadaan-total x1x2AB= 0110 digambarkan oleh kolom x1x2= 01 dalam kolom keadaan-internal-berikut dan file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab11%20_%20Daftar%20Pustaka.htm (4 of 26)5/8/2007 2:46:23 PM

10

baris AB= 10 dalam kolom keadaan-sekarang. Keadaan-internal-berikut untuk keadaan-total adalah A+B+= 10. Dalam tabel ini juga keadaan-internal-berikut ini digaris-bawahi karena keadaan-total yang dibentuknya merupakan keadaan-total stabil. Tabel 11.2. Tabel Transisi bentuk singkat Keadaan-internalberikut A B x1 x2

Sekarang AB 00 01 10 11

Keluaran Z1 Z2

+ +

Keadaan

x1 x2

00

01

10

11

00

01

10

11

00 01 00 01

00 00 10 10

01 10 01 10 11 10 11 11

01 10 11 11

00 10 11 10

01 00 01 11

00 00 01 10

Untuk membaca tabel ini, perhatikan urutan perubahan x1x2= 01, 11, 10, 00 mulai dari keadaan-total awal x1x2AB= 0000.

Saat masukan beru-bah menjadi 01, keadaan-internal-berikut adalah 00 yang stabil sehingga keadaan-total berubah menjadi 0100 (kolom 01 baris 00). Perubahan masukan berikutnya menjadi 11 membawa keadaan-total menjadi 1100 yang menunjuk kepada keadaan-internal-berikut 10. Ini memaksa keadaan-internal beru-bah menjadi 10 untuk mencapai keadaan-total 1110 (kolom 11 baris 10) yang stabil. Untuk perubahan menjadi 10 dan 00 secara berturut-turut akan membawa perubahan keadaa total menjadi: 1110 - 1010 - 1011 - 0011 - 0001. Ini ditunjukkan dengan garis panah dalam Tabel 11.2. Perubahan keluaran juga mengikuti lintas transisi yang sama dengan yang dijalani oleh keadaan-total. Tabel Transisi keadaan dan keluaran yang diuraikan di atas dapat juga dipeta-kan dalam peta Karnaugh seperti ditunjukkan dalam Gambar 11.2.

Gambar 11.2. Peta Karnaugh untuk (a) Transisi Keadaan dan (b) Keluaran Jika keadaan-internal diberi nama, misalnya S0, S1, S2, ... dan seterusnya, dan keadaan-total diberi nomor urut seperti 1, 2, 3, .. dan seterusnya sampai dengan sejumlah cacah keadaan-total stabil, maka tabel tran-sisi itu disebut tabel keadaan. Ini ditunjukkan dalam Gambar 11.3.


10

Gambar 11.3. Tabel Alir: (a) keadaan-internal dan (b) keadaan-total

Perhatikan bahwa dalam tabel alir keadaan-internal, keadaan yang sama di-beri nama yang sama, sedangkan dalam tabel alir keadaan-total, setiap keadaan-total stabil diberi nomor yang berbeda dan keadaan-total tak stabil diberi nomor yang sama dengan nomor keadaan-total stabil yang menjadi keadaan-berikut bagi keadaan-total tak stabil tersebut. Sebagai contoh, untu keadaan-total 1100 keada-an-berikutnya adalah 1110. Karena keadaan-total 1110 sudah diberi nomor 6, maka keadaan-total 1100 yang tidak stabil ini juga diberi nomor 6. Untuk membedakan-nya dari rangkaiaan serempak, tabel keadaan tak serempak ini disebut juga Tabel Alir (Flow Table).

11.2 Kondisi Berpacu Telah disinggung di bagian awal bab ini bahwa kondisi berpacu merupakan masalah yang menuntut penanganan khusus dalam rangkaian tak serempak. Kon-disi berpacu (race condition) terjadi jika satu perubahan masukan menyebab-kan lebih dari satu flip-flop yang harus berubah keadaan, keadaan rangkaian berubah melalui beberapa keadaan tak stabil sebelum mencapai keadaan stabil yang baru. Dalam kondisi berpacu tak kritis, semua flip-flop dalam rangkaian itu mencapai suatu keadaan stabil yang sama, terlepas dari urutan perubahan keadaan yang dilalui. Sedangkan dalam kondisi berpacu kritis, keadaan stabil yang dicapai berbeda menurut urutan per-u-bahan keadaan yang dilalui. Perubahan keadaan yang diuraikan dalam contoh di sub-bab sebelumnya tidak ada yang merupakan kondisi berpacu. Kita perhatikan rangkaian tak-serempak yang tabel transisinya ditunjukkan dalam Tabel 11.3. Dalam bentuk peta Karnaugh tabel transisi ini dapat dipetakan seperti ditunjukkan dalam Gambar 11.4. Dari tabel dan peta ini dapat dilihat bahwa ada 6 keadaan-total stabil.


10

Tabel 11.3. Tabel Transisi Keadaan-internal-

+ +

Keadaan Sekarang Q 1 Q2 00 01 10 11

Keluaran Z

berikut Q1 Q2 x1 x2

x1 x2

00

01

10

11

00

01

10

11

11 01 11 11

10 00 10 00

01 01 01 11

00 10 11 01

1 1 0 0

1 1 0 0

0 0 1 1

0 0 1 1

Gambar 11.4. Peta Karnaugh (a) Tabel Aliran dan (b) Keluaran

Pandanglah keadaan-total 0011 yang merupakan keadaan stabil. Jika dalam keadaan ini masukan berubah menjadi x1x2= 01,

dari peta dapat dilihat bahwa keadaan-berikut adalah 0100. Sebelum flip-flop berubah, keadaan-total adalah 0111. Untuk mencapai keadaan-berikut 0100 yang dituju, dituntut kedua flip-flop Q1 dan Q2 berubah serentak pada saat yang sama dari 1

menjadi 0. Jika kejadian-nya memang demikian, kedua flip-flop berubah serentak, maka rangkaian secara berturut-turut akan berubah keadaan menurut urutan: 0011 - 0111 - 0100 - 0110 - 0110. Tetapi tundaan waktu dalam setiap rangkaian flip-flop belum tentu sama sehingga ada kemungkinan Q1 berubah lebih cepat atau lebih lambat dari Q2.


10

Jika Q1 berubah lebih cepat dari Q2, maka perubahan keadaan-total dari 0111 menuju 0100 akan melalui keadaan-total 0101.

Keadaan ini menunjuk kepada keadaan-berikut 0100, yang kebetulan sama dengan keadaan-berikut yang dituju sebelumnya, sehingga rangkaian akan berubah ke keadaan-total 0100. Dari keada-an ini, rangkaian akan berubah ke keadaan-total-berikut 0110 dan stabil dalam ke-adaan itu. Deretan perubahan ini digambarkan dengan garis terus dalam Gambar 11.5(a). Jika Q2 berubah lebih cepat dari Q1, maka perubahan keadaan-total dari 0111 menuju 0100 akan segera ke keadaan-total 011 yang merupakan keadaan-total stabil, seperti ditunjukkan dengan garis putus dalam Gambar 11.5(a). Dari uraian ini dapat dilihat bahwa walaupun terjadi perpacuan antara Q1 dan Q2 saat melalui keadaan-total 0100, keadaan stabil yang dicapai tetap pada keada-an-total yang sama, yaitu 0110. Karena itu, keadaan-total 0100 merupakan kondisi berpacu tak kritis.

Gambar 11.5. Kondisi berpacu (a) tak kritis dan (b) kritis dan daur.

Tetapi perhatikan kejadian jika dalam keadaan-total 1100 masukan berubah menjadi 00. Masukan ini menuju ke keadaanberikut 0011 dari 0000 (keadaan sebelum flip-flop berubah). Jika kedua flip-flop berubah dengan kecepatan yang sama, m akan dicapai keadaan-total stabil 0011. Tetapi jika Q1 berubah lebih cepat, keadaan 0000 akan berubah melalui 0010 - 001 0011 seperti ditunjukkan dalam Gambar 11.5(b). Sebaliknya, jika Q2 berubah lebih cepat, keadaan 0000 akan berubah

menjadi 0001 dan segera stabil dalam keadaan ini. Jadi, perubahan keadaan-total melalui 0000 menuju kepada keadaan sta akhir yang berbeda. Ini berarti bahwa keadaan-total 0000 merupakan kondisi berpacu kritis. Selanjutnya, perhatikan keadaan-total 0110 yang merupakan keadaan stabil. Jika dalam keadaan ini masukan berubah men 11, maka keadaan-total akan berubah menjadi 1110. Dari peta dapat dilihat bahwa keadaan-berikut adalah 1111. Keadaan transisi ini menunjuk ke keadaan-berikut 1101 yang selanjutnya menun-juk ke keadaan-berikut 1110. Keadaan ini malahan kembali menunjuk ke keadaan-berikut 1111 semula. Jadi terjadi urutan: 0110 - 1111 - 1101 - 1110 - 1111 - 1101 - secara bolak-balik. Ini berarti bahwa rangkaian memasuki kondisi daur (cycle). Kondisi ini juga digambarkan dalam Gambar 11.5

Sebenarnya, rangkaian serempak yang disajikan dalam Tabel 11.3 mem--punyai 3 keadaan-total tak-stabil yang kritis yang ditandai dengan segi-4 dan 1 yang tidak kritis yang ditandai dengan segi-6 dalam Gambar 11.4. Kondisi berpacu tak kritis tidak mempe-ngaruhi kerja sistem. Tetapi kondisi berpacu kritis dan daur harus dihindarkan dan dicegah dalam perancang (desain). Ini dapat dilakukan dengan menambahkan tundaan waktu kepada rangkaian atau dengan melakukan “Penetapan Keadaan” (State Assignment) yang semestinya sehingga perubahan keadaan dua atau lebih flip-flop tidak terjadi secara bersamaan.

11.3 Desain Rangkaian Tak Serempak

Pola desain rangkaian tak serempak serupa dengan pola yang dilaksanakan da-lam desain rangkaian serempak: penyajian masalah yang diuraikan dalam kata-kata (verbal) ke dalam bentuk tabel alir, penyederhanaan tabel alir, penetapan ke-adaan (state assignment) dan penggambaran rangkaian realisasi. Perbedaan yang sangat menyolok ter-da-pat pada penyederhanaa tabel alir (tabel keadaan dalam hal rang-kaian serem-pak). Kalau tujuan utama penyederhanaan dalam perancangan rang-k serem-pak adalah memini-malkan cacah keadaan (yang berarti juga mini-misasi komponen/elemen logika), maka dalam file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab11%20_%20Daftar%20Pustaka.htm (8 of 26)5/8/2007 2:46:23 PM

10

rangkaian tak serempak diuta-makan pen-cegahan terjadinya kondisi berpacu kritis sedangkan minimisasi ele-men logika merupakan sasaran kedua. Untuk menyederhanakan pembahasan desain, rangkaian yang akan diuraikan dalam sub-bab ini dibatasi pada rangkaian da modus operasi fundamental, di mana masukan berubah hanya jika rangkaian berada dalam keadaan stabil, dan pada setiap hanya satu masukan yang boleh berubah.

11.3.1 Tabel Alir primitif

Tabel alir primitif dimaksud sebagai tabel alir dengan hanya satu keadaan-total stabil pada setiap barisnya. Kita tinjau suat sistem kunci biner yang disusun dari sederetan saklar toggle. Kunci akan terbuka (Z= 1) jika kombi-nasi keadaan kedua sa diubah dalam urutan tertentu. Jelas bahwa rangkaian logika ini me-rupakan detektor urutan. Misalkan bahwa kunci akan terbuka jika deretan masukan x1x2= 00-10-11-10 telah terjadi. Jika deretan masukan yang diberikan menyim-pang dari pol

yang ditentukan ini, kunci tidak akan terbuka, yaitu Z= 0, dan harus direset dengan memberikan masukan 00. Setelah kunc ter-buka, keluaran Z akan tetap 1 sampai rangkaian direset kembali dengan masukan 00. Untuk mesin Moore, Tabel Alir primitif rangkaian ini dapat dibuat sebagai ditunjukkan pada Tabel 11.4. Keadaan reset kita pilih sebagai keadaan awal dan kita sebut keadaan 1 dengan x1x2= 00 dan Z= 0. Selama masih belu ada perubahan masukan, jadi masukan tetap 00, rangkaian akan tetap berada dalam keadaan stabil ini. Jika masukan berub menjadi 01, keadaan berubah menjadi keadaan stabil baru yang kita ingat sebagai keadaan 2 , walaupun perubahan masuk ini tidak akan mem-bentuk deret-an yang dicari. Perubahan masukan menjadi 10, yang merupakan awal deretan yang dicar yang kita ingat sebagai keadaan stabil baru 3 . Perubahan masuk-an dari keadaan reset x1x2= 00 menjadi 11 tidak

diperkenankan karena batasan hanya satu masukan yang boleh berubah pada satu saat. Karena itu pada baris 1 ini, kolom 1 dan be-gitu juga untuk semua perubahan masukan yang tidak dizinkan, diisi dengan tanda “-”.

Tabel 11.4. Tabel Alir Moore detektor urutan 00-10-11-10 Urutan masukan

Keadaan Sekarang

Keadaan-berikut x1 x2 01 2

11 -

10 3

Keluaran Z

00 (Reset)

1

00 1

00,01

2

1

2

4

-

0

00,10

3

1

-

5

3

0

00,01,11

4

-

2

4

6

0

00,10,11

5

-

2

5

7

0

00,01,11,10

6

1

-

4

6

0

00,10,11,10

7

1

-

8

7

1

00,10,11,10,11

8

-

9

8

7

1

00,10,11,10,11,01

9

1

9

8

-

1

0

Jika dari keadaan stabil 2 , masukan berubah dari 01 menjadi 11, kea-daan berubah ke keadaan 4 . Per-ubahan masukan tidak diperkenankan. Deretan ini tidak akan membentuk urutan yang dicari. Jika dari keadaan stabil 3 , yang merupakan awal urutan dicari, masukan berubah dari 10 menjadi 11 sehingga membentuk deretan masukan 00-10-11, yang merupakan bagian dari deretan yang dicari, keadaan berubah menjadi keadaan 5 y dibe-dakan dari keadaan 4 yang tidak menuju kepada deretan yang dicari. Setiap perubahan masukan menjadi 00, baik da keadaan 2 maupun dari keadaan 3 atau keadaan yang lain, akan mereset rangkaian kembali kepada keadaan 1 . Jika dari keadaan 4 , masukan berubah dari 11 menjadi 10, yang mem-bentuk urutan 00-01-11-10, keadaan berubah ke ke daan 6 , yang harus dibeda-kan dari keadaan 3 yang merupakan awal deretan yang dicari. Tetapi jika masuk-an berubah menjadi 01, urutan 00-01-11-01 yang terbentuk, yang tetap bukan bagian dari urutan yang dicari, sama saja dengan meneri file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab11%20_%20Daftar%20Pustaka.htm (9 of 26)5/8/2007 2:46:23 PM

10

masukan 01 dalam kea-daan reset, yakni kembali kepada keadaan 2 . Jika dari keadaan 5 , masukan berubah dari 11 menjadi 10, yang memben-tuk urutan 00-10-11-10 yang dicari, keluaran berubah menjadi Z= 1. Keadaan ini kita ingat seba-gai kea-daan 7 . Tetapi jika masukan berubah menjadi 01, urutan yang dicari gagal terbentuk dan ini sama saja dengan menerima masukan 01 dalam kea-daan reset, yakni kembali kepada keadaa 2 . Perubahan masukan dari 10 menjadi 11 dalam keadaan 6 akan mengemba-likan rangkaian ke keadaan 4 , tidak membutuhkan pendefinisian keadaan baru.

Perubahan masukan dari 10 menjadi 11 dalam keadaan 7 , yang memben-tuk urutan 00-10-11-10-11 mempertahankan keluaran tetap Z= 1. Keadaan ini berbeda dengan kea-daan 5 yang memberikan keluaran Z= 0, dan kita ingat seba-gai kea daan 8 . Begitu juga perubahan masukan dari 11 menjadi 01 dari keadaan stabil 8 ini harus dibedakan dari kea-daan 2 yang memberi masukan Z= 0, dan kita ingat seba-gai kea-daan 9 . Tetapi perubahan masukan menjadi 11 dari keada-an membuat rangkaian kembali ke keadaan 8 yang sudah didefinisi--kan sebelumnya. Dengan didefinisikannya keadaan stabi 9 , lengkaplah sudah tabel alir primitif yang ditunjukkan dalam Tabel 11.4. Perhatikan bahwa sekali keluaran berkeadaan 0 akan tetap berkeadaan 0 sampai rangkaian direset kembali dengan masukan 00. Perhatikan juga bahwa di samping mempunyai hanya satu keadaan stabil pada setiap barisnya, dalam tabel alir primitif ini setiap keadaan transisi menunjuk kepada keadaan stabil pada kolom (masukan) yang sama. Tabel alir primitif dalam Tabel 11.4 dapat juga digambarkan dalam bentuk diagram alir seperti ditunjukkan dalam Gambar 11.6


10

Gambar 11.6. Diagram Alir detektor urutan dalam Tabel 11.4.

11.3.2 PenyederhanaanTabel Alir

Pembentukan tabel alir primitif hanyalah merupakan langkah awal dalam perancangan rangkaian tak serempak dan pada umumnya belum memberikan cacah keadaan minimal. Untuk mencari cacah minimal, diperlukan penyederhana-an tabel a yang dapat ditempuh dalam 2 langkah: meminimalkan cacah baris dalam tabel diikuti penggabungan baris. Minimisasi baris, seperti dalam perancangan rangkaian serempak, dilakukan dengan menghilangkan baris-baris mubazir sehingga tidak ada 2 baris yang sama (equivalent), yaitu baris yang mempunyai keluaran dan keadaan-berikut yang sama untuk semua masukan yang sama. Perhatikan Tabel 11.4 sebelumnya. Dalam tabel ini tidak ada keadaan yang sekaligus mempunyai keluaran yang sama dan keadaan-berikut yang sama untuk semua kombinasi masukan (kolom). Ini berarti bahwa tidak ada baris mubazir dalam tab alir primitif tersebut dan cacah barisnya telah minimal. Tabel ini disebut sebagai tabel alir primitif disederhanakan (reduce Penggabungan baris (row merging) dapat dilakukan atas dua atau lebih baris yang kompatibel, yaitu baris-baris tanpa pertentangan pada semua kolomnya. Keadaan tak-tentu (“-”) tidak bertentangan (konflik) dengan keadaan apapun. Penggabungan satu keadaan-total stabil dengan keadaan tak-stabil menghasilkan satu keadaan-total stabil. Sebagai contoh, dalam Tabel 11.4 di depan, baris-baris 1 dan 3 tidak mem-pu-nyai pertentangan karena 2 pada kolom 01 d baris 1 kompatibel dengan “-” di baris 3, dan 5 pada kolom 11 di baris 3 kompatibel dengan “-” di baris 1. Keadaan Sekarang

x1 x2

1

00 1

01 2

11 -

10 3

3

1

-

5

3

Keluaran Z 0 0

Penggabungan kedua baris ini menghasilkan satu baris: (1,3)

1

2

5

3

0

Baris-baris 2, 4, dan 6 tidak mempunyai pertentangan dan dapat bergabung membentuk gabungan (2,4,6)

1

2

4

6

0

dan baris-baris 7, 8 dan 9 dapat bergabung membentuk gabungan (7,8,9)

1

9

8

7

1

Penggabungan baris-baris yang kompatibel dalam Tabel 11.4 akan mengha-silkan tabel disederhanakan yang ditunjukkan dalam Tabel 11.5.

Tabel 11.5. Penggabungan baris Tabel 11.4 Keadaan-berikut Keadaan Sekarang

x1 x2 00 1

01 2

11 4

(2,4,6)

1

2

4

6

0

5

-

2

5

7

0

(1,3)

10 3

Keluaran Z 0


10

(7,8,9)

1

9

8

7

1

Untuk memudahkan pemilihan baris yang boleh digabungkan, dapat diguna-kan diagram penggabungan (merger diagram) yang menggambarkan kompatibili-tas baris-baris dengan garis penghubung. Setiap keadaan digambarkan sebagai satu sim dan setiap pasang simpul yang kompatibel dihubungkan dengan garis penghubung. Pembandingan baris 1 dengan baris 2 sampai dengan 9 menunjukkan bahwa baris 1 kompatibel dengan baris 2 dan baris 3 atau (1,2) dan (1,3). Pembandingan baris 2 dengan baris 3 sampai dengan 9 menunjukkan bahwa baris 2 kompatibel denga baris 4 dan 6 atau (2,4) dan (2,6). Pembandingan selanjutnya menunjukkan bahwa baris 4 juga kompatibel dengan baris 6 sehingga gabungan-gabungan (2,4) dan (2,6) dapat lagi digabung menjadi gabungan (2,4,6) yang dalam Gambar 11.7 dilingkupi oleh garis tertutup. Baris 4 dan 7 tidak kompatibel karena keluaran-nya yang berbeda. Baris 5 ternyata tidak kompatibel dengan baris mana pun juga. Setelah melakukan pembandingan semua baris, akan diperoleh gabungan-gabung (1,3), (2,4,6), (7,8,9). Pada umumnya, penyederhanaan tabel alir dengan penggabungan baris memberikan cacah baris yang lebih minimal jika rangkaian tak-serempak digam-barkan sebagai mesin Mealy. Khusus untuk rangkaian tak serempak, tabel alir mesin Mealy dapat diperoleh dari tabel alir mesin Moore dengan konversi sebagai berikut: keluaran untuk keadaan-total stabil dalam ta alir Mealy di ambil dari harga keluaran dalam baris yang sesuai dalam tabel alir Moore sedangkan semua keluaran untu keadaan tak-stabil lain diisi dengan tanda tak tentu “-”. Keluaran “tak-tentu” ini akan ditentukan kemudian setelah tabel alir Mealy ini disederhanakan dan keadaan rangkaian dipilih. Keluaran untuk setiap keadaan-total stabil ikut menggantikan keluaran pada kolom yang berga-bung.

Gambar 11.7. Diagram penggabungan baris Tabel 11.4.

Tabel alir Mealy untuk tabel alir Moore Tabel 11.4 dapat diperoleh seperti di-tunjukkan dalam Tabel 11.6. Perhatikan bah hanya satu kolom keluaran yang ditentukan untuk setiap baris, sedangkan kolom-kolom lain ditandai dengan “-”.

Tabel 11.6. Tabel Alir Mealy detektor urutan 00-10-11-10

Urutan masukan

Keadaan Sekarang

Keadaan-berikut

Keluaran Z

x1 x2

x1 x2

00 (Reset)

1

00 1

01 2

11 -

10 3

00

01

11

10

0

-

-

-

00,01

2

1

2

4

-

-

0

-

-

00,10

3

1

-

5

3

-

-

-

0


10

00,01,11

4

-

2

4

6

-

-

0

-

00,10,11

5

-

2

5

7

-

-

0

-

00,01,11,10

6

1

-

4

6

-

-

-

0

00,10,11,10

7

1

-

8

7

-

-

-

1

00,10,11,10,11

8

-

9

8

7

-

-

1

-

9

1

9

8

-

-

1

-

-

00,10,11,10,11,01

Penggabungan baris dalam tabel alir mesin Mealy dapat dilakukan seperti pada mesin Moore. Keluaran untuk setiap keada stabil-total ikut menggantikan keluaran pada kolom yang berga-bung, seperti ditunjukkan pada Tabel 11.7.

Tabel 11.7. Penggabungan baris Tabel 11.6 Keadaan-berikut

Keluaran Z


10

x1 x2

Keadaan Sekarang

x1 x2

00

01

11

10

00

01 10

11

(1,3)

1

2

5

3

0

-

-

0

(2,4,6)

1

2

4

6

-

0

0

0

5

-

2

5

7

-

-

0

-

(7,8,9)

1

9

8

7

-

1

1

1

11.4 Penetapan Keadaan Rangkaian Tak-Serempak

Sebagaimana telah diutarakan di bagian depan, penyederhanaan tabel alir dalam rangkaian tak-serempak lebih ditujukan kepada pen-cegahan kondisi-berpa-cu-kritis dari pada pengu-rangan cacah keadaan. “Penetapan Keadaan” (State Assignment), yaitu penetapan kode biner untuk masing-masing keadaan-internal, merupakan salah satu cara untuk menceg kondisi berpacu ini. Penetapan keada-an untuk rangkaian berurut tak-serempak berbeda dengan penetapan keadaan untuk rangkaian berurut serempak yang telah diba-has dalam bab sebelumnya. Langkah pertama dalam penetapan keadaan ini se mengidentifikasi (dan men-daftar) keberdekatan keadaan-keadaan dalam rangkaian. Penetapan keada-an untuk rangkaian tak-serempak dapat dilakukan dengan dua metoda, yaitu: • metoda diagram keadaan keberdekatan (adjacency state diagram) dan • metoda penetapan keadaan tunggal 1 (One-hot assignment).

11.4.1 Diagram Keberdekatan Keadaan

Diagram keberdekatan keadaan merupakan diagram yang menggambarkan perubahan (transisi) dari satu keadaan-internal keadaan-internal berikutnya dengan garis transisi. Setiap keadaan-internal dihubungkan dengan satu garis transisi dengan keadaan-internal yang merupakan keadaan-berikut bagi suatu keadaan-internal tersebut. Diagram keberdekatan keadaan in disebut juga sebagai diagram transisi keadaan (state transition diagram). Diagram keberdekatan untuk tabel alir yang sudah disederhanakan dibentuk setelah tabel alir diubah ke bentuk yang setiap barisnya mempunyai hanya satu keadaan stabil yang merupakan keadaan-internal. Semua keadaan-stabil total dalam satu b digantikan dengan nama/nomor baris bersangkutan, yaitu nama keadaan-internalnya. Ini membutuhkan penomoran/penam ulang tabel alir disederhana-kan. Sebagai contoh, tabel alir Tabel 11.7 sebelumnya dapat disajikan dalam bentuk seperti da Gambar 11.8(a).

Keadaan-berikut

Keluaran Z

x1 x2

x1 x2

(b)

Baris

10

A

A

00

01

B

C

11

A

00 10

0

01

-

11

-

0


10

B

A

B

B

B

-

0

0

0

C

-

B

C

D

-

-

0

-

D

A

D

D

D

-

1

1

1

Gambar 11.8. Mesin Contoh. (a) Tabel Alir dengan keadaan-internal (b) Diagram Keberdekatan

Dari tabel alir ini dapat dilihat bahwa B dan C merupakan keadaan-berikut bagi keadaan-internal (baris) A, yaitu untuk kol masukan 01 dan 11. Dikatakan bahwa keadaan-internal B dan C berdekatan dengan (adjacent to) keadaan-internal A, dan karena itu, dalam diagram keberdekatan, keadaan B dan C dihubungkan dengan keadaan A seperti ditunjukkan dalam diag keberdekatan Gambar 11.8 (b). Sebaliknya, A juga merupakan keadaan-berikut bagi B dan D sehingga A juga berdekatan dengan B dan dengan D. Untuk baris C, B dan D merupakan keadaan-berikut bagi C, jadi berdekatan dengan keadaan-inte C. Perhatikan bahwa walaupun hanya 2 keadaan, yaitu B dan C, yang berdekatan dengan A, diagram keberdekatan menunjukkan adanya 3 keadaan yang berdekatan dengan A. Ini disebabkan karena A juga berdekatan dengan B dan D. Hubungan-hubungan ini juga menunjuk-kan transisi yang harus dilalui untuk perubahan masukan yang terkait. Misalnya, keberdekatan B dan C dengan keadaan A menunjukkan adanya transisi dari A ke B (pada kolom masukan 01) dan dari A C (pada kolom masukan 11); keberdekatan A dengan keadaan B dan D menun-jukkan adanya transisi dari B ke A dan tran dari D ke A (pada kolom masukan 00) seperti ditunjukkan oleh panah dalam Gambar 11.8 (a). Dari segi pengkodean, pengkodean biner setiap keadaan dalam mesin dengan N keadaan membutuhkan n= 2log N peubah (variabel) keadaan yang masing-masing dapat direalisasikan dengan satu flip-flop. Setiap kode keadaan dalam mesin deng N peubah keadaan mempunyai maksimum n kode yang berdekatan. Untuk mesin 4 keadaan seperti mesin di atas, dibutuhk 2log 4= 2 peubah keadaan dan untuk setiap kode mempunyai maksimal 2 kode yang berdekatan. Kode 00, misal-nya, berdekatan dengan kode 01 dan 10, kode 10 berdekatan dengan kode 00 dan 11, dan sebagainya. Untuk mesin 4 keadaan dengan 2 peubah keadaan seperti mesin di atas, penetapan keadaan dapat dilakukan seperti pada dalam Gambar 11.9(a), yaitu Q1Q2= 00 untuk keadaan A, 01 untuk keadaan B, 11 untuk keadaan C, dan 10 untuk keadaan Jelas di sini bahwa A dan C tidak berdekatan.

0

1

0

A

D

1

B

C

(b)

Gambar 11.9. Penetapan keadaan untuk mesin dalam Gambar 11.8.

Karena penetapan keadaan dilakukan dengan menggu-nakan hanya 2 peubah, maka untuk masing-masing keadaan hanya 2 keadaan lain yang dapat berdekatan. Keberdekatan keadaan A dengan 3 keadaan B, C, dan D dan keberdekatan keadaan C dengan 3 keadaan A, B, dan D yang dituntut dia-gram keberdekatan tidak dapat dipenuhi. Ini juga akan jelas kelihatan den menggambarkan peta Karnaugh keadaan yang dipilih seperti ditunjukkan dalam Gambar 11.9(b). Perhatikan bahwa peruba keadaan-internal dari A ke C atau sebaliknya mem-butuhkan perubahan harga 2 peubah keadaan. Penetapan keadaan ini ak mem-berikan kondisi berpacu kritis. Perhatikanlah keadaan A di kolom 10 (keadaan-total 1000) dan misalkan masukan berubah menjadi 11. Tabel alir file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab11%20_%20Daftar%20Pustaka.htm (15 of 26)5/8/2007 2:46:23 PM

10

menunjukkan bahwa keadaan-berikut adalah C (11) yang berarti bahwa keadaan berubah dari 00 menjadi 11. Jika Q1 dan Q

berubah bersamaan maka perubahan keadaan 1000 - 1100 - 1111 akan segera mencapai keadaan-berikut stabil C . Jika Q1

berubah mendahului Q2, keadaan ber-ubah dari 1000 - 1100 - 1110 dan stabil di D . Tetapi jika Q2 berubah mendahului Q

keadaan berubah dari 1000 - 1100 - 1101 dan stabil di B . Dari sini dapat dilihat bahwa mesin ini mempunyai kondisi berp kritis. Untuk mesin tersebut, tidak ada penetapan keadaan dengan 2 peubah keadaan tanpa kondisi berpacu yang dapat dilakukan. Pada umumnya, jika keadaan yang berdekatan dengan setiap keadaan dalam suatu mesin tidak lebih besar dari cacah peubah keadaan, pada umum-nya dapat dipilih penetapan keadaan yang akan menjamin tidak akan terjadi kondisi berpac Tetapi ini tidak berarti bahwa keberadaan keberdekatan yang lebih besar dari cacah peubah keadaan selalu akan memberik kondisi berpacu kritis. Perhatikan mesin dengan tabel alir seperti pada Gambar 11.10(a) yang mem-punyai diagram keberdekatan yang tepat sama dengan mesin pada Gambar 11.9 seperti diulangi pada Gambar 11.10(b). Dalam hal ini, tida akan terjadi kondisi berpacu kritis. Perhatikanlah keadaan C di kolom 10 (keadaan-total 1011) dan misalkan masukan berubah menjadi 00. Tabel alir menunjukkan bahwa keadaan-berikut adalah A (00) yang berarti bahwa keadaan berubah d 11menjadi 00. Jika Q1 dan Q2, berubah bersamaan maka perubahan keadaan 1011 - 0011 - 0000 akan segera mencapai-

berikut keadaan stabil A . Jika Q1 berubah mendahului Q2, keadaan ber-ubah dari 1011 - 0011 - 0001 - 0000 dan stabil di

A . Jjika Q2 berubah mendahu-lui Q1, keadaan berubah dari 1011 - 0011 - 0010 - 0000 dan stabil di A . Dari sini dapat dilihat bahwa walaupun mesin ini mempunyai kondisi berpacu, tetapi tidak kritis. Jadi keberadaan keberdekatan yang lebih besar dari cacah peubah keadaan mungkin saja tidak akan memberikan kondisi berpacu kritis.

Keadaan-berikut x 1 x2

(b)

Keluaran Z x1 x2

00

01

11

A

D

D

C

0

-

-

-

B

A

B

C

C

-

0

-

-

C

A

D

C

C

-

-

0

0

D

A

D

C

C

-

1

-

-

Baris

10

A

00 10

01

11

(a)

Gambar 11.10. Mesin Contoh. (a) Tabel Alir,

(b) Diagram Keberdekatan

Kondisi berpacu kritis pada umumnya dapat dihindarkan dengan menam-bahkan baris (keadaan) perantara di antara dua ba Ini berarti bahwa transisi dari satu baris ke baris lainnya dibelokkan ke baris perantara tersebut. Dengan penam-bahan kead ini, untuk semua keadaan yang berdekatan dalam diagram keber-dekatan ditetapkan kode biner yang berbeda hanya satu peubah. Penambahan keadaan ini boleh jadi akan menaikkan cacah peubah keadaan, boleh juga tidak.

Untuk Gambar 11.9, sebagai contoh, dapat ditambahkan dua keadaan peran-tara E dan F, seperti ditunjukkan pada diagram keberdekatan Gambar 11.11(a). Ini berarti bahwa rangkaian yang semula dengan 4 keadaan yang membutuhkan 2 peubah berubah menjadi 6 keadaan dengan 3 peubah.


10

(b)

00

01

11

10

A

B

E

C

F

D

0 1

Kead sek.

Q1Q2Q3

Keadaan-berikut

Keluaran Z

x1 x2

x1 x2

Baris

0 0 0

A

00 01 A B

11 C

10 A

00 01 0

11

10

-

-

0

0 1 0

B

A

B

B

B

-

0

0

0

0 0 1

C

-

F

C

D

-

-

0

-

1 0 1

D

E

D

D

D

-

1

1

1

1 0 0

E

A

-

-

-

-

-

-

-

0 1 1

F

-

B

-

-

-

-

-

-

Gambar 11.11. Penambahan keadaan perantara (a) Diagram keberdekatan, (b) Peta keberdekatan, (c) Tabel Alir Penetapan keadaan yang ditunjukkan dalam diagram ini diperoleh dengan bantuan peta Karnaugh dalam Gambar 11.11(b) Setiap keadaan yang terhubung oleh garis keberdekatan dalam diagram keberdekatan Gambar 11.11(a) ditempat-kan berdekatan dalam peta. Sebagai contoh, dalam diagram keberdekatan, keadaan A terhubung dengan B, C dan E. Karena itu dalam peta Karnaugh, keadaan B, C dan E ditempatkan dalam kotak-kotak yang berdekatan dengan A, yaitu di kotak-kota 010, 001, dan 100, tetapi bukan keempatnya berdekatan (dapat bergabung), misalnya dengan menempatkan keadaan E di kotak 011. Dengan penetapan keadaan seperti pada Gambar 11.11(a) dan (b), maka transisi dari D ke A dilakukan melalui keadaan perantara E (D-E-A) dan transisi dari C ke B dilakukan melalui keadaan perantara F (C-F-B), seperti juga ditunjuk-kan dal file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab11%20_%20Daftar%20Pustaka.htm (17 of 26)5/8/2007 2:46:23 PM

10

Gambar 11.11(b). Tabel alir dengan penetapan keadaan tersebut ditun-jukkan dalam Gambar 11.11(c). Perhatikan bahwa semua transisi membutuhkan hanya satu peubah keadaan yang diperlukan sehingga kondisi berpacu kritis tidak akan timbu

11.4.2 Penetapan Keadaan Tunggal 1.

Penetapan keadaan tunggal 1 (One-hot assignment) adalah penetapan keadaan yang memberikan hanya satu bit 1 untuk se kode keadaan stabil. Untuk rangkaian tak-serempak dengan N keadaan stabil, S1,S2,..,SN, penetapan keadaan dilakukan da 4 langkah umum sebagai berikut: 1. Tetapkan kode untuk setiap keadaan Si (baris ke-i) yang mempunyai hanya satu bit 1, yaitu (Q1 Q2 .. QN) dengan Qk untuk k= i dan Qk= 0 untuk k ≠ i. Jadi bit 1 tersebut ditempatkan pada posisi ke-i, i=1,2,..,N.

2. Tentukan kode untuk keadaan transisi Sij dari keadaan Si ke keadaan Sj pada kolom masukan x dengan menempatk

α

bit 1 pada posisi bit ke-i dan ke-j. Jadi kode keadaan tansisi Sij ditetapkan sebagai (Q1 Q2 .. QN) dengan Qk = 1 untuk k= atau k= j dan Qk= 0 untuk k ≠ i dan k ≠ j. Dalam Tabel alir, keadaan-keadaan ini membentuk baris tambahan.

3. Keadaan-berikut untuk keadaan transisi Sij di kolom masukan x yang memiliki transisi ditentukan dengan fungsi δ(

α

x )= Sj (keadaan sasaran transisi) dan untuk kolom yang tidak ada transisinya keadaan-berikutnya tak tentu.

α

4. Fungsi keluaran untuk Sij ditentukan sebagai λ(Sij,x)= λ(Si,x).

Contoh mesin yang digambarkan dengan Tabel Alir Tabel 11.8 akan lebih menjelaskan metoda ini [fungsi keluaran diabaikan]. Karena ada 4 keadaan-stabil (N= 4), maka dengan menggunakan langkah pertama di atas dapat ditetapkan keadaan-stabil sebagai: S1= A= 0001, S2= B= 0010, S3= C= 0100 dan S4= D= 1000.

Tabel 11.8. Tabel Alir Contoh Keadaan-berikut x1 x2

Keadaan. Sekarang

00

A

A

01 11 10 D C A

B

A

B

D

B

C

D

B

C

A

D

D

D

D

B

Dengan menggunakan langkah kedua, keadaan transisi dari baris A: ke baris D (pada kolom 01) adalah S14= 1001, ke bari

(pada kolom 11) adalah S13= 0101; dari baris B: ke baris A (pada kolom 00) adalah S21 = 0011, ke baris D (pada kolom 1 adalah S24= 1010; dan seterusnya (lihat Tabel 11.9). Keadaan-berikut untuk keadaan transisi ditentukan dengan menggunakan langkah ketiga:

baris 0011: transisi dari baris 2 ke baris 1di kolom 00, keadaan-berikut adalah 0001 (keadaan baris 1); d kolom lain tidak tentu. baris 0101: transisi dari baris 1 ke baris 3 di kolom 11, keadaan-berikut adalah keadaan baris 3, S3 file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab11%20_%20Daftar%20Pustaka.htm (18 of 26)5/8/2007 2:46:23 PM

10

yaitu 0100; transisi dari baris 3 ke baris 1 di kolom 10, keadaan-berikut adalah keadaan-berikut keadaan baris yaitu 0001; di kolom lain tidak tentu. baris 0110: transisi dari baris 3 ke baris 2 di kolom 01, keadaan-berikut adalah keadaan baris 2 yaitu 0010 kolom lain tak tentu.

Keadaan-berikut baris lain dapat ditentukan seperti ditunjukkan pada Tabel 1.9. Perhatikan bahwa untuk 4 keadaan semula ditetapkan 4 peubah keadaan.

11.4.3 Pengisian Tabel Keluaran

Sebagaimana telah diungkapkan di bagian depan, keadaan keluaran dalam tabel alir baru dilengkapi setelah penetapan keadaan yang tanpa kondisi berpacu kritis. Kolom keluaran untuk keadaan-stabil sudah diisikan dalam penyederhanaan tab alir. Tetapi untuk keadaan tak stabil masih dalam bentuk tak tentu. Keadaan keluaran ini harus ditetapkan dengan mencega munculnya keluaran palsu yang bersifat sesaat.

Tabel 11.9. Tabel Alir tunggal 1 Contoh x1 x2 Q4Q3Q2Q1

00 01 11 10 0 0 0 1 0001 1001 0101 0001 0 0 1 0

0011 0010 1010 0010

0 1 0 0

1100 0110 0100 0101

1 0 0 0

1000 1000 1000 1010

0 0 1 1

0001

0 1 0 1

0001

-

0100

0 1 1 0

-

0010

-

-

1 0 0 1

-

1000

-

-

1 0 1 0

0010

-

1000

1 1 0 0

1000

-

-

-

-

-

-

Jika keluaran untuk keadaan sebelum dan sesudah transisi sama, keluaran untuk keadaan transisi itu harus ditetapkan berha sama dengan keluaran kedua keadaan itu. Misalnya, keluaran untuk keadaan C di baris A kolom 11 harus ditetapkan 0 kare keluaran A di kolom 10 dan C di baris C keduanya 0. Jika keluaran kedua keadaan itu ber-beda, artinya terjadi perubahan keluaran sebelum dan sesudah transisi, keluaran itu ma dapat diabaikan (don’t care) karena baik 0 maupun 1, keluaran hanya akan berubah satu kali dalam proses tran-sisinya. Misalnya transisi dari keadaan C di kolom 11 dengan keluaran Z= 0 ke keadaan D di kolom 10 dengan keluaran Z= 1, keluaran untuk keadaan D di baris C boleh Z= 0 atau Z= 1 karena yang manapun akan memberikan hanya satu kali perubahan keluaran. file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab11%20_%20Daftar%20Pustaka.htm (19 of 26)5/8/2007 2:46:23 PM

10

Jika keadaan transisi itu dapat di-lalui oleh perubahan dari lebih dari satu kea-daan-stabil, semua transisi harus diper-hati-k Misalnya keluaran untuk keadaan B di kolom 01 di baris A harus dibuat 0 karena keluaran A baik di kolom 00 maupun di kolom 10 dan keluaran B di baris B semuanya 0. Begitu juga jika transisi itu terjadi melalui beberapa keadaan tak stabil, semua transisi harus diper-hati-kan. Misalnya, keluaran untuk keadaan F dan B di baris F di kolom 01 harus di buat 0. Tabel keluaran untuk contoh Gambar 11,11(c) di depan dapat ditentukan seperti ditunjukkan dalam Gambar 11.12. Keluaran Z Keadaan-berikut x1 x2

Baris

Sebelum diisi x 1 x2 11

10

Sesudah diisi x1 x2

01 B

11 C

10 A

00 01

A

00 A

00 01

11

10

0

-

-

0

0

0

0

0

B

A

B

B

B

-

0

0

0

0

0

0

0

C

-

F

C

D

-

-

0

-

-

0

0

-

D

E

D

D

D

-

1

1

1

1

1

1

1

E

A

-

-

-

-

-

-

-

0

-

-

-

F

-

B

-

-

-

-

-

-

-

0

-

-

Gambar 11.12. Pengisian keadaan keluaran

11.5 Hazard

Sinyal-sinyal di dalam rangkaian elektronika, baik analog maupun diskrit atau logika, selalu mengalami tundaan waktu dal perambatannya. Tundaan waktu yang dialami sinyal yang melalui saluran yang berbeda akan berbeda pula. Ini menyebabk sinyal-sinyal berubah tidak serentak pada saat yang bersamaan. Contoh paling sederhana adalah sinyal dalam bentuk sebenarnya, misalnya x, dan bentuk komplemen, misalnya x, yang diperoleh sebagai keluaran inverter (NOT). Perubahan kedua sinyal ini tidak akan muncul secara bersamaan. Cacah gerbang yang dilalui suatu sinyal untuk sampai pada suatu tit tertentu dalam rangkaian juga tidak sama dengan yang dilalui sinyal lain. Di samping itu, gerbang-gerbang logika juga memberikan tundaan waktu yang berbeda. Gerbang yang menerima masukan yang berubah tidak bersamaan boleh jadi aka memberikan keluaran yang berubah lebih dari satu kali untuk satu perubahan masukannya. Jadi ada keluaran sementara (y bersifat transien) sebelum mencapai keadaan akhir. Fenomena pewaktuan (timing) ini disebut Hazard yang didefini-sikan sebagai: terjadinya kesalahan keluaran dalam selang waktu perubahan masukan dari satu keadaan ke keadaan berikutnya Gejala hazard ini menyangkut keadaan transien yang berlangsung dalam waktu yang sangat singkat. Dalam analisis, banya rumus-rumus aljabar Boole tidak dapat digunakan, misalnya x.x tidak harus 0 karena jika x berubah dari 0 menjadi 1 yang diikuti oleh perubahan x dari 1 menjadi 0, ada periode singkat dimana x sudah berubah menjadi 1 dan x masih 1 sehingga = 1. Yang masih tetap berlaku adalah dalil-dalil de Morgan, asosatif dan distributif, dan rumus x + xy = x, x.x = x dan lain lain yang tidak melibatkan gabungan bentuk sebenarnya dan komplemennya seperti x dan x. Bentuk sebenarnya dan komplemen harus diperlakukan sebagai peubah terpisah. Hazard dibagi atas 2 macam: statis dan dinamis seperti ditunjukkan dalam Gambar 11.13.

(a)

(b)


10

(c)

Gambar 11.13. Jenis-jenis Hazard. (a) Statis 0, (b) Statis 1, (c) Dinamis

Dalam Hazard statis, keluaran yang seharusnya tidak berubah logika oleh per-ubahan masukan, mengalami perubahan sela perubahan masukan. Jadi ke-luaran berubah dua kali. Hazard statis dibedakan lagi atas hazard statis 1 dan hazard statis 0. Dalam hazard statis 0, kelu-aran yang seharusnya tetap 0 mengalami perubahan sementara ke logika 1 sedang-kan dalam hazard statis 1, keluaran yang seharusnya tetap 1 meng-a-lami perubahan sementara ke logika 0. Ciri-ciri hazard ini ditunjukkan dalam Gambar 11.13(a) dan (b). Jika gabungan sukumin dalam peta Karnaugh untuk keluaran kita sebut suku dan gabungan sukumax kita sebut suku-0, maka hazard statis 1 dapat dilihat dari adanya perpindahan antar dua suku-1 yan berdekatan dalam peta Karnaugh dan hazard statis 0 dapat dilihat dari adanya perpindahan antar dua suku-0 yang berdekat untuk dua keadaan masuk-an berdekatan, yaitu x= 0 dan x= 1. Contoh hazard statis yang sederhana ditunjukkan dalam rangkai-an 2 tingkat AND-OR dalam Gambar 11.14(a) dengan keluaran z= xy1 + xy2 = (x+y1)(x+y2). Peta Karnaugh keluaran rangkaian ini ditunjukkan pada Gambar 11.14(b) dalam

bentuk sukumin dengan gabungan a dan b dan sukumax dengan gabungan c dan d. Perhatikan bahwa hazard statis 1 yang digambarkan dalam Gambar 11.14(c), terjadi dalam perubahan keadaan x yang membuat keluaran z pindah dari suku-1 a k atau sebaliknya dan hazard statis 0 terjadi dalam perubahan keadaan x yang membuat keluaran z pindah dari suku-0 c d atau sebaliknya. Pencegahan

0 0 0


10

00

01

11

10

0

0

1

1

0

11 (c)

0

0

1

1

Gambar 11.14. Hazard Statis karena Efek tundaan waktu pada inverter (a) Rangkaian (b) Peta keluaran (c) Gelombang Keluaran

hazard statis dapat dilakukan dengan menambahkan suku-1 yang mencakup kedua suku-min yang membuat z= 1 dari dua suku-1 yang berdekatan, misal-nya dengan me-nambahkan gabungan 1 antara sukumin 011 dan 111 dalam Gambar 11.14( Ini berarti penambahan faktor y1 y2.

Dalam Hazard dinamis, keluaran berubah sementara dua kali sebelum men-capai logika akhirnya yang berbeda dengan keadaan sebelum perubahan masukan. Jadi dalam hazard dinamis, keluaran berubah 3 kali seperti ditunjukkan dalam Gam 11.13(c). Karena itu hazard dinamis dapat terjadi hanya jika rangkaian mempunyai masukan, bentuk sebenarnya atau komplemen, yang perubahan keadaannya merambat ke keluaran 3 kali atau lebih dalam waktu yang berbeda. Jadi hazard dinamis dapat terjadi hanya jika ada masukan yang merambat melalui paling tidak 3 lintasan. Hazard dinamis tidak dapat terjadi pada rangkaian kombi-nasi 2 tingkat AND-OR atau OR-AND. Dalam Gambar 11.15 di-tunjukkan contoh rangkaian 3 tingkat OR-AND-OR dengan hazard dinamis. Masukan x dalam rangkaian ini merupakan masukan yang dapat mencapai keluaran melalui 3 lintasan. Persamaan keluar-an rangkaian ini da dituliskan sebagai: z = (x+y1)(x +y2) + xy1 = xx + xy1 + xy2 + y1 y2 + x + y1 = x + y1 + x y2 Persamaan ini digambarkan sebagai jumlah-perkalian (perjumlahan suku-1) pada peta dalam Gambar 11.15(b).

00

01

11

10

0

1

1

1

1

11

0

1

1

1


10

Gambar 11.15. Contoh Hazard dinam

Dalam penyederhanaan persamaan in telah di-guna-kan rumus: x + xy = x d x+yz = (x+y)(x+z). Per-samaan di ata juga dapat di-ubah ke bentuk perkalia jumlah sebagai berikut:

z = (x + y1)(x +y2 ) + x + y1 = (x+ y y1)(x + y1 + y2) + x

= (x + y1)(x + y1 + y2) + x = (x + x y1)(x + y1 + y2 )

Persamaan terakhir ini digambarkan sebagai gabungan suku-0 pada peta dalam Gambar 11.15(b). Dari peta Gambar 11.15 dapat dilihat bahwa perubah-an masukan x yang memungkinkan terjadinya hazard dinamis hanyalah jika x ber-ubah dalam kondisi y1 y2= 00 karena hanya pada keadaan inilah perubahan x dapat membuat z berubah dari 0 ke 1 atau sebaliknya. Pa

Gambar 11.15(c) ditunjuk-kan perubahan sinyal-sinyal jika x berubah dari x= 0 menjadi x= 1 dan y1 y2 = 00. Dalam gamb

ini dianggap bahwa tundaan pada setiap gerbang sama. Jika keluaran rangkaian kombinasi dengan hazard diberikan sebagai masukan bagi rangkaian berurut, khususnya tak serempak, maka keadaan stabil yang dicapai boleh jadi akan berbeda dari yang direncanakan dalam tabel alirnya. Tetapi, dalam rangkaian berurut tak serempak, walaupun bagian rangkaian kombinasinya tidak mengandung hazard, perambatan sinyal dengan tundaan yang berbeda masih dapat menimbulkan kesalahan keadaan keluaran. Fenomena hazard dalam rang an tak-serem-pak disebut “essential hazard”. Essential hazard terjadi jika keadaan stabil yang dicapai setelah satu masukan berubah 3 kali berbeda dengan keadaan stabil yang dicapai setelah satu masukan berubah sekali. Untuk menilik keberadaa essential hazard dalam rangkaian berurut perlu menguji keadaan stabil total yang dicapai untuk setiap perubahan masukan yang mungkin dalam setiap keadaan stabil total. Sebagai contoh, perhatikan tabel alir yang ditunjukkan dalam Tabel 11.10.

Tabel 11.10. Tabel Alir dengan hazard x1 x2

Q1 Q2 00 00

A

01 11 10 B E

01

C

B

F

E

11

C

B

F

G

10

A

D

F

G

Jika dalam keadaan stabil B masukan x1 berubah menjadi 1, keadaan berikut adalah F; dari keadaan stabil F masukan x1 berubah menjadi 0, keadaan berikut adalah B; dan dari B masukan x1 menjadi 1, keadaan berikut adalah F; Untuk memudahkan uraian, secara simbolis ini dapat ditulis sebagai: [B:x1= 1 C:x2=1

B:x2= 0

F:x1=0

B:x1=1

F]. Begitu juga: [B:x2= 0

C]. Ini menunjuk-kan bahwa ke-adaan stabil setelah perubahan masukan 3 kali sama dengan perubah


10

sekali. Jadi tidak terdapat essential hazard dari keadaan stabil B. Begitu juga : [C:x1= 1 G:x1=0 A: x1=1 E] [C:x2= 1

B:x2=0

C: x2=1

B]

[F:x2= 1

C:x2=0

B: x2=1

C] dan sebagainya.

Tetapi untuk : [A:x1= 1 [E:x1= 0

E:x1=0

C: x1=1

C:x1=1

[D:x2= 0

G: x1=0

A:x2=1

B: x2=0

B], A] dan C]

ternyata ke-adaan berikut setelah satu perubahan masukan tidak sama dengan yang dicapai setelah tiga perubahan masukan Ini berarti terdapat essential hazard. Hazard ini dapat dihindarkan dengan menambahkan tundaan ke dalam rang-kaian, misalnya pada rangkaian kombinasi keluaran flip-flop tertentu sehingga perubahan masukan yang merambat telah berlalu sebelum keadaan flip-flop tersebut berubah. Pencegahan hazard harus dimasuk-kan dalam desain rangkaian tak-serem-pak.

11.6 Soal Latihan

1. Lengkapilah tabel transisi rangkaian tak serempak Gambar S11.1 berikut ini dan buat tabel alirnya. [x1,x2 = masukan, keadaan internal, z= keluaran].

x1 x2 y 0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 0

y+

z

0 0 0

0 0 1

2. Buatlah penetapan keadaan untuk tabel alir yang ditunjukkan dalam Tabel S11.1 berikut ini. Tabel S11.1. Tabel Alir Soal no. 2 Keadaan. Sekarang

Keadaan-berikut 01 11 10 C D A

A

00 A

B

A

B

C

B

C

E

C

C

B

D

A

B

D

A

E

E

B

C

B


10

3. Sederhanakanlah tabel alir primitif dalam Tabel S11.2 dengan penggabungan baris dan tetapkan keadaannya denga metoda petapan keadaan tunggal 1. Lengkapi juga tabel keluarannya. Tabel S11.2. Tabel alir primitif soal no. 3 Z1Z2 00

01

11

10

Z1Z2

1

11

4

10

0 1

5

2

-

3

1 1

5

2

13

3

1 1

12

-

4

15

0 0

5

-

8

-

1 0

14

6

-

10

1 1

7

6

8

3

0 1

7

-

8

3

0 0

9

11

13

10

0 1

12

6

13

10

1 1

5

11

-

3

1 1

12

2

4

15

01

1

-

13

10

00

14

-

8

-

10

1

6

15

11

4

4. Suatu rangkaian berurut tak serempak dengan masukan x1 dan x2 mempunyai keluaran z1 dan z2. Dalam keadaan res

kedua keluaran berkeadaan 0. Keluaran z1 (z2) akan berubah menjadi 1 jika masukan x1 (x2) berubah dari 0 menjadi 1 d

tetap 1 sampai masukan x2 (x1) berubah dari 1 menjadi 0. Buatlah tabel alir primitif rangkaian tersebut dan sederhanaka jika mungkin. Lakukan penetapan keadaan dan gambarkan rangkaiannya dngan menggunakan flip-flop T.

DAFTAR PUSTAKA 1. Roth, Jr, Charles H.,: "Fundamentals of Logic Design", West publishing Com-pany, St.Paul, 2nd Ed., 1979. file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Bab11%20_%20Daftar%20Pustaka.htm (25 of 26)5/8/2007 2:46:23 PM

10

2. Mano, M. Moris,: "Digital Logic and Computer Design", Prentice Hall, Inc., Englewood Cliffs, NJ, 1979.

3. Kline, Raymond M.,"Structured Digital Design including MSI/LSI Compo-nents and Microprocessors", Prentice Hall Inc., Englewood Cliffs, NJ, 1983. 4. Bartee, Thomas C.,: "Digital Computer Fundamentals", McGraw-Hill Kogakusha, Ltd.,Tokyo, 4th Ed.,1977. 5. Heiserman, David L.,"Handbook of Digital IC Applications", Prentice Hall, Inc., Englewood Cliffs, NJ, 1980. 6. Fletcher, William I, "An Engineering Approach to Digital Design", Prentice Hall, Inc., Englewood Cliffs, NJ, 1980. 7. Lee, Samuel C, " Digital Circuits and Logic Design", Prentice Hall of India Pri-vate Limited, New Delhi, 1981. 8. Sedra, Adel S., and Smith, Kenneth C., "Microelectronic Circuits", Holt, Rine-hart and Winston, New York, 1982. 9. Hodges, David A. and Jackson, Horace G., ”Analysis and Design of Digital Integrated”, McGraw-Hill Book Co., Singapore, 1985


KATA PENGANTAR

KATA PENGANTAR Perkembangan teknologi komputer telah membuat ruang batas perangkat lunak dan perangkat keras semakin sempit. Komputer sebagai sistem tidak dapat dipahami tanpa memahami kedua aspek tersebut. Kalau dalam dekade sebelumnya Rangkaian Logika Digital diang-gap perlu dipahami hanya oleh orang-orang yang bekerja dalam bidang perangkat keras komputer, kini disadari bahwa pe-mahaman Rangkaian Logika Digital juga merupakan keharus-an bagi orang-orang yang bekerja dalam bidang perangkat lunak atau pem-rogram-an. Pemrogram komputer tak akan dapat membuat program komputer yang baik tanpa memahami dasar perangkat keras komputer, sebagai-mana juga peran-cang perangkat keras komputer tak dapat meran-cang komputer yang baik tanpa memahami perangkat lunak. Rangkaian Logika Digital merupakan penge-tahuan yang paling mendasar untuk perangkat keras komputer. Para maha-siswa di bidang-bidang studi Teknik Elektro dan Teknik Komputer atau Ilmu Komputer wajib mengambil mata kuliah ini dengan nama yang mungkin berbeda-beda: Rangkaian Logika, Rangkaian Digital, Teknik Digital, Sistem Digital, atau Logika Digital. Untuk mem-bantu merekalah buku ini ditulis. Judul “Rangkaian Logika” yang digunakan dalam edisi pertama, sering me-ngecoh orang mengira buku ini buku filsafat. Untuk menegaskan bahwa isi buku ini bukanlah mengenai logika dalam filsafat, maka dalam edisi kedua ini digunakan judul “Rangkaian Logika Digital”. Tinjauan ulang Sistem Bilangan dalam Bab 1 dalam edisi kedua ini tidak mengalamai perubahan dari edisi sebelumnya kecuali perbaikan penyuntingan di sana-sini. Pembahasan rumus-rumus aljabar Boole dalam Bab 2 disunting ulang untuk memudahkan pengacuan dalam penggunaan rumus-rumus bersang-kutan. Peninjauan rangkaian terpadu gerbang-gerbang logika yang ditinjau sekilas dalam Bab 2 edisi sebelumnya, dibahas secara khusus dan lebih rinci dalam bab khusus yaitu di Lampiran A: Elektronika Rangkaian Logika. Bab 3 dan Bab 4 yang menguraikan penyederha-naan fungsi- fungsi Boole dengan metoda Pemetaan Karnaugh dan metoda tabulasi Quine-McCluskey tidak mengalami perubahan selain perbaikan penyuntingan dan penambahan soalsoal latihan. Tetapi Bab 5 yang menguraikan rangkaian-rangkaian dasar kombi-nasi mengalami cukup banyak perubahan dan penambahan. Uraian flip-flop dalam Bab 6 hampir tidak mengalami perubahan dari edisi sebelumnya di luar uraian mengenai pembentukan satu jenis flip-flop dari jenis lain. Uraian rangkai-an pencacah dalam Bab 7 ditambah dengan beberapa contoh pencacah dalam kemasan rangkaian terpadu yang diharapkan dapat membantu lebih mengenal rangkaian logika digital secara praktis. Uraian mengenai register pemalang dan memori dalam Bab 8 juga diberi tambahan penjelasan yang lebih praktis. Materi analisis rangkaian berurut dalam Bab 9 tidak mengalami perubahan; hanya penambahan soal latihan. Dalam desain rangkaian berurut dalam Bab 10 ditambahkan pembahasan mengenai pementuan keadaan (state assignment) yang dalam edisi sebelumnya tidak dibahas. Pembahasan mengenai analisis dan desain rangkaian berurut takserempak dalam Bab 11, merupakan materi baru dalam edisi ini yang diadakan dalam mengingat pentingnya pemahaman materi ini dalam perancangan PLC (Programmable Logic Control, sejenis PLA) yang semakin luas penggunaannya dalam industri. Walaupun sebenarnya telah ada sewaktu buku ini masih dalam bentuk diktat kuliah, materi ini tidak disertakan dalam edisi sebelum-nya menanggapi beberapa teman sejawat pengajar yang mengatakan bahwa waktu perkuliahan tidak cukup untuk mencakup materi ini. Dalam edisi ini diadakan dengan pandangan bahwa walaupun seandainya tidak sempat diajarkan dalam perkuliahan, materi ini dapat digunakan kelak sebagai landasan pemahaman. Terakhir, penambahan uraian mengenai Elektronika Rangkaian Logika dalam Lampiran A ditujukan sebagai pedoman dasar dalam memahamai elektronika sektor digital yang sangat dibutuhkan dalam perancangan dan perakitan perangkat keras sistem digital secara elektronika. Materi ini terutama ditujukan untuk mem-bantu mahasiswa Teknik Elektro bidang Teknik Digital dan Teknik Komputer. Akhir kata, walaupun telah melakukan berbagai perbaikan, penulis sadar sepenuhnya bahwa buku ini ini masih jauh file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/KataPengantar_Daftar%20isi_Cover.htm (1 of 8)5/8/2007 2:46:24 PM

KATA PENGANTAR

dari sempurna. Karena itu, dengan penuh harap, penulis menantikan koreksi dan saran, baik dari mahasiswa maupun dari pengajar, untuk meningkatkan daya guna buku ini demi pekembangan teknik digital di negeri kita tercinta ini. Semoga buku ini dapat memberi sumbangan. Medan, Medio 2006

Pernantin Tarigan

DAFTAR ISI

KATA PENGANTAR DAFTAR ISI

v vii

1. SISTEM BILANGAN 1.1 Sistem Bilangan Puluhan 1.2 Biner, Oktal dan Heksadesimal 1.2.1 Bilangan Biner 1.2.2 Bilangan Oktal dan Heksadesimal 1.3 Konversi Bilangan 1.3.1 Konversi Desimal-Biner 1.3.2 Konversi Biner-Oktal-Heksadesimal 1.3.3 Konversi Desimal-Oktal dan Heksadesimal 1.4 Komplemen 1.5 Pengurangan Dengan Komplemen 1.5.1 Pengurangan Dengan Komplemen R 1.5.2 Pengurangan Dengan Komplemen R-1 1.6 Pengurangan Dalam Komputer Digital 1.7 Penyajian Data 1.7.1 Kode BCD 1.7.2 Kode Excess-3 (XS3) 1.7.3 Kode Gray 1.7.4 Kode Penunjuk Kesalahan 1.7.5 Kode Alfanumerik 1.8 Soal Latihan

1 1 2 3 3 4 4 6 7 7 10 10 12 13 15 15 16 17 17 18 21

2. ALJABAR BOOLE 2.1 Gerbang Dasar dan Tabel Kebenaran 2.2 GerbangTambahan 2.3 Teorema dan Hukum Dasar Aljabar Boole 2.4 Penyederhanaan Fungsi Boole Secara Aljabar 2.5 Penyajian Fungsi Boole

23 23 26 28 30 33

file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/KataPengantar_Daftar%20isi_Cover.htm (2 of 8)5/8/2007 2:46:24 PM

KATA PENGANTAR

2.6 Fungsi Tak Lengkap 2.7 Soal Latihan

36 39

3. PETA KARNAUGH 3.1 Peta Karnaugh untuk 2 peubah 3.2 Peta Karnaugh untuk 3 peubah 3.3 Peta Karnaugh untuk 4 peubah 3.4 Peta Karnaugh untuk 5 dan 6 peubah 3.5 Peta Karnaugh untuk Sukumax 3.6 Penilikan Kesamaan dengan Peta Karnaugh 3.7 Fungsi dengan keluaran ganda 3.8 Soal Latihan

41 41 43 46 46 51 52 54 56

4. TABULASI QUINE-McCLUSKEY 4.1 Pengertian Penyusun Utama 4.2 Penentuan Penyusun Utama 4.3 Pemilihan Penyusun Minimum 4.4 Tabel disederhanakan 4.5 Penyederhanaan Fungsi Tak Lengkap 4.6 Soal Latihan

59 59 60 65 68 71 73

5. RANGKAIAN KOMBINASI 5.1 Perancangan Rangkaian Kombinasi 5.2 Rangkaian AND dan OR 5.3 Rangkaian NOR dan NAND 5.4 Rangkaian Penjumlah 5.5 Rangkaian Pengurang 5.6 Pengubah Kode 5.7 Multiplexer 5.8 Dekoder 5.9 R O M 5.10 PLA dan PAL 5.11 Soal Latihan

75 76 77 81 84 87 89 95 97 100 103 105

6. FLIP-FLOP 6.1 Tundaan Waktu 6.2 Flip-Flop RS 6.3 Flip-Flop T 6.4 Flip-Flop JK 6.5 Flip-Flop JK Induk-Budak 6.6 Flip-Flop D 6.7 Pembentukan Flip-flop dari flip-flop lain

107 108 110 113 114 115 116 117

6.8 Rangkuman Flip-Flop 6.9 Soal Latihan 7. PENCACAH

118 118 121


KATA PENGANTAR

7.1 7.2 7.3 7.4 7.5 7.6 7.7 7.8

Pencacah Berurutan dan tak berurutan Pencacah Biner Memakai Flip-flop T Pencacah Tak Berurutan dengan Flip-flop T Pencacah dengan Flip-flop RS Pencacah dengan Flip-flop JK Pencacah dengan Flip-flop D Pencacah dalam Rangkaian Terpadu Soal Latihan

121 123 126 129 131 133 133 137

8. REGISTER 8.1 Register Pemalang 8.2 Memori 8.3 Register Geser Masukan Seri 8.4 Register Geser Masukan Paralel 8.5 Soal Latihan

139 139 142 146 149 151

9. ANALISIS RANGKAIAN BERURUT 9.1 Persamaan Masukan Flip-flop 9.2 Persamaan Keadaan 9.3 Tabel Keadaan 9.4 Diagram Keadaan 9.5 Soal Latihan

153 154 155 156 158 161

10. DESAIN RANGKAIAN BERURUT 10.1 Desain Pencacah 10.2 Desain Detektor Urutan 10.3 Penyederhanaan Tabel Keadaan 10.3.1 Pencocokan Baris 10.3.2 Peta Pasangan 10.4 Pemilihan Keadaan 10.5 Soal Latihan

163 163 167 173 173 177 181 188

11. RANGKAIAN TAK-SEREMPAK 11.1 Analisis Rangkaian Tak-serempak 11.2 Kondisi Berpacu 11.3 Desain Rangkaian Tak-serempak 11.3.1 Tabel Alir Primitif 11.3.2 PenyederhanaanTabel Alir 11.4 Penetapan Keadaan Rangkaian Tak-serempak 11.4.1 Diagram Keberdekatan 11.4.2 Penetapan Keadaan Tunggal-1 11.4.3 Pengisian Tabel Keluaran 11.5 Hazard 11.6 Soal Latihan DAFTAR PUSTAKA

191 191 197 200 200 203 206 206 211 212 215 219 221


KATA PENGANTAR

Lampiran A. ELEKTRONIKA RANGKAIAN LOGIKA A.1 Rumpun Gerbang Logika A.2 Transistor Sebagai Saklar A.3 Resistor-Transistor Logic A.4 Diode-Transistor Logic A.5 Transistor -Transistor Logic A.5.1 Rangkaian Dasar TTL A.5.2 Keluaran TTL: Totempole A.5.3 Keluaran TTL: Open Collector A.5.4 Keluaran TTL: Tri-state A.5.5 Bentuk-bentuk Khusus TTL A.6 ECL A.7 MOS dan CMOS A.7.1 Gerbang MOS A.7.2 Gerbang CMOS A.8 I2L A.9 Kemasan Gerbang Logika A.10 Soal Latihan

223 223 225 227 228 229 230 231 232 233 234 235 237 238 239 240 242 245

RANGKAIAN

LOGIKA DIGITAL Edisi Kedua


KATA PENGANTAR

Pernantin Tarigan

RANGKAIAN LOGIKA DIGITAL

Rangkaian Logika Digital file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/KataPengantar_Daftar%20isi_Cover.htm (6 of 8)5/8/2007 2:46:24 PM

KATA PENGANTAR

Edisi Kedua

Pernantin Tarigan Jurusan Elektro Fakultas Teknik Universitas Sumatera Utara

Medan

KATA PENGANTAR Edisi Pertama Perkembangan teknologi elektronika, terutama elektro-nika digital, telah me-macu penemuan komponen-komponen digital yang semakin cang-gih dengan harga yang semakin murah pula. Perkembangan ini telah mendorong penggunaan teknik-teknik digital pada se-bagian besar sistem yang sebelumnya bersifat analog. Semakin lama semakin banyak bidang kegiatan yang menggantungkan kelancaran opera-sinya atas sistem digital baik dalam bentuk rangkaian logika seder-hana maupun dalam bentuk yang rumit seperti komputer digital. Sistem digital merupakan sekumpulan gerbang logika yang dirangkai sedemikian untuk melakukan fungsi yang diinginkan secara bersama-sama. Untuk dapat menganalisis dan merancang sistem digital diperlukan penge-tahuan me-nge-nai gerbang-gerbang logika dan rangkaiannya. Mengingat pentingnya pelajaran ini, maka mata pelajaran Rangkaian Logika sudah dimasukkan ke dalam kurikulum bidang-bidang studi Teknik Elektro dan Teknik Komputer dan merupakan mata pelajaran yang harus diikuti oleh setiap mahasiswa bidang-bidang studi tersebut. Membantu para mahasiswa mencerna kuliah yang diberikan di kelas, merupakan pen-dorong buku ini ditulis. Buku ini dikembangkan dari bahan kuliah yang diberi-kan penulis di Fakultas Teknik Jurusan Elektro Universitas Sumatera Utara dan Universi-tas HKBP Nomensen, keduanya di Medan, mulai tahun 1985. Buku ini di-harapkan dapat digunakan sebagai bahan kuliah yang per-tama dalam bidang teknik digital seperti mata kuliah Rangkaian Logika atau Teknik Digital atau nama lain yang sejenis. Materi yang dikandung dapat diberikan secara berurut dan diha-rapkan dapat diselesaikan dalam satu se-mester dengan 3 SKS (Satuan Kredit Semes-ter). Gerbang logika yang pada dasarnya merupakan saklar-saklar elektro-nik yang beker-ja dengan sinyal-sinyal biner. Da-lam analisis sistem digital sering dibutuhkan pengubahan penyajian sinyal-sinyal biner ke sistem bilangan lain. Karena itu, sebe-lum menguraikan sistem logika itu sendiri, dalam Bab 1 dibahas secara sing-kat sistem-sistem bilangan dan pengkodean yang akan banyak dijumpai dalam pembi-caraan sistem digital. Landasan bagi analisis sistem logika adalah Aljabar Boole yang diurai-kan dalam Bab 2. Pernyataan logika yang diperoleh langsung dari peru-musan masalah yang dihadapi yang dituangkan dalam bentuk fungsi Boole pada umumnya masih mentah dan realisasinya membutuhkan gerbang yang berlebihan (mubazir) dan mahal. Untuk memperoleh rang-kaian implemen-tasi/realisasi yang lebih murah, yaitu dengan cacah gerbang dan cacah masukan yang lebih sedikit, masih perlu penyederhanaan (minimisasi) fungsi. Penyederhanaan dengan hanya mengandal-kan file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/KataPengantar_Daftar%20isi_Cover.htm (7 of 8)5/8/2007 2:46:24 PM

KATA PENGANTAR

aljabar Boole sangat melelahkan dan sukar dijamin kesederhanaan hasil akhir-nya. Penyederha-naan tanpa menggunakan rumus-rumus aljabar Boole secara langsung ada-lah metoda Pemetaan Karnaugh dan metoda tabulasi Quine-McCluskey yang masing-masing diuraikan dalam Bab 3 dan Bab 4. Dengan dasar-dasar yang diuraikan dalam Bab-bab 1 s/d 4, rangkaian-rangkaian dasar kombi-nasi diuraikan dalam Bab 5. Dalam Bab 6 diuraikan Flip-flop yang merupakan elemen dasar dalam rang-kaian berurut (sequential) yang digunakan untuk membentuk rangkai-an pencacah yang dibahas dalam Bab 7 dan register beserta memori yang dibahas dalam Bab 8. Analisis rangkaian berurut diuraikan dalam Bab 9 dan desainnya dibahas dalam Bab 10. Untuk lebih memahami kerja gerbang-gerbang logika dan untuk mendu-kung kemampuan merakit rangkaian secara elektronika, dalam Bab 11 diuraikan elektronika digital. Sebagai bahan latihan, di akhir setiap bab diberikan soal-soal latihan. Bagian ini sangat penting untuk lebih menghayati teori-teori yang diurai-kan dalam buku ini, dan pemakai buku ini, khususnya mahasiswa, sangat disarankan mengerjakan soal-soal tersebut. Penulis ingin menyampaikan penghargaan dan rasa terima kasih yang dalam kepada Ir. T.Ahri Bariun, MSc, staff pengajar pada Jurusan Elektro Fakultas Teknik Universitas Sumatera Utara Medan, sebagai sahabat penu-lis yang sangat banyak memberikan dorongan dan saran dalam pembentuk-an buku ini seperti sekarang ini. Sudah tentu buku ini masih jauh dari sempurna dan ma-sih membutuh-kan per-baikan-perbaikan dan untuk itu penulis sangat mengharapkan saran dan ralat dari semua pemakai. Namun demikian, penulis masih berharap agar buku ini da-pat memberikan sumbangan dalam pengembangan teknik digi-tal terutama dalam membantu mahasiswa dalam mengikuti kuliah yang berhubungan. Medan, Medio 1994

Pernantin Tarigan


2

Lampiran A ELEKTRONIKA RANGKAIAN LOGIKA Pada awal perkembangan elektronika digital, semua gerbang logika disusun dari komponen-komponen diskrit: tabung (vacuum tube) atau transistor dan ta-han-an (R), induktor (L) dan kapasitor (C). Setelah penemuan transistor, tabung sudah tidak digunakan dalam rangkaian logika dan bahkan transistor sebagai komponen diskrit (komponen berdiri sendiri) pun hampir tidak digunakan dalam rangkaian logika. Kemajuan teknologi elektronika, khususnya dalam fabrikasi, menggantikan rangkaian logika komponen diskrit yang cukup kompleks dengan rangkaian terpa-du (Integrated Circuit), yang untuk pembahasan selanjutnya disingkat dengan IC. Ini membuat pembangunan rangkaian logika menjadi jauh lebih sederhana. Rang-kaian terpadu dibangun pada serpih (chip) silikon yang kecil, dan setiap serpihnya dapat menampung beberapa ger-bang logika. Berdasarkan kerumitan (complexity) rangkaian digital yang dikandungnya, serpih-serpih rangkaian terpadu (IC) dapat dikategorikan ke dalam 5 skala pema-du-an (integration scale):*] • • • • •

skala kecil (Small Scale Integration, SSI), dengan kandungan 1 - 10 gerbang skala menengah (Medium Scale Integration, MSI), dengan kandungan 10 - 100 gerbang skala Besar (Large Scale Integration, LSI), dengan kandungan 100-1.000 ger-bang skala sangat besar (Very Large Scale Integration, VLSI), dengan kandungan 1.000-10.000 gerbang skala ultra besar (Ultra Large Scale Integration, ULSI), dengan kandungan lebih dari 10.000 gerbang

A.1 Rumpun Gerbang Logika Dari segi rangkaian elektronika yang membentuknya, rangkaian terpadu ger-bang-gerbang logika yang paling banyak digunakan dapat dikelompokkan ke dalam 8 rumpun (keluarga), yaitu: RTL (Resistor-Transistor Logic), DTL (DiodeTransistor Logic), TTL (Transistor-Transistor Logic), CTL (Complementary-Tran-sistor Logic), ECL (EmitterCoupled Logic), MOS (Metal-Oxide Semicon-ductor), CMOS (Complementary Metal-Oxide Semiconductor), I2L (Integrated Injection Logic). Masing-masing rumpun gerbang logika ini mempunyai watak kerja yang berbeda. Secara umum watak/ciri (karakteristik) gerbang logika di-jelaskan oleh: tegangan ambang (threshold voltage), waktu tunda (delay time), disipasi daya (power dissipation), batas derau (noise margin), aras tegangan logika (logic voltage level), fan-in dan fan-out, suhu kerja (operating tempera-ture). Aras Tegangan Logika (Logic Voltage Level) adalah aras tegangan untuk logika 1 dan logika 0. Tegangan Ambang (Threshold Voltage) adalah aras tegangan masukan yang membuat rangkaian berubah keadaan (status) dari logika 0 ke logika 1 dan sebaliknya. Secara praktis dapat diasumsikan tegangan ambang se-bagai harga tengah kedua tegangan logika 1 dan tegangan logika 0. Waktu Tunda (Delay Time) adalah waktu antara dikenakannya sinyal pada ma-suk-an sampai dengan munculnya perubahan keadaan keluaran yang diaki-batkan masukan itu. Jadi, waktu yang dibutuhkan bagi perubahan sinyal masukan untuk merambat mencapai keluaran sehingga juga disebut sebagai waktu tunda-an rambat (propagation delay time). Kece-patan Operasi (Ope-r-ating Speed) merupakan kebalikan dari waktu tunda ini. Disipasi Daya (Power Dissipation) adalah daya yang dibutuhkan (digunakan) oleh gerbang bila beroperasi dengan “duty cycle” 50 % pada frekuensi ter-tentu. Batas Derau (Noise Margin) adalah simpangan maksimum dari aras tegangan nominal logika 0 dan logika 1 yang masih dapat diterima oleh gerbang tanpa mengubah keadaannya. Dapat juga disebut sebagai harga minimum sinyal derau yang dapat mengubah sinyal keluaran ke keadaan yang tidak diharap-kan. Jadi batas derau

file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Lampiran.htm (1 of 22)5/8/2007 2:46:27 PM

2

ini merupakan beda tegangan antara aras tegangan logika masukan dengan tegangan ambang. Fan-In adalah cacah hubungan masukan yang disediakan untuk suatu gerbang logika dan Fan-Out adalah cacah beban standar yang dapat diasut/digerakkan oleh keluaran suatu gerbang logika standar tanpa mengubah kinerjanya. Dengan beban standar dimaksudkan sebagai beban (arus) yang dibutuhkan oleh suatu masukan standar. Jadi dapat disebutkan bahwa fan-out adalah cacah ger-bang sejenis yang dapat dihubungkan kepada keluaran gerbang logika. Suhu Kerja (Operating Temperature) adalah suhu yang memungkinkan rangkai-an bekerja dengan baik. Biasanya suku kerja dinyatakan dalam range, mi-sal-nya 0 : +70° C untuk penggunaan industri (industry grade) dan -5 : +125° C untuk penggunaan militer. Gerbang logika yang dibuat dalam bentuk rangkaian diskrit, yaitu rangkaian dari komponen-komponen terpisah resistor, dioda dan transistor, RTL dan DTL. Gerbang logika dasar yang paling banyak digunakan adalah rumpun TTL, ECL MOS, dan CMOS. Rumpun MOS dan I2L terutama dibuat dalam ukuran LSI dan VLSI, sedangkan rumpun yang lain dalam semua skala padu. Pada Tabel A.1 di-tunjukkan perbandingan ciri/sifat umum jenis-jenis ini.

Tabel A.1 Ciri umum gerbang-gerbang Logika Waktu Disipasi tunda (ns) daya (mW)

Batas derau tipikal (Volt)

Fan-in tipikal

Fan-out tipikal

Harga relatif per gerbang

10 15 20 50 50 <1

0,2 0,7 0,4 0,4 0,4 2,5

3 8 8 5 5 10

4 8 12 25 25 5

sedang sedang murah mahal mahal sangat murah

30

5x10-5

±0,45 VDD

10

100

murah

40

<1

0,35

-

8

sangat murah

Rumpun Logika

Gerbang Dasar

RTL DTL TTL CTL ECL MOS CMOS

NOR NAND NAND AND OR/NOR NAND NOR dan NAND

50 25 10 5 2 250

NOR

I2L

A.2 Transistor sebagai saklar Dasar untuk memahami rangkaian elektronika gerbang logika adalah prinsip kerja rangkaian transistor sebagai saklar. Rangkaian dasar transistor sebagai saklar ditunjukkan dalam Gambar A.1. Dalam rangkaian Gambar A.1(a), bila vi berte-gangan < 0,5 V sambungan Emitter-Base akan terbias balik sehingga hanya arus yang sangat kecil saja yang melaluinya dan transistor bekerja dalam modus “CUTOFF” sehingga tegangan keluaran vC = VCC (syarat OFF adalah sambungan Base-Emitter dan sambungan Base-Collector terbias balik). Arus yang signifikan baru akan dapat mengalir bila tegangan vBE ≈ 0,7 V yang berarti vi > 0,7 V. Dalam hal ini arus basis adalah iB =

≈

Keadaan ini dapat membawa transistor ke modus operasi aktif asalkan sam-bungan basis-kolektor terbias balik, yaitu


2

bila vCB > 0 V, yang berarti vC > 0,7 V (syarat aktif adalah sambungan Base-Emitter terbias maju dan sambungan Base-

Gambar A.1. Rangkaian dasar transistor sebagai saklar (a) Rangkaian dasar (b) Transistor dalam keadaan jenuh (c) Aktif terbalik

Collector terbias balik). Dalam modus operasi aktif, tegangan kolektor adalah vC = VCC - RC iC dan arus kolektor adalah iC = β iB Bila vi dinaikkan, arus iB akan makin besar dan arus iC juga akan makin besar sehingga akan dicapai vCB < 0,7 V atau vC < vB = 0,7 V. Ini berarti bahwa sambungan basis-kolektor terbias maju dan transistor akan jenuh (syarat ON ada-lah sambungan Base-Emitter dan sambungan Base-Collector terbias maju). Pada saat transistor mulai jenuh, yaitu saat vC = vB, arus yang mengalir pada kolektor adalah ≈ Jadi, arus basis transistor dalam keadaan jenuh harus lebih besar dari arus ini. Karena adanya jatuh tegangan pada tahanan sambungan basis emitter yang disebabkan arus basis ini, maka sebenarnya tegangan vBE dalam keadaan jenuh lebih besar dari pada dalam keadaan aktif. Tetapi untuk mempermudah analisis, biasanya tegangan ini dianggap sama, yaitu ≈ 0,7 V. Dalam keadaan jenuh, tegangan basis lebih tinggi dari tegangan kolektor sebesar 0,4 V atau 0,5 V. Karena itu tegangan sambungan kolektor-emiter dalam keadaan jenuh adalah 0,3 V atau 0,4 V, dan umumnya dianggap VCEsat ≈ 0,3 V [Lihat Gambar A.1(b)]. Tegangan ini sebenarnya semakin kecil untuk arus jenuh kolektor yang lebih besar. Ini dapat dilihat dari rumus Untuk mempertahankan transistor dalam keadaan jenuh, arus basis harus dipaksa minimal sebesar Konstanta β dalam persamaan terakhir ini disebut faktor “overdrive” yang dalam perancangan rangkaian biasanya digunakan harga 2 - 10. Faktor ini sering ditulis βforced.


2

Di samping modus normal yang diuraikan di atas, transistor juga dapat dioperasikan dalam modus terbalik (active reverse mode atau active inverse mode) di mana fungsi Emitter dan Collector dipertukarkan, seperti ditunjukkan dalam Gambar A.1(c). Dalam modus ini, sambungan Base-Emitter dibias terbalik dan arus Collector IC = βR IB dengan βR = βReversed dalam modus operasi aktif terbalik. Harga βR ini biasanya sangat kecil sehingga arus kolektor dalam modus terbalik ini juga jauh lebih kecil dari arus basisnya. Jika IC /IB < βR, transistor akan jenuh. Karena sangat kecil, maka tegangan VCEsat juga sangat kecil.

A.3 Resistor-Transistor Logic Resistor-Transistor Logic, disingkat dengan RTL, merupakan bentuk awal gerbang digital. Rumpun RTL merupakan rangkaian elektronika yang pada dasar-nya merealisasikan logika NOR 2-masukan seperti ditunjukkan pada Gambar A.2.

RC Z

A

RB

QA

QB

RB

B

Gambar A.2 Rangkaian dasar rumpun RTL Bilamana salah satu masukan A atau B berkeadaan logika 1, yaitu bertegang-an cukup tinggi untuk membuat transistor “ON” (saturasi, jenuh), maka tegangan keluaran Z akan menjadi VZ = VCEsat ≈ 0,3 V yang adalah berlogika 0. Bilamana kedua masukan A dan B bertegangan cukup rendah (berkeadaan logika 0), maka kedua transistor akan “OFF” dan tidak ada arus yang mengalir melalui RC, sehing-ga tegangan keluaran Z akan menjadi


2

tinggi, yaitu VZ = VCC yang adalah logika 1. Jadi logika keluaran Z dapat ditulis: Z= AB = A+B yaitu fungsi keluaran gerbang NOR. Masukan gerbang NOR pada Gambar A.2 di atas dapat ditambah dengan mudah dengan menambahkan transistor masukan.

A.4 Diode-Transistor Logic Diode-Transistor Logic, disingkat DTL juga merupakan bentuk awal rangkai-an elek-tronika untuk gerbang digital. Rangkaian rumpun ini pada dasarnya merea-lisasikan logika NAND 2-masukan seperti ditunjukkan pada Gambar A.3.

VCC R1 X

D1

A

D3

RC D4

D2

B

Z

Q

R2

Y -VBB Gambar A.3. Rangkaian dasar rumpun DTL

Bilamana masukan X dibiarkan terbuka dan pada masukan Y dikenakan tegangan logika 0 (≈ 0 V), maka arus akan mengalir melalui dioda D2 sehingga tegangan di titik A menjadi 0,7 V (tegangan-jatuh dioda) di atas tegangan logika 0. Ini menyebabkan D3 dan D4 menghantar (-VBB dikenakan pada basis transistor) dan basis transistor Q berada 2 tegangan-jatuh dioda di bawah tegangan titik A yang 0,7 V dan membuatnya “OFF”. Dalam keadaan ini, keluaran Z akan menjadi bertegangan VZ = VCC, yang adalah tegangan untuk logika 1. Hal serupa, VZ = VCC, juga akan terjadi bila masukan Y dibiarkan terbuka dan pada masukan X dibuat berlogika 0 atau kedua masukan X dan Y dibuat berlogika 0. Bila tegangan masukan Y dinaikkan sampai mencapai VY + VD2 - VD3 - VD4 > 0,5 V atau VY > 0,5 + VD3 + VD4 - VD2 ≈ 1,2 V, maka tegangan basis transistor Q, VB, akan sedikit di atas 0,5 V, yang merupakan tegangan ambang (threshold), dan transistor akan memasuki daerah kerja aktif. Penaikan tegangan VY selanjutnya berarti penaikan tegangan antara basis dan emitter transistor (VBE) yang menye-babkan arus kolektor iC juga semakin besar. Bila tegangan VY dinaikkan terus sampai membuat tegangan basis transistor mencapai VB= 0,7 V, transis-tor tersebut akan menjadi “ON” dan tegangan titik A akan terpacak (clamped) pada harga dua tegangan-jatuh dioda di atas VBE.


2

Penaikan VY di atas VBE + VD3 + VD4 ≈ 1,4 V tidak akan menaikkan tegangan VA, melainkan membuat D2 menjadi terbias-balik dan arus berhenti mengalir melalui D2. Ini membuat semua arus melalui R1 dibe-lokkan ke transistor melalui D3 dan D4. Rangkaian ini dirancang sedemikian se-hingga arus ini cukup membuat Q memasuki keadaan jenuh (saturated). Dalam keadaan jenuh ini, tegangan keluaran VZ = VCEsat ≈ 0,3 V, yang berlogika 0. Jadi, keluaran akan berlogika 0 bila masukan VY dibuat cukup tinggi untuk membuat Q jenuh. Hal yang sama akan terjadi bila masukan X dibuat bertegangan cukup tinggi untuk membuat D1 terbias-balik dan masukan Y dibiarkan terbuka atau juga cukup tinggi membuat D1 terbias-balik. Ini berarti bahwa keluaran VZ akan berlo-gika 0 bila salah satu atau kedua masukan berlogika 1. Dari uraian di atas dapat disimpulkan bahwa VZ akan berlogika 1 bila salah satu masukan berlogika 0 dan VZ akan berlogika 0 bila kedua masukan berlogika 1 yang dapat dijelaskan dengan tabel kebenaran di bawah ini, yang sebenarnya menun-jukkan ciri gerbang NAND.

X 0 0 1 1

Y 0 1 0 1

Z 1 1 1 0

Z

=XY

atau Z=XY

A.5 Transistor-Transistor Logic Transistor-Transistor Logic, TTL merupakan rumpun gerbang logika yang paling luas penggunaan-nya. Rumpun initelah menggantikan keluarga RTL dan DTL yang telah dikembangkan terlebih dahulu. Rumpun ini ditujukan untuk memperbaiki kelemahan DTL dalam kecepatan tanggapnya. A.5.1 Rangkaian dasar TTL Rangkaian dasar gerbang TTL pada dasarnya terdiri atas transistor masukan (menggantikan dioda masukan pada DTL) dan transistor keluaran yang juga mem-bentuk rangkaian pembalik (Inverter). Rangkaian dasar TTL NAND 2masukan di-tunjukkan dalam Gambar A.4. Bilamana salah satu masukan X atau Y dibuat bertegangan rendah (≤0,2 V) maka transistor masukan Q1 akan jenuh (ON) sehingga tegangan kolektornya, yang juga adalah tegangan basis transistor Q2, akan mendekati 0 V (≈ 0,3 V). Ini membuat Q2 OFF sehingga keluaran Z menjadi tinggi, VZ ≈ VCC.

VCC= +5 V R1

R2 IB1

Z


2

X Y

Q1

IC1 = IB 2

Q2

Gambar A.4. Rangkaian dasar rumpun TTL

Bila semua masukan dibuat bertegangan tinggi, misalnya VX = VY = VCC (berlogika 1), maka sambungan (junction) basis dan kolektor Q1 akan terbias maju dan sambungan basis-emitternya akan terbias balik. Ini berarti bahwa transistor Q1 akan beroperasi dalam modus aktif terbalik (inverse active mode), yaitu modus aktif dengan peran emitter dan kolektor yang dipertukarkan, emitter berperan se-bagai kolektor dan kolektor berperan sebagai emitter. Dalam modus ini, tegangan basis Q2 menjadi 0,7 V dan tegangan basis Q1 menjadi 1,4 V sehingga arus basis dan kolektor Q1 sebesar: dan dengan βR = β reverse, β operasi aktif terbalik. Untuk rangkaian TTL, harga βR di-rancang sangat kecil, βR ≈ 0,02. Ini berarti bahwa arus masukan TTL sangat kecil dan dapat diabaikan terhadap IB sehingga IC2 = IB1. Arus ini cukup untuk memba-wa Q2 ke keadaan jenuh sehingga tegangan keluaran akan rendah berkisar 0,1-0,2V yang berarti berlogika 0. Dari uraian di atas tampak bahwa rangkaian TTL pada Gambar A.4 ber-fungsi sebagai gerbang NAND.

A.5.2 Keluaran TTL: Totempole Rangkaian TTL pada Gambar A.4 masih mempunyai kelemahan berupa kelambat-an dalam perubahan keluaran dari logika 0 ke logika 1. Untuk mencegah kelemah-an ini, bagian keluaran diganti dengan totem-pole, yaitu sepasang transis-tor yang bertumpuk. Rangkaian transistor bertumpuk ini memberikan perubahan keluaran yang cepat sebagai hasil penggabungan sifat keluaran “common-emitter” yang cepat dalam melucuti muatan kapasitansi keluarannya tetapi lambat dalam memuatinya sedangkan “emitter-follower” cepat memuati tetapi lambat dalam melucuti kapasitansi keluarannya. Pada Gambar A.5 ditunjukkan rangkaian leng-kap TTL dengan keluaran totem-pole yang terdiri atas transistor Q4 sebagai “emitter-follower” dan Q3 sebagai “common-emitter”.


2

VCC= +5 V I4 R4 R1

IB1

R2

I2

vC4

vC2 = vB4 vB1

Q4 IB4 D1

X Y

IE4

Q2 Q1

vC3 IB2

IE2

vE2 = vB3 Q3 IB3

R3

Input stage

Driver stage

Output stage

Gambar A.5. Rangkaian dasar rumpun TTL file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Lampiran.htm (8 of 22)5/8/2007 2:46:27 PM

2

Syarat untuk bekerjanya rangkaian totem-pole ini adalah Q3 dan Q4 tidak boleh ON atau OFF secara bersamaan, yang menuntut tersedianya sinyal masuk-an bagi Q3 dan Q4, yaitu vB3 dan vB4, yang bersifat komplementer (complement-ary), yang satu berharga negatif saat yang lain positif. Sinyal komple-menter ini disediakan oleh Q2 yang berfungsi seba-gai driver (penggerak). Bila kedua masukan bertegangan tinggi, misalnya VX = VY = VCC = 5 V, atau terbuka, maka sambungan (junction) basis-kolektor transistor Q1 akan terbias maju dan sambungan basis-emitter akan terbias balik. Ini berarti bahwa Q1 akan berope-rasi dalam modus aktif terbalik (inverse active mode), yaitu modus aktif dengan peran emitter dan kolektor yang dipertukarkan, emitter berperan sebagai kolektor dan kolektor berperan sebagai emitter. Dalam keadaan ini, vB3 = 0,7 V, vB2 = 1,4 V, dan vB1 = 2,1 V sehingga arus emitter Q1 yang merupakan arus masukan, disebut IIH (singkatan Input-high current), adalah IIH= IE1 = βR IB1 dan arus kolektor Q1, juga arus basis Q2, sebesar dengan asumsi βR= 0,02. Arus ini dirancang cukup untuk membuat Q2 jenuh, yang pada gilirannya juga membuat Q3 jenuh. Dengan jenuhnya Q3, keluaran Z akan bertegangan sebesar VCEsat = 0,1 - 0,2 V yang berlogika 0. Jenuhnya Q2 juga mem-buat tegangan kolektornya sebesar VC2 = VB4 = VCE2sat + VBE3 Tegangan ini lebih rendah dari pada VBE4 ditambah tegangan jatuh pada dioda D sehingga Q4 dan dioda akan mati (OFF). Bila dioda D tidak dipasang, VC2 boleh jadi cukup tinggi untuk memaksa Q4 tidak OFF. Jadi dioda D menjamin agar Q4 OFF pada saat kedua masukan berlogika 1. Bila salah satu masukan berlogika 0, VX atau VY misalnya bertegangan ≈ 0,2 V, maka basis Q1 yang bertegangan 0,7 V di atas emitternya, VB1 ≈ 0,9 V, mem-buat sambungan basis-emitter Q1 akan terbias maju. Tegangan ini tidak cukup tinggi membias maju sambungan basis-emitter Q2 sehingga Q2 akan OFF. Keada-an ini membuat arus kolektor Q1 mendekati 0 dan Q1 akan jenuh dengan VCEsat ≈ 0,1V, yang berarti VB2 = VC1 = 0,3 V yang menjamin Q2 tidak akan ON. Karena Q2 OFF, maka VE2= 0 V, IE2= 0 dan Q3 juga akan OFF. Tegangan basis Q4 men-de-kati tegangan catu VCC sehingga Q4 dan D akan ON, keluaran Z berlogika 1.

A.5.3 Keluaran TTL: Open-Collector Keluaran TTL open-collector diperoleh dengan membuang komponen tran-sistor Q4, dioda D1 dan tahanan R4 dari bagian keluaran TTL Gambar A.5. Dengan demikian akan diperoleh keluaran berupa Common-Collector dengan rangkaian kolektor yang terbuka, tanpa tahanan kolektor. Ini memungkinkan be-berapa ger-bang TTL dihubungkan kepada 1 tahanan kolektor bersama untuk memperoleh kemampuan “wired-AND” yaitu menggabungkan langsung keluaran beberapa gerbang TTL yang menghasilkan keluaran sebagai fungsi AND daripada keluaran gerbang yang gabung tersebut. Pada Gambar A.6 yang ditunjuk-kan peng-gabungan dua gerbang NAND secara “wired-AND” untuk memperoleh


2

gerbang 4-masukan. Tanpa kemapuan “wired-AND” ini tentu dibutuhkan 3 ger-bang 2-masukan untuk merealisasikannya. Kelemahan utama open-collector adalah lambatnya perubahan keluaran dari logika 0 ke logika 1 (rise time yang panjang).

Gambar A.6. Hubungan wired-AND dengan open-collector

A.5.4 Keluaran TTL Tri-State Keluaran tri-state, kadang-kadang disebut juga 3-state (tiga keadaan), mem-punyai keluaran seperti rangkaian terbuka yang berkeadaan logika bukan 0 dan bukan 1. Rangkaian TTL dengan keluaran tri-state ditunjukkan pada Gambar A.7.


2

Gambar A.7. Rangkaian TTL keluaran tri-state

Bilamana kendali terbuka atau bertegangan tinggi (+5 V) dan salah satu masukan bertegangan rendah, maka Q1 akan jenuh. Keadaan ini akan membuat Q2 dan Q3 OFF, sedangkan Q5, dan juga Q4, akan ON dan keluaran Z akan berte-gang-an tinggi (berlogika 1). Tetapi, bila kedua masukan berlogika 1, maka Q1 akan aktif terbalik dan mendorong Q2 dan Q3 kepada keadaan jenuh. Ini membuat Q5 dan Q4 OFF sehingga keluaran Z akan berte-gangan rendah (berlogika 0). Jadi, bila kendali berlogika 1, rangkaian TTL di atas bekerja sebagai rangkaian TTL dengan keluaran totem-pole. Tetapi, bilamana kendali dibuat berlogika 0 atau bertegangan rendah (0 V), maka D1 memaksa Q5 dan Q4 OFF sedangkan Q1 akan ON yang memaksa Q2 dan Q3 OFF. Keadaan Q5 dan Q3 OFF secara bersamaan ini mem-buat keluaran Z se-per-ti rangkaian terbuka (open circuit). Keadaan keluaran ini merupakan keadaan yang ketiga di luar keadaan berte-gangan rendah (berlogika 0) dan keadaan berte-gangan tinggi (berlogika 1) sehingga disebut keadaan ketiga (tri-state). Walaupun rangkaian dengan keluaran tri-keadaan lebih mahal dari totem-pole dan open-collector, rangkaian ini lebih menguntungkan bila dipakai pada sistem bus yang menghubungkan beberapa sumber data ke satu saluran bersama. A.5.5 Bentuk-bentuk khusus TTL TTL merupakan satu rumpun yang sangat banyak digunakan dan tersedia dalam bentuk gerbang logika yang sangat luas, mulai dari kemasan SSI, MSI dan LSI. Secara umum, TTL dibedakan atas seri 54 untuk kebutuhan militer dan seri 74 untuk pemakaian industri. Gerbang-gerbang logika TTL juga dibedakan menurut kebutuhan dayanya, kecepatan, dan sebagainya, antara lain: • • • • • •

standar (seri 54xxx atau 74xxx): dengan harga yang murah, daya besar (seri 54Hxxx atau 74Hxxx): daya paling besar, daya kecil (seri 54Lxxx atau 74Lxxx) : daya paling kecil, Schottky (seri 54Sxxx atau 74Sxxx): paling cepat, daya kecil Schottky (seri 54LSxxx atau 74LSxxx): daya kecil dan kecepatan tinggi, versi CMOS (seri 54HCxxx atau 74HCxxx) : daya kecil dan kecepatan tinggi

A.6 ECL ECL (Emitter-Coupled Logic) merupakan rumpun gerbang logika dengan kecepatan yang paling tinggi. Ini diperoleh


2

dengan membuat peranti-peranti aktif-nya beroperasi diluar daerah jenuh dan membuat ayunan sunyal yang sempit, seki-tar 0,8 V. Rangkaian terpadu ECL yang pertama sekali dibuat diperkenalkan oleh Motorola (1962) dengan MECL. Serpih ini disusul oleh MECL II (1966). Kedua jenis ini sudah usang dan digantikan oleh MECL III (1968) dan oleh MECL 10,000 (1971). MECL III merupakan ECL yang paling cepat dengan tundaan ram-batan dan perubahan sisi (naik atau turun) dalam lingkup 1 ns (nano detik) tetapi membutuhkan daya yang cukup besar sekitar 60 mW sehingga perkalian tundaan-dayanya adalah 60 pJ. Jenis ini digunakan untuk aplikasi pengujian dan komunika-si kecepatan tinggi. Untuk pemakaian umun dibuat MECL 10,000 dengan tundaan sekitar 2 ns dan kecepatan sisi 3,5 ns sedangkan kebutuhan daya-nya hanya 25 mW dengan perkalian tundaan-daya sebesar 50 pJ Gerbang ini telah dikembang-kan ke mikroprosesor dengan daya di bawah 2 mW per gerbang. Rangkaian dasar rumpun MECL ditunjukkan pada Gambar A.8. Seperti di-tunjukkan dalam gambar ini, rangkaian ECL terdiri atas 3 bagian: masuk-an yang membentuk penguat selisih, kompensator suhu dan tegangan, dan keluaran “Com-mon-Emitter”. Rangkaian kompensasi suhu dan tegangan dibentuk oleh transistor Q1, dioda D1 dan D2, dan tahanan R1 dan R2. Rangkaian ini membuat tegangan acuan VBB berubah mengikuti perubahan suku dan tidak peka terhadap perubahan tegangan catu daya. Dalam suhu kamar, tegangan VBB ini dibuat -1,29 V. Penguat selisih (differential amplifier) dibentuk oleh transistor QR, yang basisnya dibias oleh tegangan acuan VBB, dan QA dan QB. Penguat selisih ini di-

RC1

RC2

R1 Q2 Q3 C Q1

A

QA

B

QB

QR

VBB

D1 D2

RA

RB

RE

Differential Input Amplifier

IE

R3

D

R2

Temperature and voltage-compensated bias network

Emitter follower Outputs


2

Gambar A.8. Rangkaian ECL

bias oleh arus yang dicatu melalui tahanan RE yang dihubungkan ke catu tegangan negatif VEE. Penghubungan basis QA dan QB melalui tahanan ke catu negatif ini membuat masukan yang tidak digunakan (tidak dihubungkan ke sumber luar) di-tarik ke tegangan negatif (berlogika 0). Ini memungkinkan pemakai membiarkan masukan yang tak digunakan terbuka. Tujuan penggunaan pengikut emiter sebagai keluaran adalah untuk menye-diakan tahanan keluaran yang kecil dan membuat kapasitansi keluaran dapat ber-ubah hanya bila arus keluaran besar. Di samping itu, pengikut emiter juga mengge-ser aras tegangan keluaran sebesar VBE sehingga kelu-arannya kompatibel dengan aras tegangan masukannya. Dengan menghubungkan langsung keluaran OR dua ger-bang ECL diper-oleh logika OR (wired OR) dan menghubungkan langsung keluaran NOR dua ger-bang ECL diper-oleh logika AND (wired AND) seper-ti ditunjukkan dalam Gambar A.9. Bila masukan A dan B berlogika 0, maka QA dan akan OFF dan arus IE yang melalui RE mengalir melalui QR. Ini membuat kolektor QA dan QB bertegangan tinggi (logika 1) sedangkan kolektor QR akan bertegangan rendah (logika 0). Bila masukan A berlogika 1, maka QA akan ON dan arus IE mengalir melalui QA, dan QR

Gerbang 1 Keluaran NOR A+B

Gerbang 1

Gerbang 2

A B

X Y

Z

Gerbang 2

Z

Keluaran NOR X+Y

Gambar A.9. Hubungan wired OR dan AND dengan ECL

akan OFF. Begitu juga jika masukan B berlogika 1, QB akan ON dan QR akan OFF. Ini membuat kolektor QR bertegangan tinggi. Jadi bila A atau B berlogika 1, maka kolektor QA dan QB berlogika 0 sedangkan kolektor QR file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Lampiran.htm (13 of 22)5/8/2007 2:46:27 PM

2

berlogika 1. Jadi, kolektor QA dan QB merupakan fungsi NOR dari masukan A dan B (= A + B) sedangkan kolektor QR merupakan fungsi OR dari masukan A dan B (= A + B). Masing-masing penguat “Emitter Follower” (pengikut emiter) pada keluaran menerima masukan dari kedua kolektor rangkaian masukan ini sehingga keluaran-nya juga merupakan fungsi OR dan NOR, yaitu C= A + B dan D= A + B. Keter-sediaan dua keluaran yang komplementer ini banyak menyederhanakan peran-cangan dengan menghindarkan kebutuhan inverter.

A.7 MOS dan CMOS Berbeda dengan TTL dan ECL, yang menggunakan transistor “bipolar“ yang memanfaatkan kedua jenis pembawa (carrier) elektron dan lubang (hole), MOSFET (Metal-Oxide Semiconductor Field Effect Transistor) menggunakan transistor “unipolar“ yang memanfaatkan hanya satu jenis pembawa: elektron (disebut N-channel) atau lubang/hole (disebut P-channel). Peranti MOS yang memanfaatkan N-channel disebut juga NMOS dan yang memanfaatkan Pchan-nel disebut juga PMOS. Di samping itu dibuat juga peranti yang mengga-bungkan N-channel dan P-channel secara komplementer dan disebut CMOS (Comple-mentary Metal-Oxide Semiconductor), sering juga disebut COSMOS.


2

A.7.1 Gerbang MOS Pada umumnya, NMOS dioperasikan dengan catu tegangan positif VDD sedangkan jenis PMOS dioperasikan dengan catu tegangan negatif (-VDD). Sim-bol-simbol MOS ditunjukkan dapam Gambar A.10.

D (Drain)

D

SB (Substrate)

D

G

D SB

G

G

G

(Gate) S (Source)

S

S

N-channel

S

P-channel

Gambar A.10. Simbol untuk NMOS dan PMOS

Gerbang NOT (inverter) dengan NMOS disusun seperti pada Gambar A.11 (a). Bila mana masukan A bertegangan rendah (≈ 0 V) maka Q1 akan OFF se-hingga tegangan keluaran Y mengikuti tegangan VDD (tinggi). Bila masukan A ber-tegangan tinggi (≈ VDD) maka Q1 akan ON dan keluaran Y akan bertegangan rendah. Jadi, rangkaian ini merealisasikan fungsi NOT.

VDD

VDD

Q2 Y= A A

Q1

Gerbang NOT

A+B+C

A

B

C

Gerbang NOR


2

Gambar A.11. Rangkaian gerbang NOT dan NOR dengan NMOS. Gerbang NOR dapat dibentuk dengan membuat satu transistor sebagai be-ban bagi transistor-transistor masukan yang dihubungkan paralel seperti pada rangkaian Gambar A.11(b). Bila gate semua transistor masukan diberi tegang-an rendah, maka semua transistor akan OFF dan keluaran akan bertegangan tinggi (≈ VDD). Bila gate salah satu transistor masukan diberi tegangan tinggi (+VDD) maka transistor bersangkutan akan ON dan memaksa keluaran bertegangan rendah. Jadi, rangkaian ini merealisasikan fungsi NOR. Keunggulan MOS terhadap transistor biplolar adalah: • Kerapatan kemasan yang tinggi yang memungkinkan pembuatan lebih banyak rangkaian dalam satu serpih (chip). • Teknologi fabrikasi yang dibutuhkan lebih sederhana sehingga biaya fabri-kasi menjadi lebih murah. • Daya yang dibutuhkan sangat kecil sehingga biaya operasinya lebih murah.

A.7.2 Gerbang CMOS Transistor CMOS (Complementary Metal-Oxide Semiconductor), sering juga disebut COSMOS, dibentuk dengan mengga-bungkan N-channel dan P-chan-nel yang dihubung-kan secara komplementer. Source P-channel dihubungkan ke positif catu daya (VDD) dan source N-channel dihubungkan ke kutub negatif catu daya (VSS, umumnya ground). CMOS beroperasi dengan baik dalam jangkauan catu daya yang luas, dari 3 V s/d 18 V. Semakin besar tegangan kerja semakin besar kekebalan terhadap derau (noise), semakin cepat tanggapan tetapi semakin besar pula pemakaian daya. Untuk membentuk gerbang NOT (Inverter) disusun rangkaian seperti ditun-jukkan dalam Gambar A.12. Bila masukan bertegangan tinggi, maka N-channel akan OFF dan P-channel ON. Dalam keadaan tanpa beban, hanya arus yang sangat kecil (ukuran nano Ampere) yang ditarik rangkaian ini dari catu daya. Jatuh tegangan pada P-channel ON sangat kecil (ukuran milivolt) sehingga tegangan tinggi pada keluaran hampir sama dengan VDD. Bila masukan bertegangan rendah, maka N-channel akan ON dan P-channel OFF sehingga tegangan keluaran akan rendah, beberapa milivolt di atas VSS. Gerbang NOR dapat dibentuk dengan susunan seperti ditun-jukkan pada Gambar A.13(a) dan untuk NAND ditunjukkan pada Gambar A.13(b). Keunggulan CMOS adalah: − Kekebalan derau yang sangat tinggi (≈ 0,45 VDD) − Kemampuan output menyerap arus yang cukup tinggi (≈ 4 mA) dengan fan-out 10 beban LS (Low Power Schottky) TTL. − Daya yang dibutuhkan sangat kecil (≈ 1 mW) VDD

VDD

S P-channel D In

Out D

In

Out

disederhanakan

N-channel


2

S VSS Gambar A.12. Rangkaian Inverter (NOT) dengan CMOS.

VDD

VDD A

A Z= AB B

B Z= A+B

(a) Gerbang NOR

(b) Gerbang NAND

Gambar A.13. Rangkaian untuk NOR dan NAND dengan CMOS

A.8 I2L I2L (Integrated Injection Logic, IIL) merupakan gerbang logika dengan tran-sistor bipolar yang lebih baru dari gerbang-gerbang logika yang sudah diuraikan sebelumnya, dengan kelebihan perkalian tundaan-daya yang sangat kecil (< 1 pJ). Gerabang ini mempunyai ciri khusus yang dapat menambah kecepatan dengan imbalan daya yang lebih besar atau menurunkan daya dengan imbalan kecepatan yang lebih rendah hanya dengan mengendalikan catu arus dc. Gerbang jenis ini hanya dibuat dalam skala besar LSI dan VLSI dengan jumlah gerbang yang sangat besar yang dapat dikemas dalam setiap serpih. Rangkaian dasar gerbang ini terdiri atas sejumlah transistor npn dengan sam-bungan emiter-basis yang terhubung paralel seperti ditunjukkan pada Gambar A.14(a) dan (b).

I

I


2

Sumber Arus

Keluaran I

Masukan

I

I A

+B

A+B

(NOR)

A

A I

I (OR)

B

B

Gambar A.14 Rangkaian Dasar I2L Kepada basis bersama transistor parale tersebut disuntikkan (injected) arus I yang konstan. Masukan gerbang diberikan pada basis sedangkan keluaran diper-oleh dari masing-masing kolektor transistor. Dari segi rangkaian, transistor paralel dapat dipandang sebagai satu transistor dengan kolektor ganda sehingga rangkaian I2L dapat juga digambarkan seperti pada Gambar A.14(c). Perlu diperha-tikan dari Gambar A.14(a) dan (b) bahwa dalam rangkaian ini terdapat masukan tunggal dengan keluaran ganda (Bandingkan dengan gerbang-gerbang lain yang mempu-nyai masukan ganda dengan keluaran tunggal). Pada praktek pe-makaiannya, keluaran I2L tidak dibiarkan terbuka tetapi dihubungkan ke masukan gerbang I2L yang lainnya. Untuk realisasi inverter (NOT) rangkaian I2L disusun seperti pada Gambar A.14(c). Bila masukan dibuat terbuka atau bertegangan tinggi, > 0,7 V, maka arus dari sumber arus akan mengalir ke basis transistor yang membuatnya ON dan ke-luarannya akan berteganngan rendah. Bila masukan diberi tegangan rendah, < 0,7 V, maka arus dari sumber arus akan ditarik ke masukan tersebut. Ini akan membu-- at transistor kehilangan arus basis dan OFF sehingga keluarannya akan menjadi tinggi. Perhatikan juga penggunaan transistor pnp (driver) sebagai sumber arusnya. Pada Gambar A.14(d ) ditunjukkan susunan transistor untuk merealisasikan logika OR dengan I2L dan pada Gambar A.14(e) susunan untuk OR dan NOR. file:///D|/E-Learning/Dasar%20teknik%20Digital/Textbook/Lampiran.htm (18 of 22)5/8/2007 2:46:27 PM

2

A.9 Kemasan Gerbang Logika Rangkaian terpadu (IC) dikemas dalam bentuk kemasan datar (Flat package) dan DIP (Dual In-line Package). Kemasan DIP, yang di negara-negara Eropah disebut juga DIL (Dual In Line package), merupakan kemasan yang paling banyak digunakan karena kemudahan merangkainya pada papan rangkian tercetak (Print-ed Circuit Board, PCB) dan harganya yang umumnya lebih murah. Tetapi untuk rangkaian logika yang sangat kompleks seperti mikroprosesor dengan sekala yang sangat besar, semakin banyak menggunakan kemasan datar. Gerbang-gerbang logika dasar pada umumnya dibuat dalam skala kecil (SSI) dan dikemas dalam kemasan DIP dengan 14 atau 16 pen untuk hubungan ke luar, dan setiap kemasan dapat mengandung lebih dari satu gerbang sejenis, misalnya 2 (dual), 3 (triple), 4 (quad,quadraple), atau 6 (hex, hexa). Pada Gambar A.16 ditun-jukkan tata letak dan fungsi pen (pin assignment) beberapa jenis gerbang logika dasar TTL dalam sekala kecil (SSI), dan di bagian akhir gambar ini ditunjukkan pandangan luar berikut penomoran pen yang lazim diterapkan. Pen 1 ditandai sebagai pen pertama di sisi kiri ujung yang diberi tanda takikan (notch) kalau kita memandang serpih dari atas (lihat gambar terakhir pada Gambar A.15). Setiap jenis/tipe IC diberi nomor tipe tertentu. Beberapa produsen memberi nomor yang sama untuk IC sejenis. Tetapi ada juga produsen yang membuat pe-


2

Gambar A.15. Beberapa rangkaian terpadu gerbang logika dalam DIP 14-pen: Hex inverter, Quad 2-input AND, Quad 2-input OR, Quad 2-input NAND, Quad 2-input NOR, Triple 3-input AND, Triple 3-input NOR, dan 8-input NAND. nomoran yang berbeda walaupun fungsi IC tersebut sama dengan produksi per-usa-haan lain. Nomor tipe ini merupakan bagian daripada nomor seri yang umum-nya juga mengandung kode yang menunjukkan lingkup suku kerja yang diperke-nan-kan, bahan dan bentuk kemasan. Sebagian produsen IC memberikan awalan bagi nomor seri tersebut, ada yang menerangkan lengkap dengan cara pemrosesan (seperti TI) ada yang sekedar jati diri perusahaan berupa initial seperti AM untuk Advanced Micro Devices, MC untuk Motorola, H untuk Harris, M untuk National, IM untuk Intersil, MM untuk Monolithic Memories, dan sebagainya. Untuk mem-beri gambaran mengenai pemberian nomor IC, berikut ini diberikan contoh cara penomoran yang digunakan oleh Texas Instrument (TI), Motorola dan Advanced Micro Devices untuk gerbang logika dasar TTL, yaitu dalam bentuk :

a bcd e

(TI, Motorola, AMD)

dengan arti a= awalan menunjukkan cara pemrosesan atau identifikasi produsen, SN= standar e= jenis kemasan: J = keramik, DIP N = plastik, DIP T = gold-plated, flat W = kramik, flat bcd membentuk nomor tipe IC: b = lingkup suhu kerja: 74 = industri (0o s/d +70o C) atau 54 = militer (-55o s/d +125o C) c = Identifikasi keluarga TTL, - (kosong) = TTL standar (tundaan 10-12 ns, konsumsi daya 10 mW) H = High-power, daya sangat besar (22 mW), kecepatan sedang (5-10 ns) L = Low-power, daya sangat rendah (1 mW), sangat lambat (31-60ns) S = Schottky, sangat cepat (3 - 5 ns) dan daya sangat besar (22 mW) LS = Low-power Schottky, daya sangat rendah (2 mW) dan kece-patan standar (10-12ns) d = nomor urut, 00, 01,...

Sebagai contoh, serpih gerbang AND: "SN74LS11 J" yang diproduksi Texas Instrument (TI) yang ditunjukkan pada Gambar A.16, yang oleh praktisi disebut 74LS11 saja, bahkan kadang-kadang disebut 7411 saja (sebenarnya sudah salah), mempunyai ciri sebagai berikut: pemrosesan standar (a= SN), lingkup suhu kerja industri (b= 74), Schottky daya rendah (c= LS), jenis/tipe no.11 yaitu AND, dan dikemas dalam keramik dengan susunan DIP (e= J).


2

Uraian lengkap untuk semua gerbang TTL suatu produsen biasanya dibuku-kan oleh produsen bersangkutan dalam bentuk "Data Book". Kebanyakan produ-sen menerbitkan "Data Book" untuk masing-masing keluarga IC produksinya, misalmya TTL Data Book terpisah dari CMOS Data Book, terpisah dari Memory Data Book, terpisah dari Microprocessor Data Book, dan sebagainya, keluaran produsen yang sama. Dalam merancang suatu rangkaian digital, buku-buku data tersebut merupakan sarana yang sangat penting dalam pemilihan IC yang akan digunakan.

A.10 Soal Latihan 1. Dengan mengandaikan harga β= 100, hitunglah harga tegangan VB dan VE beserta arus IB, IC1 dan IC2 dalam rangkaian transistor yang berfungsi sebagai saklar dalam Gambar SA.1. Isyarat: Transistor dan tidak mungkin dalam keadaan jenuh (ON) secara bersa-maan. Jawab: 4,6 V; 0 V; 0,039 mA; 3,9 mA; 0 mA

Gambar SA.1

2. Jika harga tahanan-tahanan pada rangkaian dasar TTL Gambar A.5 adalah R1= 4 kΩ, R2= 1,6 kΩ, R3= 1 kΩ, R4= 130 Ω, tentukanlah harga tegangan dan arus pada setiap terminal transistor jika salah satu masukan bertegangan tinggi (misalnya +5 V) dan jika kedua masukan bertegangan rendah (0 V). Ambillah harga βR ≈ 0,02. [Cukup 1 masukan diperhatikan]. Jawab: 15 µA; 0,73 mA; 0,73 mA; 2,6 mA; 0,7 mA; 3,3 mA; 0 mA; 2,6 mA; 2,1 V; 1,4 V; 0,9 V; 0,7 V; 0,1 - 0,2 V dan 1 mA; 1 mA; 0 mA; 0 mA; 0,9 V; 0,3 V; 0 V.

3. Rangkaian dalam Gambar SA.2 merupakan penyedia tegangan acuan VBB untuk ECL dalam Gambar A.8. Dengan menganggap D1, D2 dan sambungan basie-emitter Q1 mempunyai jatuh tegangan seebsar 0,7 V pada arus 1 mA dan arus basis Q1 dapat diabaikan, hitunglah harga tegangan VBB. Jawab: -1,31 V.


2

Gambar SA.2


2007 2:45:49 PM

Recommend Documents