Vai
.Iurusan Teknik Elektro
- F]' LlNESA,
7 No ? Agusius
.?tii'J$
ITATS
Pernilihan Jaringan Komunrkasi Remote Area r?rg Onshore rJan OlJihore (Edy Sulistiyo)
87
Desain dan Implementasi Aiat Penguji Kerusakan Core (lntt) Stator fulotor Listrik (Sudarmono, Indrat i A gus t i na h)
96
Analisis Sistem Pengendalian Antisurge Kompresor Menggunakan Metode Ruang Keadaan (State Space) (Puput Wanarti Rusimamto)
106
Desain VHDL Srstem Pengirim Data Serial Asinkron 8 Bit
(Titiek Suheta" Arief
Budijanto)
Jurusan Teknik Mesin
-
FT UNESA.
I 13
IiS
Studi Eksperirnen Campuran Premium TT dan Toluena (CrHr) Terhadap Daya, Konsumsi Bahan Bakar, dan Emisi Gas Buang pada Sepeda Motor Honda Supra Fit 100cc (Luqntan S.,-ariel. Aisl:ah Endah Palupi)
.
Pcngaruh Pcnggunaan Catalytic Convertcr Tembaga Berlapis Mangan Terhadap Kadar Polutan Gas Buang Motor Bcnsrn Empat Langkah
(ll/arju, Djoko
Sungkono)
ngaruh Penggunaan (.latalvtic Converter Kuningan (Cu-Zn) Terhadap Konsentrasi Polutan Gas Buang Motor Bensin Empat Langkah(Andi Sanata, Dioko Sungkono)
I 19
lzt
Pe
137
Jurusan'feknik Sipil-- FT UNESA Pengaruh Tyrr: Sorl Terhadap Daya Dukung Pondasr Dangkal, pada Tanah Ekspansif Padat dengan Pembasahan Menggunakan Bentuk Permodelan di Laboratorium (y'y'ar Andajani)
146
l)ernantaatar: 4bu Sekanr scbagai Bahan Penyusun Spesi (Robhv Tamba)
r53
Rencana'lata;rin,:,n1 (lalamtlpal'aHernalAirdr.i Indtuh Kusttn 4r'trir, llt-i6!67,r,1 '
,
.lepuntiPTDLentengKabupatenSumenep 163
rssN
1411 -4356
. JURA{AL TEKNIKA
YoL 7 No. 2 Agustus 2006
Ilaftar Isi Jurusan TeknikEtektro- FT UNESA" ITATS Penrilihan Jaringan Komrmikasi Remote Areafirg Onshore danOfshore 8?
My Sulistiyo D€sain dan Impleme,lrtasi Alat Pengpji Kerusakan Core (lnfr) Stator Motor S udarm ono, Indr ati Agus tinah
,9s
Listrik
Sisteur Pengendalian Antisurge Kompesor Menggunakan Metode Ruang Keadaan (State Space) Puput Wanarti Rusimunto
96
- 105
Aulisis
VHDL Sistem Petrgirirl Data S€rial Asinlron 8 Titiek Suheu, Arief hdiianto
Desain
Bit
Junrsan Teknik Mesin - ItT IINESA', ITS Studi Ekspsimen Campuran Premium TT dan Toluaa (C7Hs) Terhadap Daya S€p€ds Motor Konsumsi Babsn Bakar, dan Emisi Gas Bu"og Honda SupraFit 100cc LuqmanSyuieJ Aisyah hdsh Palryi
tM - ll2 1i3 - l18
@
trg -
127
128
-
136
137
- 145
Nur Andqjani
146
- tsa
Pemmfaatan Abu Sekam sebflgai Bahsn Penyusrm Spesi RobbyTanba
r53
-
163
- t73
Pengaruh Penggpnaan Catalytic Converter Teurbagg B€rlapis Mangan Teftadap KadarPolutan Gas Buang Mots B€nsin EmS fangkah
Wtjq Djola
Swgknno
Penganrh Penggunmrr Catalytic Comterter Kuningan (Cu-Zn) Terhadap Konsentrasi Polutan Gas Buang Motor Becsin Empat Langkah
Andi Sanota, Djoho Swgkono
Jumssn Teknik Sipil
*
FT IINESA
Pengaruh Tyre Soil Terhadap DayaDukung Pondasi Dagkal, pada Tanah Ekspansif Padat dengaa Psabasafuan Menggunakan Bertuk Pernrodelan di Laboraforium
Re,ncana T*a Taram dalam Upaya Hemat l,enteng Kabupeten Sumenep
Indioh lfttstlni, Retno Widorini
162
Air di Ji. Jepun ttPTD
Jt RIAL TEXNIIA-Fakultas
DESATN
Teknik UNESA, Vol.
?o
No. 2, Agultus 2{X}6
VIil}L SISTEM PENGIRIM DATA SERIAL ASIhIKRON
BIt
S
Titiek Suhetr, Arief Budijanto Instltut Teknologi Adhi l'ama Surabaya
Abstrek ini telaporkan hasil perarcangan
sistem pengirtm da.a serial asinban 8 bit i@ry i*.:irrrq[b-rr ;k:ri beberqa bloh rangkoiondigital yaitu rangkaian control yang merupakan rangkaian qexmr-lii.sr;i::'!&ii' rongkaian cowrter, rgisEr dan multiplekser. Poda peratrangan sistem lnl mengunakan
...nr:\r paryr
i,.;,rilrithatic State Machi* (ASM) sebagai tahqan Fltom4 kenudicn nerepresedasikan nble keadaan Lutgkah berikut melahtkakan verifikasi dengan YHDL lools dsi Altera .s***ris*,ie ; "r :f,:sii simulxi yang diprltlwtkan pda gonbar 8. dan gambar 9. sudah sesual dengan
s&rsl.:s&s-.
$-a;,::p :<'o.ir**
w rySnnakan ASM, *rrru:a: ?errgirim Dala ftertal
" w;:wf*f:i:F
fur
ASM VHDL,
Abstract tle result of tlc &-sign o{ eight bit asinkron serial futa senfur systern is *; r'i.;{r Ap;a} connection is t}e conlrol catection ar comblttstion connection cotmler contPcliott, trffirxr'6i:. r".: q;tlriplexsr.ln this design syslem uses ASM nethd as tle frrst step is doing vertfication with q,
.
:!$s {x}per, reported
1-i,; q altera muplus 9.5. Tlre result of simulation is shown in picture *r-,*S .15-V &rr resrus.. i,;:tai data sender. ASM. VHDL.
:+1i'
;
;;;ia:'
I ad 9 is suituble with
iS*f ,,,1i$t:j.i'.'r
. ikd.*lnltrn
mensimulasikannya untuk keperluan verifikasi.
ii'::.rnunikansi adalah proses transfer slii:n=:::i&5i ien satu sumber ke tujuan. Sistem {:fH1ilsr**.::'} entara dua buah aau lebih *sn*3;l#r dapar dilakukan dengan cara ffir:*i*r ,l;*r serial. Pada komunikasi data ,w*:wn :xseiei memiliki keoepatan trafer data - iepat dibandingkan secara serial, p.xs: r"-u:ei vang digunakan sebanyak lebar :'.r{ i ang akan dikirim. Juka lebar :ruffi',,r 5 bit maka kabel yang digunakan .,itrrffi:"!'& :eiapan saluran. Hal ini m€rupakafi :rffifiF;l:r5en. Sedang pada komunikasi dda re;:s:r *er:al penggunem kabel ymg banyalc ;:w*w ::r.:cduksi menjadi satu kabel saja dan rr :errlaiian penghematan dari segi biaya. Pda rugas kuliah ini kami akan
2.
Dalam psracangan sistem digunakan beberapa blok-blok rangkaian logik yaitu multiplekser, register. counter dan gerbang gerbang logika tambahan. Berikut ini akari kami jelaskan teori dari blok-blok rangkaian
€; ::
'"
i
logik tersebul 2.1 Multiplekscr
Multiplekser adatah
,$r:4{}; rerikUt : e+ldlaicang diagram
.
lddL"rirns
data
*:-xl o"{m
T. satu output dat4 dan input-input
kontrol n yang memilih salah satu dari input-
input dafa. Input data yang dipitih "diarshkan" (yaitu, dikirim) ke output. Gambar 3. adalah sebuah diagram blok untuk sebuah multiplexer 8xl.
tahapan
Algoritnic
sebuah
rangkaian kombinasional dengan input-input
:rrr-ir,"s^irs sebuah rangkaiatr logik sistan 3tri,a:;:;:i lata serial asinkron I bit. Pada
:trsa"*:gan dilakukan dengan
Teori
State
{ASM)
keadaznpresent state-next state
gimplementasikan dalam code
rrierarn VHDL dan
Gunbar l. Diagram Blok MuJtiplekser 8xl Sumber : Rancangan Penelitian Marst 2005
113
,$,
Ilesain VHDL Sistem PargirLn Dota Serial Aginkron Cf
Tabel
Stmrberg Ran€angan Penelitian Maret 2005
8x
Tabel
sl
s0
Outnut F
0 0
0
0
IO
0
I
3,
Ilessin Sistem Diagram blok sistem Pengirim data
TI
serial asinkmn gambar4"
0
0
a
0
I
I3
0 0
0
14
I
I
I5
I
I
0
16
I
tv
I
I Bit
Sulrctl ArM Bdijanto)
l.
s2
I
iti*
8 bit diperlihatkan pada $
ii
2.2 Register
Register rnerupakan sekelomPok dari bekrapa flipflcp yang disusun menjadi suatu rangkaian logik, dimana tiaptiap flip floprrya dapat meoyimpan satu bit dataSehingga sebualr regsiter n bit dryt dikatan sebuah ltgister yang m€oggunakao n buah flipflop sebagai sel registernya Misal register parallel 4 bit, maka register ini tsrsusun dari 4 buah flipflop sebagai sel registernya
Gambar a. Diagram Blok Pengolah D& do Kontrol Sist€m Pengirim Daia Asinkron. Sumber : Hasil Penelitian Mard 2005
3.1 Pmtokol Tnnsfcr Datr Scrisl
Protokol tlsnsf€r data
Gambar 2. Register Paralel4 Bit Sumber : Rancangau Penelitian Maret 2005
23 Counter Counter adalalah sebuah raagkaian sekuasial yang dapat menentukan sebuah unrtan dai keadaan dengan mernberikan masukan pulsa. Masukah pulsa desebut dmgur ceunt pulse afau pulsa clock berikut rargkaian co{rnt€r biner 3 bit yang dibangun dari tiga buah flip-flop dan gerbang AND diparlihatkan pada garnbar 3.
trsnsisi pads sinyal RACK sebelwn mentransmisikan data yang berikutnya Proses ini merupakan proses asinhon
Gaftir?
karena transmitter .tan receiver mungkin
mb
bekerja pada kecepatan (clock) yffig berlainan. EndData adalah saluran ymg akaa mengeluarkan sinyal tinegi kstika data relah tskirim scrnuanya {8 bit ).
af J. Ltl unt
€orrtl
Pdrd
€r
Blnff
114
3
serial
dikonfal oleh dua sinyal handshakiag, yaitu REQUEST ffREQ) dar ACKNOWLEDGE (RACK), seperti diperlihafkao pada Gamhr 4. Perrrintsr untuk mengirimkan dtu dilakuksn oleh pengirim. Hal ini dilakukan dengan membuat transisi dari logika'0'ke logika'1', atar sebalikny4 pda jatur sinyal TFfiQ. Pada saat Yang bersamaan , a6au sebehun nya bit data yang akan dihansfsr diletakkan pada jalur SERI,AL DATA (SD] oleh pengirim. Sjstr"'m penerima mercspon transisi @a jalur TREQ dengan melakulcu transisi yang ssma pada jalur RACK sambil memhca bit data* hosdur ini berulang teflrs untuk $efiap data yang dikirimkan. Selain itu juga bahwa pengirim mmdeteksi
Bit
TARNAL TEtrNIlU *
FEt
Tektlik UNESA, VoL ?, No. 2, Agustus 2006
Desain VHDL Sistem Pengirim Dau $eriaf
Asinlrm
8
Bil
ftitiek sdrsE, Ari€f Bdiianto)
Tabel 2. Fungsi Pin-Pin Sistem Pengirim Data deriat
\-ema SENDR
Jenis
TBUSY
Masukan Keluaran
TDI
Masukan
,
ffi ffi-menerima
Fungsi
-
irinan data pqal{ dari.-Svai!.lg{ data paralel dari divais
luar
SD
Keluamn
Data masukan paralel 8 bit pennintian pongirim unhrk mengirim data serial ke oenerima pemffiGnuan dari penerima bahwa ia siap menerima data serial Data keluaran Serial
clk
Masukan
Clock
EndData
Keluaran
sinvatlfuitator akhir dari pensiriman data I bit (loglk
Masukan
Sinvat reiet untuk mereset conhol unif, counter dan register
Keluaran
TREQ
Maaukan
RACK
Reset
data pada.ialur *o
.^.,
r
f-_] r-l-J-1
1)
TDI dan mereset sinyal
SENDRke logika'0'.
Frss 4
Rangkaian Penerima mendeteksi transisi pada jelur sinyal SENDR dan merespon dengan mereset Sinyal TBUSY ke logika'0'.
Keempat fasa tersebut akan berulang terus
'Sambar 5. Protokol Transfer Data $erial Sumber : Rancangan Penelitian April2005
setiap
kali akan dikirimkan data paralel
berikutnya
3.2 Pratokol Trrnsfer Dats Parllel
hotokol tonnsfer data paralel drkontrol oldr dua sinyal handshaking, ;.aitu SEND REQUEST (SENDR) dan TRANSMITTER BUSY (TBUS!, seperti diperlihatkau pada Ganbar 5. Data pralel I bit ditransfer melalui jalur RDO oleh penerima ke rangkaian ekstemal dalam empat fasa: Fasa I
.
Garrrbal 6. Protokol Transfer Data Paralel Sumber : Rancangan Penelitian April 2005
Divais Eksternal melehkkan dara pada
jalur TDI dan
.
Fest2 Rangkaian Penerima mendaeksi transisi pada jalur sinyal SEND& mernbaca
r
menaikkan sinyal
SENDRke logika'l'.
d*a dan
merespon dengan
menait*an sinyal TBUSY ke logika'l'. FesN3
Divasi Et$temal mendetsksi pada
transisi
jalursinyal TBUSY, membuang
IAkNAL ruf,ivfl;{ - Fshltts
TelCIik UNESA Vol. ?, No. 2, Agrwus 2006
115
Desain
VIIDL Sistem Pengjrim Data Serial fuinkron (titiek suhet4 Arief Budijanto)
g Bir
saat yang sama sinyal TReq dalam kondisi
tinggi yang dikirim ke divais luar sebagai
sinyal informasi bahwa sistem mengirim data biner
I
akan
bit secara serial ke divais luar, kemudian divais luar akan mEmberiksn tanggapan berupa sinyal Rack
dalam kondisi tinggi yang menandakan bahwa divais luar siap menerima pengiriman data serial I bit dari sistem.
I
{
Untuk mengetahui bahwa pengiriman dsta
serial I
bit
sudah sqlesai, systeno
memberikan sinya EndData dengan logike
tinggi ke divais luar flihat gambar 9). Demikian seterusnya proses tersebul dilakukan.
5.
Kesimpulan
Dari hasil p€rancangan dan hasil simulasi dapat ditarik kesimpulm sebagai berikut:
s
Pada rangkaian konhol terdiri dari efipet state yirdtu ,t0", *0I-, ul}r, ddn
*l
r Carnbar 7. ASM Chart Sistem pengirim Data Serial Asinkron I Bit
*
1t'.
Pada rangkaian counter terdiri dari S buah state yaitu .0000., *001., ,.010.. "01 I ", *100', "l0l ',t'1 I 0" dan ,'I I I ".
Hasil simulasi sudah sesuai
dengan
protoeol tansfer data yang dirancang,
4.
Easil Simulssi Pertarna kali dalam melakukan simulasi adalah mernberikan sinyal Reset
dengan logika reridalL yang akan Sengakibatkan output counter merqiadi Register (Dreq_S : 9fg 'T00", *000000m"), Tbusy : .0', TReq JO dar, ,O'(Liha gambar : E). Sinyal lndData Reset pada kondisi rendatr hanva lerlangsung s€saat (selarna 30 n;),
kernudian berubah pada kondisi tinggi. Langkah kedua kita berikan sinval Sendr dengan logika tinggi (diasumsikan
dari divais luar) maka- system
rnsnerima data paraltel S bit (date biner l I l') yang dikidm dari divais luar
*100101
ke port Tdi yang akan disimpan dalam rqgister Dreq dan output counter masih dalam kondisi rendah (e*S ="000). pada
r
6
rarNAL TEWIKA
L M" Monis Mano, Charles R.kime. Logic and Computer Desisn Fundarnental, prentice-Hall. USA" I 99-7.
2. M. Morris Mano, Dgial
Desierr.
Prentice-Hall, USA, I 984.
3.
Zainal A. Navabi, W{DL Analysis and
Modeling of Digital Systern. Mc-Graw Hill, Ing Singapore, 1993.
akan
memberikan tanggapan dengrrn sinyal TBusy dengan logta lern$kon tinggi divais luar yang b""arri ri.t". iiup fe
l
Referensi
4" Douglas J. Smit[ HDL
Chip Desip,
Doone Publications. USA, 1996.
5.
David Green" Modern Logic Desigrr, Addison-Wesley Fub.Company,Inc, -
*Far'trtasTercdik uNESAn vor. 7, No. 2" Agush$ 2006
{4
De$ais VHDL Srstom Pengirim DatB Seriai Asinkon 8
{Titiek
SuheoB,
Bit
Arief Budlianto)
r
t t
Tab€l
2. Kesdaan Rangkeian
& Kontrol
Pengolah*data
,' g ;.
Prese
i:
I
Next
Input
nt
t:
State
3
+ a
::
Register
Output Count€r
OutFut
State
a
D7.DO
TRe
EndDst
(I
a
0 0 0
0
0
0
0
0m00000
0
0
0
0
I
0 0 0
0
0
0
0
00000000 00000000
0
I
I
0
0
0
o
A
B
Rst
Sendr
Rack
A
B
u 0
0 0
0
x
x 0
0 0
U
0
0 0
0 0
1
0
t]
I
I
x
I
TBus
Ql
a0
SD
r-
Shilt
Dreo
t, a'.
0
I
o
I
I
1
0
0
0
0
0
I
$p <- shift
0
0
I
0
0
I
0
0
I
o
3p <--'Shift
I
SD +- Shift
0
SD
Dreq
a.
?-
t
Drsq
F::
+l
0
0
0
I
I
0
I
0
0
I
F.
I
0
I
I
0
0
0
0
1
0
;,n:
0
0
f,i.
Dreq
7
*
Shift
Dreq 0
I
I
0
I
I
0
0
SD
I
*
Shift
Dreq
g:i &{ 1
€=,
I
It
I
0
0
0
I
0
I
SD
0
*
Shift
Dreq
0
0
0
f.
I
0
I
1
0
1
I
I
I
SD
*
Shift
Drea
i*':
!i: st ffii E
s. W..
44r-
Q$ittt I At F.lt* lO :r,i.e,ip#
,
igt$it'C
&* SJ w'
".ili
e-_
t* lnlffat 6!
.\,t.:
m.0n6 tm.gns
1A
ts{
6
Rr€t{
gt
T&D!
& s
Se& IRoq
ffi,
Rck
ffi:l
tdi
ffi: sit
D6q_S
#.
#,: sfr:
.
ao
tu6d.
ffi, ,+tr
# wW., #,: '& H ,1fi6
:#r' W,,
itKl
4{f.
.#-. .ffi, f&i: .ffa, +B
Ei'' 'a;; t:!t
,]it.
.il; !i::i;
Gambar 8. Hasil Simulasi Sistpm Pengirim Data Ssial Asinkron Sumber : Hasil Penelitian April 2005
I
Bit (1)
l
iiii .n:: :,1{:i
,:i$, ,ii:.i a:,lra:
t!.
:*li
.?
;ii .€ .:,'fl
tl
ry:
JIIkNAL TEfNIf'4 -
l-akultas Teknik UNESA, Vol. ?, No. 2, Agustts 2006
r17
.t
b,
Dasair VHDL Sistert Pengirim Data S€dal Asinkmn {Titiek Suheta" Arief Budijanto)
EA&dls
& E* {n sdr HF _ue. tFEu
I Bit
Hn&r..1* Inl6ffili
Ret
20.0
Nilg Re6sl
1
Ssdt
0
'rBsf rRq
D 1
Rtik
0
Td
6 1tr1r01
Draq_S
B@TdJ
o*s
zEO.uos
s
crl
g
1 1
811
qn
0
EntFiag
0
\t
\-
\ $st
Ild&rbt d.btP{iri@
dst!8bitrffiffiitl 8bt
d.ca
/
Sirrd teitTcq
\
aa*.r**lifcgMddaBbil
SrydR*&(dsi P*r yagdliriB bfrdi dCs lcder I bn
&airta.i
Gambar 9. Hasil Simulasi Sistem Pengirim Data Serial Asinkron 8 Bit (2) Sumber : Hasil Penelitian April 2005
lr8
IIIRNAL TEXNIXA *Fakultw Teknik UNESA, Vol. 7' No. 2' AgUstus 2006
