Thomas, MT. * Abstract

PROPAGATION DELAY TIME DAN JUMLAH LOGIC CELL EPF10K30BC356-3 VERSUS UKURAN AHDL RIPPLE-CARRY ADDER PADA WYSIWYG PROJECT SYNTHESIS STYLE MENGGUNAKAN PERANGKAT LUNAK ALTERA MAX+PLUS II Thomas, MT. * Abstract Speed and capacity of the target device are essential factors what we should consider in the implementation of a digital system using Programmable Logic Device. One of the problems is how to predict the needed capacity of the target device on a digital system. The goals of this research are to obtain the relationship between the size of AHDL Ripple-Carry Adder code and the propagation delay time, and also the relationship between the size of AHDL Ripple-Carry Adder code and the number of logic cells through a simulation using Altera Max+Plus II software from on EPF10K30BC356-3 target device. The relation between the size of Ripple-Carry Adder and Propagation Delay Time using WYSIWYG Project Synthesis Style is Propagation Delay Time(ns) equal to 2,4868 times the size of Ripple-Carry Adder(bit) + 9,9890 with average error

2,4233%. The relation between the size of Ripple-Carry Adder and the sum of logic cell using WYSIWYG Project Synthesis Style is the sum of logic cell equal to two times of the size of Ripple-Carry Adder(bit) with no average error. Keywords: Design, implementation, device, WYSIWYG.

Ripple-Carry Adder, AHDL, analysis, target

1.PENDAHULUAN Kecepatan dan kapasitas suatu divais target (target device) merupakan faktor esensi yang hams diperhatikan dalam mengimplementasikan suatu sistem digital menggunakan Field Programmable Logic Device (FPLD). Salah satu permasalahannya adalah bagaimana memprediksikan kapasitas divais target yang diperlukan dalam mengimplementasi suatu sistem digital yang menggunakan PLD. Masalah yang akan diteliti adalah: 1. Hubungan antara ukuran suatu sistem digital yang memakai Ripple-Carry Adder dalam kode AHDL dengan propagation delay time sebagai acuan kinerja system. 2. Hubungan antara ukuran suatu sistem digital yang memakai Ripple-Carry Adder dalam kode AHDL dengan jumlah logic cell sebagai acuan faktor ekonomis. Dalam penelitian ini dilakukan analisis propagation delay time dan jumlah logic cell EPF10K30BC356-3 yang terpakai pada Ripple-Carry Adder menggunakan bahasa perangkat keras AHDL hingga 64 bit. * Dosen Tidak Tetap Jurusan Teknik Komputer FIK UPH ([email protected]) Propagation Delay Time dan Jumlah Logic Cell... (Thomas)

200

Penelitian ini bertujuan untuk mengukur hubungan antara ukuran Ripple-Carry Adder dalam kode AHDL terhadap propagation delay time. Di samping itu juga akan ditentukan jumlah logic cell EPF10K30BC356-3 yang terpakai untuk setiap bit Ripple-Carry Adder dengan simulasi dengan menggunakan perangkat lunak Altera Max+Plus II buatan Altera. Hasil penelitian diharapkan dapat dipakai sebagai bahan acuan peneliti lain dalam merancang suatu sistem digital yang berbasis FPLD dalam kode AHDL ditinjau dari faktor kinerja dan ukuran divais. 2. LANDASAN TEORI 2.1 Ripple-Carry Adder Implementasi sebuah parallel adder untuk dua buah operand xn.1,xn-2-..,Xo dan yn_ i.yn-2- • ,yo adalah dengan menggunakan n buah full adder. Full adder (FA) merupakan rangkaian logika yang menerima dua operand yaitu X; dan y, serta sebuah masukan carry Q yang menghasilkan keluaran hasil penjumlahannya s> dan keluaran carry ci+1. [Kor1993] FA merupakan rangkaian digital kombinasi yang mengimplementasikan penjumlahan biner tiga masukan dengan persamaan Boolean [Kor1993]: Si = XiXORyiXORCi

(D

Cj+1 = Xi y, + Cj

(2)

(Xi + y;)

Sebuah parallel adder untuk n = 4 yang dibentuk dari FA yang dirangkai seperti Gambar 1 dinamakan Ripple-Carry /Adder.[Kor1993] x3

x2

v3

1

1 1

1 FA

J si

xl

y2

4

FA

1 <

i s2

1 1

1 FA si

vO

x()

yi

<

FA

cO <

i sll

Gambar 1. Ripple-Carry Adder A bit [KoM993]

2.2 Propagation Delay Time Propagation delay (tp) suatu gerbang digital didefinisikan sebagai kecepatan respons gerbang tersebut terhadap perubahan pada masukannya dan berhubungan secara langsung terhadap speed and performance. Propagation delay diukur pada waveform antara titik transisi 50% pada masukan dan keluaran. Gambar 2 merupakan contoh pengukuran propagation time pada gerbang inverter. Karena sebuah gerbang memberikan respons yang berbeda untuk masukan yang rising dan falling, maka ada dua definisi propagation delay yaitu untuk transisi dari logika low ke high (tpLH) dan untuk transisi dari logika high ke low (tpHL). Overall propagation delay (tp) dapat dihitung dengan rumus [Rab1996]: tp = (tpLH + W ) / 2

(3)

210 Jurnal llmiah llmu Komputer, Vol. 3 No. 3 September 2005: 223-234

VoUt

tpHL

tpLH

Gambar 2 Definisi propagation delay [Rat>1996]

2.3 Arsitektur FPLD Arsitektur umum suatu FPLD dapat dilihat pada Gambar 3. Secara umum sebuah FPLD berisi sejumlah logic ce//yang digunakan untuk fungsi-fungsi logika. Logic cell ini diatur membentuk suatu matrik. Interconnection resources menghubungkan keluaran logic cell dengan masukan logic cell yang lain. I/O block digunakan untuk menghubungkan FPLD dengan dunia luar. [ZA1997]

•

••PPP

Interconnect resources Logic Cell

I/O Block

• •ETE Gambar 3. Arsitektur FPLD [ZA1997]

2.4 Perancangan dengan Max+Plus II Altera Piranti lunak bantu yang digunakan dalam perancangan ini adalah Max+Plus II Altera. Dalam merancang dengan perangkat lunak ini dikenal dua macam design entry yaitu dengan Graphic Editor dan Text Editor. Graphic Editor dipakai untuk merancang chip secara skematik, sedangkan Text Editor dipakai untuk merancang chip secara teks. Untuk Text Editor dapat digunakan bahasa untuk mendeskripsikan perangkat keras Altera Hardware Description Language (AHDL), Very High Speed Integrated Circuit (VHSIC) Hardware Description Language (VHDL) dan Verilog Hardware Description Language. Propagation Delay Time dan Jumlah Logic Cell... (Thomas)

211

AHDL merupakan Hardware Description Language (HDL) yang dibuat oleh Altera sendiri, sehingga hanya dapat dikompilasi dengan perangkat lunak dari Altera dan hanya dapat diimplementasikan pada divais target keluaran Altera. Karena dibuat oleh Altera khusus untuk divais target keluaran Altera, maka tentu saja optimasinya jauh lebih baik dengan menggunakan divais target keluaran Altera. Karena hanya dikenal oleh perangkat lunak Altera, maka source code AHDL hasil perancangan tidak dapat dipakai untuk divais target yang bukan buatan Altera. Jika hendak dipakai untuk divais lain harus dilakukan perancangan source code kembali. VHDL dan Verilog merupakan HDL standar Institute of Electrical and Electronics Engineers (IEEE), sehingga dapat dikompilasi oleh perangkat lunak HDL buatan manapun juga. Karena sifatnya yang sudah standar, maka dengan mudah dapat dilakukan perancangan lintas divais target, sehingga tidak bergantung dengan divais target buatan suatu perusahaan tertentu saja. Tentu saja jika menggunakan divais target Altera, source code AHDL lebih optimal hasil kompilasinya dibandingkan rancangan dalam bahasa VHDL maupun Verilog jika dikompilasi dengan perangkat lunak bantu Max+Plus II buatan Altera . Proses perancangan dengan bahasa AHDL menggunakan perangkat lunak bantu Max+Plus II dilakukan mengikuti tahapan berikut: 1. Perancangan modul-modul dengan Text Editor yang menghasilkan berkasberkas yang berekstensi .tdf (Texf Design File). 2. Setiap modul dikompilasi dengan Compiler dan diuji dengan Simulator dengan menggunakan Waveform Editor untuk membuat test vector. 3. Perancangan chip menggunakan modul-modul yang sudah dirancang dan diuji sebelumnya dengan Text Editor yang menghasilkan berkas yang berekstensi tdf. 4. Berkas tdf hasil rancangan chip dikompilasi dengan Compiler dan diuji dengan Simulator menggunakan Waveform Editor untuk membuat test vector. 5. Pengujian performance dapat dilakukan dengan Timing Analyser. 6. Untuk pemrograman ke divais target dilakukan dengan Programmer. 3. METODOLOGI PENELITIAN 3.1 Metode Penelitian Penelitian ini dibagi menjadi 4 tahap yaitu tahap perancangan kode AHDL, uji coba rancangan, pengambilan data dan analisis data. Tahap perancangan kode AHDL dilakukan untuk menghasilkan kode AHDL yang akan dipakai untuk pengambilan data. Namun sebelumnya kode AHDL ini perlu diuji coba, untuk memastikan apakah kode AHDL ini berfungsi dengan baik. Setelah data terambil, tahap berikutnya adalah mengolah dan menganalisis data tersebut untuk menghasilkan kesimpulankesimpulan yang berguna. 3.2 Prosedur Penelitian Penelitian dilakukan mengikuti prosedur berikut: 1. Perancangan kode AHDL. Pada tahap ini dilakukan perancangan kode AHDL Ripple-Carry Adder dengan ukuran bit yang dapat diubah-ubah menggunakan Text Editor Altera Max+Plus II. Berikutnya adalah melakukan proses compile kode AHDL ini 212 Jurnal llmiah llmu Komputer, Vol. 3 No. 3 September 2005: 209-221

dengan menggunakan Compiler Altera Max+Plus II sampai kode ini tidak ada error. 2. Uji coba terhadap rancangan. Hasil rancangan kode AHDL diuji untuk memastikan Altera Max+Plus II dapat berfungsi dengan baik dengan menggunakan Simulator Altera Max+Plus II dengan masukan berupa test vector yang sebelumnya telah dibuat dengan Waveform Editor Altera Max+Plus II. 3. Pengambilan data. Pengambilan data dilakukan dengan menjalankan kode AHDL pada Timing Analyser Altera Max+Plus II dengan mengubah-ubah jumlah bit pada kode AHDL Ripple-Carry Adder dan mencatat hasil dari Analysis Delay Matrix. 4. Analisis data. Melakukan pengolahan menggunakan komputer dengan software Matlab terhadap data hasil dari pengambilan data, kemudian dianalisis menggunakan metode regresi guna mendapatkan kesimpulan-kesimpulan yang penting. 4. HASIL PENELITIAN 4.1 Perancangan kode AHDL Ripple-Carry Adder Perancangan kode AHDL dilakukan terlebih dahulu menentukan modul-modul yang diperlukan untuk membuat kode AHDL Ripple-Carry Adder. Modul yang diperlukan untuk membuat kode AHDL Ripple-Carry Adder adalah modul AHDL Full Adder. Setelah modul Full Adder dirancang, tahap berikutnya adalah melakukan integrasi dengan kode AHDL untuk membentuk Ripple-Carry Adder. Kode AHDL Full Adder dimulai dengan mendefinisikan masukan dan keluaran Full Adder yaitu a, b, dan ci sebagai masukan, sedangkan s dan co sebagai keluaran seperti berikut ini: SUBDESIGN fa

( a, b, ci s, CO

: INPUT; : OUTPUT;

)

Masukan a dan b merupakan bilangan yang akan dijumlahkan, sedangkan ci merupakan masukan carry dari Full Adder sebelumnya. Keluaran s merupakan hasil penjumlahan dari Full Adder, sedangkan co merupakan keluaran carry dari Full Adder. Nama subdesign harus sama dengan nama berkasnya dengan nama fa.tdf. Berikutnya adalah memasukkan fungsi logika untuk mendapatkan hasil penjumlahan dari Full Adder yaitu: s = (as!bs!ci)

# (!asb&!ci)

# (!a&!bsci)

#

(aib&ci);

Keluaran carry dari Full Adder ini ditulis seperti baris berikut ini: co = (a&b) # (a&ci)

# (b&ci);

Propagation Delay Time dan Jumlah Logic Cell... (Thomas)

213

Setelah modul Full Adder dirancang dan dapat berfungsi dengan baik, berikutnya adalah mengintegrasi modul Full Adder ini menjadi kode AHDL Ripple-Carry Adder dengan menggunakan baris program berikut: include "fa";

Supaya ukuran Ripple-Carry Adder ini dapat diubah-ubah pada waktu pengambilan data nanti, maka kode AHDLnya perlu ditambah baris berikut: constant n=64;

Angka 64 merupakan ukuran dari Ripple-Carry Adder. Berikutnya adalah mendefinisikan masukan dan keluaran dari Ripple-Carry Adder sebagai berikut: subdesign re ( a[n..l],b[n..l],ci : input; s[n..1],co : output;

)

Masukan a[n..1] dan b[n..1] merupakan bilangan n bit yang akan dijumlahkan, sedangkan ci merupakan masukan carry dari Adder sebelumnya. Keluaran s[n..1] merupakan hasil penjumlahan dari Adder, sedangkan co merupakan keluaran carry dari Adder . Nama subdesign hams sama dengan nama berkasnya dengan nama rc.tdf. Supaya modul Full Adder dapat dipanggil sesuai dengan ukuran dari Ripple-Carry Adder, maka perlu baris program berupa pendefinisian variabel sebagai berikut: variable fad[n..l]:

fa;

Baris program ini berarti Full Adder dipanggil sebanyak ukuran dari Ripple-Carry Adder yaitu n dengan nama fad[1] sampai dengan fad[n]. Berikutnya adalah menggabungkan modul-modul Full Adder menjadi suatu RippleCarry Adder yang utuh sebagai berikut: fad[n..1].a=a[n..1]; fad[n..1].b=b[n..1]; s[n..l]=fad[n. .1] .s; fad[l].ci=ci; fad[n..2].ci=fad[n-l..1]. co; co=fad[n]. co;

Baris pertama dan kedua merupakan perintah untuk menghubungkan masukan a[n..1] dan b[n..1] ke masukan masing-masing Full Adder yang bersangkutan. Baris ketiga merupakan perintah untuk menghubungkan masukan keluaran Full Adder fad[n..1].s ke keluaran Ripple-Carry Adder s[n..1]. Baris keempat merupakan perintah untuk menghubungkan masukan carry ci ke masukan carry dari Full Adder yang pertama. Baris kelima digunakan untuk menghubungkan keluaran carry dari Full Adder bit ke n ke masukan carry dari Full Adder bit ke n+1. Baris keenam merupakan perintah untuk menghubungkan carry keluaran dari Full Adder terakhir ke carry keluaran Ripple-Carry Adder. 214 Jurnal llmiah llmu Komputer, Vol. 3 No. 3 September 2005: 209-221

4.2UjicobakodeAHDL Hasil rancangan kode AHDL diuji untuk memastikan Altera Max+Plus II dapat berfungsi dengan baik dengan menggunakan Simulator Altera Max+Plus II dengan masukan berupa test vector yang sebelumnya telah dibuat dengan Waveform Editor Altera Max+Plus II. Contoh hasil pengujian Adder 64 bit dengan data 1234567891234567H dan 2345678912345678H pada Ci=0 dapat dilihat pada Gambar4.

Name:

100.0ns 200.0ns 300.0ns 4 0 0 . 0 n s 500 0 n s 600.0ns 700.0ns 800.0ns 900 0ns

Value:

» — CI

IX

0 0

• i * CO

ip*a[64.1]

H1234567891234567

0000000000000000

lS*b[54 1]

H 2345678912345678

DOOOOOOOOOOOOOOO

ips[64.1]

H3579BE01A3579BDF

0000000000000000

x

1234567891234567

I t

2345678912345678 3579BE01A3579BDF

Gambar4. Hasil Pengujian Adder64 bit dengan Data 1234567891234567H dan 2345678912345678H pada Ci=0

Contoh hasil pengujian Adder 64 bit dengan data 1234567891234567H dan 2345678912345678H pada Ci=1 dapat dilihat pada Gambar 5.

Name

100.0ns 200.0ns 300 0ns 400 0ns 50(10ns 600.0ns 700 0ns 800.0ns 900 0ns I C

Value:

j

1

1

•

1

Of-ci

0

-ti# co

H1234567891234567

OOOOOOOOOODOOOOO

f

1234567891234567

li^b[64 1]

H 2345678912345678

0000000000000000

f

2345678912345678

qPs[64..1]

H3579BE01A3579BE0

0000000000000000

f"

3579BE01A3579BE0

H*a|64..1]

Gambar 5. Hasil Pengujian Adder64 bit dengan Data 1234567891234567H dan 2345678912345678H pada Ci=1

Contoh hasil pengujian Adder 64 bit dengan data FFFFFFFFFFFFFFFFH dan 1234567891234567H pada Ci=0 dapat dilihat pada Gambar 6. Name: 1 * - ci - t i # CO

00.0ns 200.0ns 300.0ns 400.0ns i 00.0ns 600.0ns 700.0ns 800.0ns 900.0ns 1.C

Value: 0 1

ut* a|64 1)

HFFFFFFFFFFFFFFFF

OOOOOOOOOOOOOOOO

U^b|E4 1|

H1234567891234567

riOODOOOOOOOOOOOO

W s [ 6 4 . 1|

H1234567891234566

OOOOOOOOOOOOOOOO

__l— t t i(

FFFFFFFFFFFFFFFF 1234567891234567 1234567891234566

Gambar 6. Hasil Pengujian Adder 64 bit dengan Data FFFFFFFFFFFFFFFFH dan 1234567891234567H pada Ci=0


21-

Contoh hasil pengujian Adder 64 bit dengan data FFFFFFFFFFFFFFFFH dan 1234567891234567H pada Ci=1 dapat dilihat pada Gambar 7. Name.

00.0ns 200.0ns 300.0ns 400.0ns 500|0ns 600.0ns 700.0ns 800.0ns 900.0ns 1X

Value: 1

• i

CO

1

u§*a[64.1)

H FFFFFFFFFFFFFFFF

ii§*b[64.1]

H 1234567891234567

»s|64..1|

H 1234567891234567

r

oooooooooooooooo I oooooooooooooooo X oooooooooooooooo K

FFFFFFFFFFFFFFFF 1234567891234567 1234567891234567

Gambar 7. Hasil Pengujian Adder 64 bit dengan Data FFFFFFFFFFFFFFFFH dan 1234567891234567H pada Ci=1

4.3 Pengambilan data Pengambilan data dilakukan dengan menjalankan kode AHDL pada Timing Analyser Altera Max+Plus II dengan metode mengubah-ubah dengan inserting jumlah bit pada kode AHDL Ripple-Carry Adder dan mencatat hasil dari Analysis Delay Matrix sebagai data propagation delay time. Contoh hasil pengambilan data propagation delay time untuk n=64 dengan Project Synthesis Style diatur di WYSIWYG dapat dilihat pada Gambar 8. Delay Matrix Dartnalion CO

si

•1

1S5BW

S «2 •

«3

r ** Suit

|

«lop

l.ir.l fatlioi

Gambar 8 Hasil Pengambilan Data propagation delay time untuk n=64 dengan Project Synthesis Style diatur di WYSIWYG

Untuk mengambil data jumlah logic cell yang terpakai dilakukan dengan melihat berkas report yaitu rc.rpt. Contoh data jumlah logic cell pada berkas report rc.rpt untuk n=64 dengan Project Synthesis Style diatur di WYSIWYG dapat dilihat pada Gambar 9. " DEVICE SUMMARY ** Chip/ POF re

Device

Input Output Bidir Memory Memory Pins Pins Pins Bits % Utilized LCs % Utilized

EPF10K30BC356-3 129

User Pins:

129

65

65

0

0

0 %

128

LCs

7 %

0

Gambar 9 Data Jumlah Logic Cell pada Berkas report rc.rpt untuk n=64 dengan Project Synthesis Style diatur di WYSIWYG


4.4 Pengolahan dan analisis data Data yang didapatkan diolah menggunakan regresi pada Matlab untuk mendapatkan hubungan: • ukuran Ripple-Carry Adder dengan Propagation Delay Time. • ukuran Ripple-Carry Adder dengan jumlah logic cell. 4.4.1 Hubungan ukuran Ripple-Carry Adder dengan Propagation Delay Time untuk Project Synthesis Style diatur di WYSIWYG Grafik hubungan ukuran Ripple-Carry Adder dengan Propagation Delay Time untuk Project Synthesis Style diatur di WYSIWYG dapat dilihat pada Gambar 10, kemudian melalui proses regresi didapatkan rumus: Propagation Delay 77me(ns) = 2AS6BxUkuran Ripple-CarryAdderi.b\\) + 9,9890 ....(4)

Grafik perbedaan Propagation Delay Time aktual dengan Propagation Delay Time Rumus 4 dapat dilihat pada Gambar 11 (dalam ns) dan Gambar 12 (dalam %). Berdasarkan Gambar 11, perbedaan Propagation Delay Time aktual dengan Propagation Delay Time Rumus 4 berkisar antara -4,0214 ns dan 6,8370 ns dengan rata-rata -6,2500x10"4 ns. Berdasarkan Gambar 12, perbedaan Propagation Delay Time aktual dengan Propagation Delay Time Rumus 4 berkisar antara 0,0022 % dan 15,2382 % dengan rata-rata 2,4233 %. Ukuran Ripple-Carry Adder dengan Propagation Delay Time untuk WYSIWYG Project Synthesis Style 180 r

10

20

30 40 Ukuran Ripple-Carry Adder, bit

50

(50

70

Gambar 10. Grafik Hubungan Ukuran Ripple-Carry Adder dengan Propagation Delay Time untuk Project Synthesis Style diatur di WYSIWYG


217

Perbedaan Propagation Delay Time Aktual dg Propagation Delay Time Perhitungan pd PSS WYSIWYG dalam ns

20


50

Gambar 11 Grafik Perbedaan Propagation Delay Time Aktual dengan Propagation Delay Time Rumus 4 (dalam ns)

Perbedaan Propagation Delay Time Aktual dg Propagation Delay Time Perhitungan pd PSS WYSIWYG dalam Persen 16 r


70

Gambar 12. Grafik Perbedaan Propagation Delay Time Aktual dengan Propagation Delay Time Rumus 4 (dalam %)


4.4.2 Hubungan ukuran Ripple-Carry Adder dengan jumlah logic cell untuk Project Synthesis Style diatur di WYSIWYG. Grafik hubungan ukuran Ripple-Carry Adder dengan jumlah logic cell untuk Project Synthesis Style diatur di WYSIWYG dapat dilihat pada Gambar 13, kemudian melalui proses regresi didapatkan rumus: Jumlah logic cell (buah)= 2xUkuran Ripple-Carry >4dder(bit)....(5) Grafik perbedaan jumlah logic cell aktual dengan jumlah logic cell Rumus 5 dapat dilihat pada Gambar 14 (dalam buah) dan Gambar 15 (dalam %). Berdasarkan Gambar 14, tidak ada perbedaan jumlah logic cell aktual dengan jumlah logic cell Rumus 5. Berdasarkan Gambar 15, tidak ada perbedaan jumlah logic cell aktual dengan jumlah logic cell Rumus 5. Ukuran Ripple-Carry Adder dengan jumlah logic cell untuk WYSIWYG Project Synthesis Style 140

120

100

I

I80 U

f « 60

W

20

0

10

20

Gambar 13. Grafik hubungan ukuran Ripple-Carry


50

60

70

Adder dengan jumlah logic cell untuk Project Synthesis WYSIWYG


Style diatur di

219

Perbedaan Jumlah logic cell Aktual dg jumlah logic cell Perhitungan pd PSS WYSIWYG dalam buah

20


50

Gambar 14 Grafik perbedaan jumlah logic cell aktual dengan jumlah logic cell Rumus 5 (dalam buah)

Perbedaan jumlah logic cell Aktual dg jumlah logic ce» Perhitungan pd PSS WYSIWYG dalam persen

20


50

Gambar 15. Grafik perbedaan jumlah logic cell aktual dengan jumlah logic cell Rumus 5 (dalam %)


5. KESIMPULAN Dari penelitian ini dapat diambil beberapa kesimpulan sebagai berikut: 1. Hubungan ukuran Ripple-Carry Adder dengan Propagation Delay Time untuk Project Synthesis Style WYSIWYG adalah Propagation Delay 77me(ns) = 2,4868xUkuran Ripple-Carry Adder(b'\\) + 9,9890 dengan tingkat kesalahan rata-rata 2,4233 %. 2. Hubungan ukuran Ripple-Carry Adder dengan jumlah logic cell untuk Project Synthesis Style WYSIWYG adalah Jumlah logic cell (buah)= 2xUkuran Ripple-Carry Adder[b\i) dengan tingkat kesalahan rata-rata 0 %. REFERENSI [Dav1986] Green David, Modern Logic Design. Wokingham England: Addison Wesley, 1986 [Kiel 996] William Kleitz, Digital Electronics, A Practical Approach. Englewood Cliffs NJ: Prentice Hall, 1996 [Kor1993] Israel Koren., Computer Arithmetic Algorithms, Englewood Cliffs NJ: Prentice Hall, 1993 [PH1996] David A. Patterson & John L. Hennessy, Computer Architecture, A Quantitative Approach, San Francisco California:Morgan Kaufmann Publishers, 1996 [Rab1996] Jan M. Rabaey, Digital Integrated Circuits, A Design Perspective, Upper Saddle River NJ, Prentice Hall, 1996 [Rich1991] Tinder Richard F., Digital Engineering Design. A Modern Approach. Englewood Cliffs NJ: Prentice Hall, 1991 [VHDB1995] Nelson V.P., Nagle H.T., Irwin D.J. & Carroll B. D., Digital Logic Circuit Analysis and Design, Englewood Cliffs NJ: Prentice Hall, 1995 [ZA1997] Salcic Zoran & Semailagic Asim, Digital Systems Design and Prototyping using Field Programmable Logic. Upper Saddle River NJ: Kluwer Academic Publisher, 1997 Biodata Penulis: Nama Lengkap Gelar yang diperoleh Bidang Afiliasi Mata Kuliah yang diajarkan Research Interest

Thomas : Magister Teknik (MT) - Institut Teknologi Bandung : IC Design : Jurusan Teknik Elektro Universitas Tarumanagara : Sistem Mikroprosesor, Pengolahan Sinyal Digital, HDL, Arsitektur Komputer, Elektronika Digital : Microprocessor Design, Microprocessor/ Microcontroller Applications, DSP, HDL.


221

Thomas, MT. * Abstract

Recommend Documents