Paměti. Prezentace je určena jako pro studenty zapsané v předmětu A3B38MMP. ČVUT- FEL, katedra měření, Jan Fischer, 2014

Paměti

Prezentace je určena jako pro studenty zapsané v předmětu A3B38MMP. ČVUT- FEL, katedra měření, © Jan Fischer, 2014

A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

1

Paměti - základní pojmy Paměťová buňka- element uložení a podržení informace obvykle 1 bit Ano - Ne (neplatí u některých NOR Flash - multilevel ) nonvolatile memory - informace zůstává volatile memory - po vypnutí se informace ztratí zapojení paměťových buněk do matice Slovo (uskupení bitů příslušících k sobě) Ideové uspořádání paměti z hlediska uživatele - čtení slov - Byte podle přivedené adresy

dekodér 1zN

paměťová buňka 1 1 0 1 1 0 0 1 0 1 0 0 0 1 1 1 1 0 0 1 1 1 0 1

adresa

umístění slova

zdánlivě - „lineární adresování“ jednotlivých slov řízení výstupu výstupní obvod OE A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

data 2

Paměti - paměťová matice Lineární uspořádání paměti na čipu - nemožné ( „pruh“) uspořádání paměťových buněk do matice (čtvercové, příp. obdél. matice) adresace buňky v řádku a sloupci výběr (aktivace ) řádku adresovým vodičem ( word line) přivedení informace na bitové vodiče výběr sloupce paměťová matice dekodér řádku adresa řádku

adresový vodič (word line)

bitový vodič ( bit line) adresa sloupce

spínače sloupců dekodér sloupce


Data 3

Paměti - stránka Současné čtení informace z jednoho řádku, uložení do vyrovnávací pam. řádku adresa inf. na jednom řádku – stránka - page řádku stránky jeden proces přípravy čtení načtení stránky do vyrovnávací paměti postupný výběr podle adresy sloupce u FLASH, DRAM, SDRAM

paměťová matice

vyr. pam. stránky adresa sloupce

spínače sloupců

využití registru stránky při čtení i zápisu Data dekodér sloupce DRAM - fast page mode read, přivedení adresy řádku (ROW) jednou, dále jen postupné přivádění sloupcových adres - Column rychlé ukládání po jednotlivých Byte do reg. stránky, paralelní přesun po sloupcích do buněk jedné stránky „Page mode“ Page mode (sector) - jediný režim u NAND FLASH (flash disků, pam. karet) pomalé - současné - paralelní čtení, (zápis) velkého množství inf. z (do) buněk A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

4

Paměti - pam. matice x8, x16, x 32 Paměti o organizaci x8, x16, x32 modifikace paměťové matice pro každý bit - samostatná matice - pole Px z každé matice přivedení inf. na výstup současné čtení a přivedení dat na vstupy Ox ( O7 - O0)

Dekodér řádků

O0 - LSB (Least Significant Bit) nejnižší váha O7 - MSB (Most Significant Bit) nejvyšší váha Např. AT29C010 (1 Mbit) 128 k x8 matice 1024 x 1024, stránka 128 Byte, 128 x 8 = 1024

P0 P1 P2 P3 P4 P5 P6 P7

O0 O1 O2 O3 O4 O5 O6 O7

Označování signálů pamětí: Adresovací vstupy A0 - LSB ... A15 - MSB, vždy označené A

datové výstupy O7 , -datové vstupy / výstupy: označ. DQ7 , I/O7 různé podle výrobce a typu pam. A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

5

Paměti druhy Paměti v mikroprocesorovém systému - ROM a RWM ROM - Read Only Memory - pamět s definovaným obsahem, pouze k čtení Mask ROM - obsah definován při výrobě maskou propojení PROM - Programmable ROM - programovatelná pam. EPROM - Erasable PROM - mazatelná pam. EEPROM - Electricaly Erasable PROM - elektricky mazatelná paměť FLASH (ROM) - po blocích elektricky mazatelná paměť RWM - Read - Write Memory - paměť pro zápis, čtení RAM - Random Access Memory (paměť s náhodným přístupem)- (RWM) DRAM - Dynamická RAM (RWM ) FIFO - First In First Out (RWM ) typy paměťové buňky MOS pamětí ROM - EEPROM, FLASH - paměťový tranzistor MOS (modifikace vlastností), RWM - bistabilní klopný obvod, paměťový kondenzátor s výběrovým MOS tranzistorem A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

6

Paměti - asynchronní Paměti asynchronní požadavek na čtení může přijít v libovolném okamžiku a s jistým zpožděním se objeví data Požadavek na zápis může přijít v libovolném okamžiku a s jistým zpožděním se data zapíší do paměti


7

Paměti synchronní Paměti synchronní paměť je řízena synchronním hodinovým signálem, který v čase diskretizuje a určuje okamžiky čtení, příp. zápisu proces čtení, příp. zápisu je synchronizován vnějším signálem se pouze určí, zda se bude, či nebude zapisovat nebo číst (analogie: – cesta pěšky – je možno započít cestu kdykoliv, ale pomalu cesta vlakem – uskutečnění cesty možné pouze v diskrétních okamžicích 10:00, 10:30, ….) rozhodnutí typu – realizuje se cesta daným spojem – ANO, NE)

synchronní systémy- optimalizace na rychlost SDRAM, DDR, DDR2 - synchronní paměťové systémy FIFO paměti synchronní i asynchronní typy rychlé paměti – synchronní paměti


8

Paměti Ideové schéma - diodová paměť

+U dekodér 1 z 8 adres. vstupy A2 A1 A0

4xR

O0 O1

W_0

C B A

D

O7 D3 MSB


W_7 datové výstupy

D0 LSB

9

Paměti MOS Non - volatile memory - Nevolatilní paměti +U podrží svůj obsah i při vypnutém napájení R C definice informačního obsahu TC MOS technologie - MOS paměťový tranzistor T výst. obvod na křížení řádkového vodiče – word- line - W a sloupcového vodiče – bit- line - B W ideové schéma B T aktivace W, výběr sloupce C, výstup infor. - podle stavu T tranzistor nede – nevede MASK ROM, v technologii výroby (masky pro expozici při fotolitografii) určují, zda je tranzistor funkční, nebo není (tlouštkou izolantu, propojením) MASK ROM - pevná paměť programu mikropočítačů při hromadné sériové výrobě (spotřební elektronika), BOOT ROM – v DSP – realizace jako MASK ROM ekonomické - při od sériiích 104 - 105 - kusů a více. MASK ROM - pro pevný firmware mikrořadiče („boot loader“) CMOS technologie používaná pro výrobu rychlých DSP a mikrop. je vhodná i pro výrobu MASK - ROM (to často neplatí u FLASH) A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

10

MOS paměťový tranzistor s plovoucím hradlem Plovoucí hradlo - floating gate; el. izolované hradlo

plovoucí hradlo

G

řídící hradlo izolant

S

D n+

N kanál

UG = 12 V

n+

G UD = 5 V D

S n+

n+ P

P substrát.

Programování - přeskok „horkých“ elektronů (hot electrons) z při velké intenzitě proudu kanálem působení záporného náboje na plovoucím hradlu proti poli řídicí elektrody efekt - změna charakteristiky MOS tranzistoru - „programování vodivosti“ Přiložení čtecího napětí UC na gate: • nenaprogramovaný tranz. a) vede IDS a b • naprogramovaný tranz. b) nevede bez prog.

naprog.

1 tranzistor – 1 bit informace (výjimka – multilevel….) PROM (Programmable Read Only Memory) elektricky programovatelná paměť UC


UGS

11

Paměti EPROM- Erasable PROM Programování koincidenční adresování programovaného T podmínka vzniku horkých. el. kladné napětí na elektrodách G i D tranzistoru C0 TC0 vodič W - zvýšené napětí ( +12V) W0 vodič B- +5V ( +6, 25 V) Uchování náboje na plovoucím hradle , garantováno 10 a více let -

W1

výst. obvod C1

TC1

+

TF00

TF01

+

Možnost mazat - způsobit zpětný přeskok elektronů z plov. hradla, dodáním dostatečně velké energie ultafialovým zářením, vln. délka 257,3 nm a dávce 15 W.s/cm2, Paměti EPROM keramické pouzdro s okénkem z křemenného skla


TF10

TF11 B0

B1

12

Paměti OTP (EPROM) Keramické pouzdro - drahá výroba, levné plastové pozdro čip EPROM, v plastu, možnost programovat ( bez možnosti mazání)- jednou programovatelné OTP verze (One Time, Programmable), pozor provedení OTP u pamětí, ale i u pamětí programu některých mikropoč. pro sériovou výrobu, Pozn. OTP – také některé spec. paměť. lokace v uProc. – uložení unik. čísla,.. OTP - programovatelné u uživatele ( jak programovat 1000 ks a více ?) Varianty jako (CMOS Expess ROM,..) programovatelné u výrobce Zajištění elektrického naprogramování před výstupním testem u výrobce. Ekonomické i při menším počtu kusů než MASK ROM nižší náklady při vlastním programování


13

aktivace čipu (Chip Enable) /CE, aktivní v L pokud /CE = H, neaktivní , malý odběr, aktivace výst. budiče - L (Output Enable) /OE „paralelní paměť“- paralelní rozhraní paralelně dat, adresy, říd. signály

adresa A4 - A9 A12 - A14

I/00 data I/07

řízení vstupu dat

Paměti signály: • adresové A0 (LSB)....A14,... • datové D0 (LSB).... D7 (MSB) • řídicí signály /CE, /OE

dekodér řádků

Paměti ROM, EPROM, FLASH

512 * 512 paměťová matice

spínače sloupců dekodér sloupců

CE OE UCC

A0 - A3 A10 , A11

VPP


14

Paměti ROM, EPROM, FLASH - cyklus čtení Paměti signály: přivedení platné adresy ADR aktivace /CE, /OE, se zpožděním odezva - data ( analogie - příklad, společný odjezd v čase C)

aby byla k dispouici data v C, musí být s příslušným předstihem aktivovány jednotlivé signálu

tRC ADR tCE CE tOE OE

tA A tOH

výstupní data

platná data C

Pokud má některý zpoždění, opoždění reakce celé paměti. deaktivace /CE nebo /OEvýstup přechází do stavu vysoké impedance (3. stav) data a platná ještě tOH data hold Třídění pamětí podle tAA obdobný cyklus čtení - paralelní paměti EEPROM, FLASH, SRAM,, znát ! A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

15

Paměti EPROM typy, označení Označení 27 a poč. kilobitů tedy 2716 (historie) 16 kilobitů, organizace x 8 bitů, Byte tedy 2k x 8 bitů, znak 27 symbolizuje EPROM (podobně 8751 verze CPU 8051 s EPROM) číslo 7 - často svázáno s EPROM verzí ( Podobně číslo 8 na druhé pozici označení obvodu svázáno s FLASH technologií 12V prog., a číslo 9 s FLASH technologií pro 5V - AT 89C51, paměť Flash AT29C010) 27256, 27512 ( technologie NMOS - ) Varianty s C - technologie CMOS 27C256, 27C512,.. 27C010 ( 1Mbit) 128 k x8, 27C020, 27C040, 27C080 Stanoveno rozložení vývodů na pouzdře (mimo jiné) JEDEC standard stejné označení , např 27C040 - shodné vývody, funkce, kapacita a organizace různé rychlosti, ale stejný způsob specifikace parametrů), vzájemná záměna.


16

Paměti EPROM typy, označení Typy: kapacita

org.

typ

vývodů

64 kbit

8kx8

27C64

28

128 kbit

16 k x 8

27C128

28

256 kbit

32 k x 8

27C256

28

512 kbit

64 k x 8

27C512

28

1 Mbit

128 k x 8

27C010

32

1 Mbit

64 k x16

27C1024

40

2 Mbit

256 k x 8

27C020

32

2 Mbit

128 k x16

27C2048

40

4 Mbit

512 k x 8

27C040

32

8 Mbit

1M x 8

27C080

32


17

Paměti EPROM,.. vývody Stanoveno rozložení vývodů na pouzdře (mimo jiné) JEDEC standard stejné označení , např. 27C040 - shodné vývody, funkce, kapacita a organizace různé rychlosti, ale stejný způsob specifikace parametrů), vzájemná záměna.


18

Paměti EEPROM Electrically Erasable Programmable Read – Only Memory Navazuje na EPROM, odlišný způsob programování, Fowler – Nordheim tunelování velmi tenká vrstva izolantu mezi elektrodou Drain a plovoucím hradlem Přivedením napětí na elektrody G a D, velká intezita el. pole, přeskok elektronů přes barieru Programování – tunelováním, mazání tunelováním (opačné orientace napětí) K paměťovým tranzistorům musí být připojeny další pomocné tranzistory pro výběr. „Více tranzistorů na bit“, složitější struktura Možnost programování a mazání po jednotlivých Byte v obvodu při normálním napájení ( + 5 V, příp. 3.3 V). Na čipu – obvod nábojové pumpy (násobič napětí)


19

Paměti EEPROM Paralelní paměti EEPROM 28C64, 28C256, 28C010 (64, 256, 1024 kbitů), obdobné rozložení pinů na pouzdře jako EPROM, možnost programování v obvodu Dříve používané jako alternativa EPROM, V současnosti EEPROM používané jako paměť dat (paměť pro konstanty, nastavení přístroje, kalibrační konstanty) Příklad - SIM karta – mobilní telefon – obsahuje EEPROM – jako paměť čísel Sériové paměti EEPROM s rozhraním IIC bus, microwire, SPI, typy 24C02, 24C256,… 93C46, 93C56 microwire – známé konfigurační paměti, síťové karty, zvukové karty 25C256, 25C512 SPI 256, 512 kbitů, (podobné M25P64 SPI FLASH, 64Mbitů) Heslo EEPROM emulation – míní se použití paměti pro záznam konstant a jejich modifikaci po Byte uživatelským programem


20

Sériové paměti EEPROM Sériové paměti EEPROM s rozhraním IIC bus, microwire, SPI, využitelné pouze jako datové paměti typy 24C02, 24C256,… 93C46, 93C56 microwire – známé konfigurační paměti, síťové karty, zvukové karty 25C256, 25C512 SPI 256, 512 kbitů, (podobné M25P64 SPI FLASH, 64Mbitů) Heslo EEPROM emulation – míní se použití paměti pro záznam konstant a jejich modifikaci po Byte uživatelským programem


21

Paměti EEPROM Programování EEPROM po Byte – trvání jednotky ms programování v režimu stránky – PAGE u EEPROM se obvykle nemusí programovat všechny Byte na stránce ( u pamětí FLASH – ANO)


22

Paměti FLASH, typ. NOR Paměťová buňka, floating gate, programování – „hot electrons“ upravená struktura paměťového tranzistoru struktura paměti obdobná paměti EPROM, „Byte write“ programování Byte, „Page Write“ -programování stránky - buňky ležící v jednom řádku (i menší stránky) se programují najednou, zvýšení efektivní rychlosti programování Programování - v programátoru ( Beeprog - Elnec, a pod.) mazání, Uživatelské programování - v aplikaci, přivedení dat a řídicích slov do paměti Možnost elektrického mazání – tunelováním, nelze mazat jednotlivé tranzistory (není koincidenční adresování) První FLASH - mazání celé paměti, BULK erase – hromadné mazání čipu nebo mazání sektorů , příp. sector Erase programování – (horkými elektrony) programování 10 – ky až 100 – ky uS, mazání pomalejší 10 – ky až 100 ms a více, odlišné podle typu paměti Zapisovat je možno pouze do vymazané paměťové buňky, mazání, programování – pomalejší než prosté čtení


23

Paměti FLASH v mikrořadičích FLASH NOR – jako interní paměť programu mikrořadičů AT89C51RC2, ADuC843, ale i STM32F103 ( ARM Cortex – M3) někdy jejich využití jako náhrady EEPROM- pro záznam dat (viz - kalibrační konstanty přístroje – cvičení) V mikropčítačích a mikrořadičích - potřeba rychlé paměti, (reálná doba přístupu FLASH 30- 40 ns ?? omezení rychlosti, načítání více Byte současně ( 64 bitů,..) Někdy řešení – BURST mode ( ADSP – BF504F)- stránkový přístup Paměť Flash – pomalejší než interní paměť SRAM, kritické části programu – přesun z FLAS do RAM


24

Další paměti Další informace použité a prezentované při přednášce: Paměti EEPROM se sériovým rozhraním SPI, IIC BUS, Microwire příklady: Atmel 25C256 - SPI EEPROM , AT45DB041B – SPI Flash Spansion Am29LV160B paralelní FLASH Atmel 24C512 sériová EEPROM s rozhraním IIC Bus princip zápisu „ Page mode“ , výhody, vysvětlení postaty zrychlení zápisu, Použití sériových EEPROM v přístroji a zařízení, příklady, Pojem - NOR Flash – paměť


25

Srovnání paměti FLASH NOR a FLASH NAND Paměti FLASH NOR – paměť buňka – 3 přívody, bitový vodič, slovní vodič, GND, problém hustoty zvýšení hustoty integrace- paměťový tranzistor ve skupině 16 (8) tranzistorů– napojení pouze 2 vodiči, W0

W1

B0

B1


26

Paměti FLASH NAND Paměti FLASH – NAND – pouze jako datové paměti, nelze je využít jako paměti programu ( tedy, že by se přímo četl instrukční kód paměti, není možný náhodný přístup ke čtení BYTE, význam- čtení po sektorech, Hhromadné čtení mnoha tisíc bitů naráz („v množství je síla“) Jeden cyklus čtení NAND FLASH je pomalý ?? us, ale současné čtení více sektorů naráz , rychlost. NAND není 100 procent dobrých buňek, postupné poškozování (viz FLASH disk) správa vadných sektorů,.. pam. karta, Flash disk – správa zajištěna paměť NAND FLASH jako součástka - nutno správu zajistit programem kontrola po zápisu dat,


27

Paměti RWM Paměťová buňka SRAM Ucc

4 T (také používaná v NMOS) stálý proudový odběr /B, B bitové vodiče u rychlých CMOS SRAM, operace „přednabití“ /B, B, mezi L a H rozdílový zesilovač na /B a B, přivedení informace z buňky podle W rychlé překlopení z nestabilního stavu (analogie – přesné laboratorní váhy)

B

/B R1 W

R2

výběr slova

T3

T4

T1

T2

Ucc /B

B T3

T4

W

6 T paměťová buňka použita technologie CMOS velmi nízký statický proudový odběr A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

T6

T5 T1

T2

28

Dvoubránové paměti RAM Paměťová buňka dvoubránové paměti Ucc /BL

/BR

BR R1

BL

R2

W_L T4

T3

T6

T5 T1


W_R

T2

29

Paměti RWM - SRAM, matice Ucc

Uspořádání paměťových buněk v paměťové matici - SRAM

dekodér řádku

R1R2

R3 R4

R5 R6

R7 R8

A0, A1

dekodér sloupce A2, A3

Din

Dout

/CS /WE /OE


30

Paměti SRAM Organizace (x1 bit, x4 bit - staré) x bitů, x16 bitů klasické CMOS SRAM, nízkopříkonové, označení často začíná 62xxx 6264, 62256 , doby přístupu desítky až přes 100 ns KM 62 256 , adresové vstupy, datové vstupy/ výstupy, A14 - A0 řídicí signály SRAM: paměťové D7 - D0 pole • /CS výběr čipu, (chip select) ( někdy více /CS OE RAM • /OE řízení výst. budiče - (output enable) CS WE • /WE povolení zápisu (write enable) Rozložení vývodů- JEDEC standard , 62256 vždy stejně. 27256 ( EPROM) a 62256 (SRAM) shodné rozložení signálů na pouzdře adresy, data, /OE, /CS (resp. /CE), GND, Ucc, SRAM navíc /WE Rychlé SRAM, ( jako vyrovnávací paměti) doby přístupu přibl. 10 ns.


31

Paměti SRAM - cyklus zápisu Přivedení adresy a platných dat významný okamžikukončení aktivity /WE nebo /CS (který dříve) ukončení podmínky WE x CS = 1

tWC ADR tCW CS tAS

tWP

WE

data stabilní: tDW před aktiv. hranou předstih dat (set up time) tDH po náběžné hraně zapisovacího přesah dat (hold time) impulsu /WE ( příp. /CS)

tDW

tDH

vstupní data platná data ( OE = H )


Z

32

Paměti SRAM - cyklus čtení Cyklus čtení, obdobný jako u EPROM, FLASH,.

tRC ADR tCO CS

/CS výběr čipu - ( Chip Select) /OE - povolení výstupu (Output Enable) - aktivace výstpních budičů, jinak ve stavu vysoké impedance

tOE OE

tAA

výstupní data ( WE = H)


platná data C

33

Paměti SRAM - řídicí signály Význam řídicích signálů paměti SRAM, stavy /CS výběr čipu (chip select) /CS = L čip bude reagovat na řídicí signály /CS = H obvod je v neaktivním stavu nízkého proudového odběru /CE povolení čipu (chip enable) v funkce výběru čipu ( jako /CS) z hlediska uživatele – stejná funkce, (/CS u Low power RAM, /CE spíše u rychlých SRAM, s vyšším klidovým odběrem) /OE povolení výstupu (output enable) /WE povolení zápisu (write enable)

/CS

/WE

/OE

mód činnosti

I/O vývody

odběr I

H

X

X

klidový stav

vysoká imp.

ISB

L

H

H

zákaz výstupu

vysoká imp.

ICC

L

H

L

čtení

DOUT

ICC

L

L

X

zápis

DIN

ICC

ISB - (standby), klidový proud paměti v neaktivním stavu


34

Async. Fast SRAM 1M x 16 SRAM - IS61WV102416BLL firma ISSI, Ucc= 3,3V, 1 M x 16 bitů, min. doba přístupu 8 ns (www.issi.com)

/CE povolení čipu (chip enable) /OE povolení výstupu (output enable) /WE povolení zápisu (write enable) /UB řízení horního (upper Byte) bajtu /LB řízení dolního (lower Byte) bajtu A19- A0 adresové vstupy I/O15 – I/O0 datové vstupy - výstupy


35

Časové diagramy - Async. Fast SRAM 1M x 16 SRAM - IS61WV102416BLL firma ISSI, Ucc= 3,3V min. doba přístupu 8 ns (www.issi.com) Čtení, /CE = /OE = L paměť stále aktivována změna dat na výstupu dána pouze změnou adresy

Čtení, řízení vstupů /CE , /OE /CE =H funkce - power down


36

SRAM - 4Mb Async. Fast SRAM Příklad standardní současné standardní SRAM Samsung K6R4008V1D 512K x 8 UCC= 3,3 V tAA= 8 (10) ns Podobně – varianty 256 k x16 diskuse - k čemu je CLK Gen, Pre-Charge Circuit


37

Časové diagramy - 4Mb Async. Fast SRAM -


38

Časové diagramy SRAM - orientace v údajích -


39

Synchronní SRAM Synchronní SRAM 256k x 32 ISSI typu IS61LPS25632A použita jako záznamová paměť v osciloskopu Rigol DS 1052E (obdoba Agilent, (viz osciloskop. cvičení měření a senzory) 2 bit čítač Burst


40

Synchronní SRAM IS61LPS25632A


41

Synchronní SRAM IS61LPS25632A použita v osciloskopu Rigol DS 1052Eobdoba Agilent, cvičení SM) CLK synchr. hod.sig /GW synchr. global write /CE, /CE2, CE2 synchr. chip enable /OE output enable MODE – výběr druhu burst. A – synchr. adr. vstupy /ADSP nebo /ADSC aktivace burs BURST – rychlé čtení dat ze 4 sousedních lokací


42

Synchronní SRAM IS61LPS25632A synchronní cyklus čtení CLK synchr. hod.sig /GW synchr. global write /CE, /CE2, CE2 synchr. chip enable /OE output enable MODE – výběr druhu burst. A – synchr. adr. vstupy /ADSP nebo /ADSC aktivace burs BURST – rychlé čtení dat ze 4 sousedních lokací BURST čtení 1 adr. lokace - čtení A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

43

Dvoubránové paměti Zdvojená funkce , do každé buňky přístup z leva i zprava buňky dvoubránové paměti ( pozor - rozdíl od tzv. dvoubránové paměti, kde se pouze přepínají adresové, datové signály ke standardní SRAM) (analog. poštovní přihrádka)

IDT 7130 A9L - A0L I/O0L - I/O7L OEL CEL R/ W L INTL BUSYL

A9R - A0R paměťové pole s dvoust. přístupem

arbitrážní logika

I/O0R - I/O7R OER CER R/ W R INTR BUSYR

Libovolný přístup, pouze kolize snaha o současný zápis do stejné buňky ve stejný čas ( L i R) čtení z buňky při současně probíhajícím ( a nedokončeném) zápisu a čtení téže buňky Pozastavení později začaté činnosti signálem ( /BUSY)


44

Dvoubránové paměti - typy Dvoubránová paměť, specializovaná součástka, problém s dostupností menších množství příklady standardních typů - malé kapacity kapacita

org.

typ

výr.

vývody

pozn.

8 kbit

1k x 8

7130

Id, Cy, Am

48, 52*

master

8 kbit

1k x 8

7140

Id, Cy

48, 52*

slave

16 kbit

2k x 8

7132

Id, Cy

48, 52*

master

16 kbit

2k x 8

7142

Id, Cy

48, 52*

slave

32 kbit

4k x 8

7134

Id, Cy

48, 52*

64 kbit

8k x 8

7005

Id

68*

16 kbit

2k x 8

7052

Id

PQFP132

čtyřbránová RAM

Použití pro předávání dat mezi dvěma procesory (telegramy) signály /INTL, /INTR - zápis do nmax buňky (příp nmax -1) z jedné strany generuje přerušemí pro stranu druhou , využití - data připravena (signalizace), (analogie - výzva k vyzvednutí zásilky)

Rozšíření na 16 bitů slovo typy, master, slave - z hlediska generace Busy. A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

45

Paměti FIFO Paměťová buňka dvoubránové paměti, na čipu dva nezávislé čítače (zápisový a čtecí) pro čtecí čítač nesmí (ani nemůže) předběhnout zápisový čítač, FIFO je sekvenční obvod, nutno nulovat - RESET, /RS,

EF FF HF D vstup dat 9 bitů

W zápis

logika příznaků

čítač a řídicí logika čtení

čtení

R RT

řízení výst. budičů Q

pole dvoubránové RAM

výstup dat 9 bitů čítač a řídicí logika zápisu

nulovací logika

RS nulování

/R Sig. čtení, má význam /OE /W zapisovací signál, má význam /CS /RT Retransmit příznaky: /EF empty Flag /FF /Full Flag /HF Half Full Flag A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

46

Paměť FIFO- řízení Pro zápis - rozhoduje náběžná hrana /W ( asynchronní FIFO) Předstih, přesah dat. tRC R

tRR

tA

tA

tRHZ

tRHZ Q0-Q8

W

výst. data platná tWPW

tWC

tDS D0-D8


tRPW

výst. data platná tWR

tDH

vst. data platná

vst. data platná

47

Paměti FIFO - typy Asynchronní paměti FIFO, 7202, 7203 - generické typy, stejné uspořádání řada výrobců kapacita

org.

typ

výrobce

výv. A/S

pozn.

2 kbit

256 x 9

7200

Id, Am, Ti

28

A

5 kbit

512 x 9

7201

Id, Cy, Am, Ti, Sa

28

A

Sa. 75C01

9 kbit

1k x 9

7202

Id, Cy, Am, Ti, Sa

28

A

Sa. 75C02

18 kbit

2k x 9

7203

Id, Cy, Am, Ti, Sa

28

A

Sa. 75C03

36 kbit

4k x 9

7204

Id, Cy, Am, Ti

28

A

72 kbit

8k x 9

7205

Id, Cy, Am

28

A

144 kbit

16k x 9

7206

Id

28

A

288 kbit

32k x 9

7207

Id

28

A

18 kbit

2 k x9

72231

Id, Ti

32

S

prog. flag /AE, /AF

16 kbit

2kx8

72103

Id

44*

A

par./sér. FIFO

18 kbit

1k x 18 72520

Id

52*

S

obousměr. FIFO

Cyklus zápisu, čtení 40 - 50 ns


48

Paměti FIFO - synchronní typy Vyšší frekvence zápisu - rychlejší, synchronní paměti FIFO (50 až 100 MHz), synchronní ( hodinový signál) , signály /W a /R pouze ve funkci kvalifikátorů, zda v příslušném hodinovém cyklu proběhne, nebo neproběhne zápis, případně čtení. skutečný okamžik zápisu a čtení je určen hodinovým signálem. (analogie - doprava), časová optimalizace vnitřních dějů v paměti. Rychlé řadiče USB Cypress, Texas, FTDI funkce jako -synchronní nebo asynchronní FIFO, podle konfigurace. Z hlediska zápisu - obdoba chování paměti FIFO. Obdobně režimy zápisu • asynchronní – pomalejší, ale obvodově jednodušší realizace) • synchronní – rychlejší, ale obvodově náročnější.


49

Dynamické paměti RWM


zesilovačům

zesilovačům

k čtecím

k čtecím

sloupcové čtecí vodiče Vyšší hustota,1tranzistor _C – 1 bit paměťový kapacitor Cp výběr řádku 2 nutnost obnovení náboje (přečtením Cp se informace za pomoci čtecích Cp zesilovačů obnovuje „Refresh“ obnovení výběr řádku 1 obnovení informace v celém čteném řádku, viz heslo PAGE Cp Cp Dynamické paměti typu Fast Page, adresy řádku + /RAS, adresy sloupce + /CAS Multiplexní adresování heslo Fast Page Mode Read EDO RAM (Exteded data Output) SDRAM - synchronní DRAM podpora SDRAM – procesory obsahují řadič pro spolupráci vyšší procesory ARM, signálové procesory, SDRAM – v PDA, mobilní telefony s oper. systémem,… (boot operačního systému do SDRAM)

50

Dynamické paměti SDRAM Micron, SDRAM 32M x16, signály CS# ( chip select), WE # write enable), RAS # ( Row addr. s.), CAS # (column addr. s.), CLK (clock), CKE (clock enable) Data 16 bitů hod. sig. CLK Adresy řádek A(12:0) sloupec (9:0) multiplexně 13 + 10 výběr banky BA(1:0)


51

Dynamické paměti SDRAM Příkazy SDRAM


52

Dynamické paměti SDRAM Aktivace – nastavení adresy


53

Dynamické paměti SDRAM Příkaz – zápis (CAS # = L + WE # =L)


čtení, ( CAS #= L + WE # = H)

54

Pro další studium a pro pochopení problematiky polovodičových pamětí je vhodné využít též katalogových příslušných pamětí, které jsou též umístěny na www stránkách předmětu. Tento materiál je určen pouze pro studenty předmětů A3B38MMP, při přednáškách a domácí přípravě. Slouží především jako grafický podklad a přehled hesel k přednášce. Studium tohoto materiálu nenahrazuje účast na přednášce, která mimo jiné obsahuje výklad k prezentaci i další vysvětlení a výklad u tabule.

Tento materiál nesmí být využíván k jiným účelům ani publikován jinou formou. Jan Fischer 2014


55

Paměti. Prezentace je určena jako pro studenty zapsané v předmětu A3B38MMP. ČVUT- FEL, katedra měření, Jan Fischer, 2014

Recommend Documents