Logické obvody CMOS. 2014, kat. měření, ČVUT - FEL, Praha J. Fischer. A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření 1

Logické obvody CMOS

2014, kat. měření, ČVUT - FEL, Praha J. Fischer

A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

1

Polovodiče pro logické obvody, silně zjednodušený pohled detaily viz. kniha- Vobecký, Záhlava: Elektronika Polovodičový materiál pro log. obvody - křemík, Si, čtyřmocný 4 elektrony v el. obalu. atomu křemíku intrinzický polovodičový materiál - krystalová struktura bez defektů, kovalentní vazba - silná, dodáním energie - přibl. 1,1 eV uvolnění el. z el. obalu, generace párů, rekombinace - zánik v rovnováze. vznik volného páru elektron - díra, za pokojové teploty - malý počet párů Působení napětí - proud- vodivost způsobují elektrony i díry vlastní (intrinzická) vodivost polovodiče, za pokojové teploty - velmi nízkávodivost, s rostoucí teplotou - vlastní vodivost roste, tepelná aktivace intrinzický polovodič

díra

elektron


U 2

Polovodič Si Intrinzický polovodič, pouze jeden prvek, čistý materiál, ideální krystalová struktury bez poruch (dislokací) krystalové struktury Vodivost – intrinzická vodivost – pouze tepelně generovanými páry elektron díra

Si

Si

Si

Si

Si

Si

společné valenční elektrony


Si

Si

Si

Si

3

Polovodič Si Dodání tepelné energie – kmity, možnost uvolnění elektronu z elektronového obalu, vznik páru elektron - díra

Si

volný elektron

díra

Intrinzická vodivost – pouze tepelně generovanými páry elektron - díra elektron při působení vnějšího elektrického pole – pohyb ve směru el. pole. Růst intr. vodivosti s teplotou Uspořádaný pohyb elektronů – elektrický proud, Díry – též pohyb při působení vnějšího el. pole,

Si tepelná energie

Pohyblivost elektronu - trojnásobná oproti pohyblivosti díry v (Si materiálu) (důsledek – vliv na volbu šířky tranzistoru NMOS a PMOS ve struktuře CMOS (PMOS – volby 3x širší pro dosažení stejného odporu) A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

4

Nevlastní polovodič typu N a P Dotace prvky V nebo III skupiny , zvýšení vodivosti (5 el. v obalu, 3 el. v obalu) nevlastní vodivost, nevlastní polovodič způsobená působením příměsí Polovodič typu N (pátý elektron atomu dopantu – vázán slabě k jádru, dodání malé energie – možnost uvolnění elektronu, za pokojové teploty – atom dopantu – volný elektron) Polovodič typu P (3 elektrony v obalu, chybí jeden el. pro kovalentní vazbu, toto místo může zastoupit jiný elektron (analogie – hra s chybějící židlí). Pohyb díry volný elektron Si

Si

As

Si

Si


díra

B

Si

Si

Si

a)

Si

b)

5

Nevlastní polovodič typu N Zvýšení vodivosti polovodiče - zvýšení počtu volných nosičů náboje polovodič typu N, příměsi ze skupiny V (5- mocné, 5 el. v obalu) Dopant - donor - dárce- poskytuje elektron Přidání příměsí - difuzí, iontovou implantací,… 4 el. vázané ve struktuře pevně, pátý el. vázán slabě, dodání malé ionizační energie (řádu desítek meV) na uvolnění elektronu Za pokojové teploty - všechny atomy donorů - ionizovány Elektronová vodivost materiálu, nevlastní polovodič typu N Polovodič N - majoritní nosiče - elektrony, minoritní nosiče díry Polovodič N je navenek ale stále elektricky neutrální počet kladně a záporně nabitých částic je shodný Pokud elektron opustí atom donoru - ionizovaný atom donoru - představuje místo kladného „fixovaného“ náboje Vyšší koncentrace volných elektronů- vyšší vodivost Velmi vysoká koncentrace dopantů, degenerovaný polovodič N+ A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

6

Nevlastní polovodič typu P Polovodič typu P, příměsi - ze skupiny III (3- mocné, 3 el. v obalu) Dopant - akceptor - příjemce, může přijmout elektron - příjemce není úplná kovalentní vazba, chybí pro ni elektron Elektron se může přijmout z vedlejšího atomu Si, zde pak chybí elektron ve vazbě- díra se posune, tato díra se takto může pohybovat dále Děrová vodivost, materiál typu P Pohyblivost díry je 1/3 oproti pohyblivosti elektronu - vodivost materiálu typu P je 1/3 oproti typu N při stejné koncentraci volných nosičů polovodič P - majoritní nosiče - díry, minoritní nosiče - elektrony Polovodič P je ale stále elektricky neutrální, počet kladně a záporně nabitých částic je opět shodný Pohyb díry - Ionizovaný atom akceptoru - představuje místo záporného „fixovaného“ náboje Velmi vysoká koncentrace dopantů akceptorů - degener. polovodič P+


7

Přechod PN Polovodiče P a N na sobě difůze elektronů z oblasti N do oblasti P, děr z P do N, rekombinace (difůzní délka - střední dráha nosiče, než rekombinuje ) Vznik chuzené oblasti - bez volných nosičů - elektronů, nebo děr, oblast prostorového náboje (OPN) vyprázdněná oblast, (depletion region) - oblast PN přechodu Po „odešlých“ děrách a elektronech zůstávají ionizované atomy donorů a akceptorů, představují místa „fixovaných“ záporných a kladných nábojů, elektrická dvouvrstva PN přechod - uspořádání i P+ na N, nebo N+ na P čím vyšší koncentrace dopantů- kratší dif. délka, menší OPN difuze el. a děr P

ochuzená oblast N


P

N

elektrická dvouvrstva

8

Dioda s přechodem PN Dioda s přechodem PN, Si materiál, napětí v předním směru, 0,6 až 0,7 V Zapojení diody v propustném směru – nutnost překonat působení elektrického -elektrické dvouvrstvy v oblasti přechodu. Průchod elektronů a děr do oblasti přechodu PN, rekombinace. uvolnění energie ve formě tepelné energie. Schottkyho dioda přechod Kov – polovodič, napětí v předním směru 0, 3 V ( příklad Schottkyho diody –např.m dioda BAT 46) Závěrný proud Si diody s přechodem PN, roste s teplotou, způsoben tepelnou genereací párů elektron – díra problém klidových proudů obvodů CMOS s bateriovým napájením. ( i omezení funkce obrazových senzorů CMOS) Světloemitující dioda – LED, zapojení v předním směru – působení vnějšího pole – napájecí obvod - příchod elektronů a děr do oblasti přechodu PN, rekombinace, uvolnění energie - částečně ve formě optické – nebo světlo, částečně ve formě tepelné napětí v předním směru LED – přibl. 2 V ( červená LED), zelená – vyšší 2 – 2, 5 V, bílá LED – 3 V a více A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

9

Návrh obvodu s diodami a LED Návrhvýstupní napětí obvodu, napětí v předním směru LED, volby proudu, výpočet odporu zvoleného rezistoru. Dioda Si – jako ochranný prvek dioda do série s napájením dioda antiparalelně


10

MOS tranzistor s indukovaným kanálem N Substrát , polovodič P, izolant SiO2, Gate - polykrystalická Si elektroda MOS Tranzistor M - Metal poly Si (dříve i Al), izolant O - Oxid, S- Silicon substrát křemík UG kladné, „přitahování“ elektronů, až počet elektronů přesáhne počet děr, Při UG > UT - prahové napětí, vznik inverzní vrstvy pod G indukovaný kanál n tranzistor NMOS elektrody G- gate, S - Source („zdroj nosičů!), D – Drain („odvaděč nosičů“), pomocí oblastí N+ , kontakt –substrát P+

poly - Si

substrát

UG =0 G

UG > UT SiO2

P - Si


G

N+ - Si

substrát

N+ - Si

P - Si

inverzní oblast indukovaný kanál n

11

Tranzistor NMOS s indukovaným kanálem - vlastnosti Napětí mezi elektrodami Gate a Source UGS > UT (prahové napětí - threshold) V log. obvodech - MOS tranzistor jako spínač

IDS

UT

spínač „proti zemi“, UG - UGS = UG - 0 > UT, elementární N- MOS invertor

UGS

U GS = U G - U S > U T D - drain

S -source UG

N + - Si

N + - Si

+ Ucc D

US U2 substrát

P - Si


U1

S

12

Tranzistor NMOS s indukovaným kanálem - příklad Přiklad BSS83 Oblast v počáku- proud roste s napětím UDS Oblast saturace – omezení proudu


13

Tranzistor NMOS jako spínač ve vzorkovači G

+ Ucc

S

D U2 U1

D D G B- sub.

S

S

Kanál n, elektrony, US nižší napětí oproti UD, symetrická konstrukce, záměna funkce S a D podle připojeného napětí NMOS jako spínač - vzorkovač UG - US > UT , pozor UG > US + UT ! Diody tvořené D a S proti substrátu- musí být v záv. směru- substrát zapojit na „ nejzápornější“ napětí vyskytující se v obvodu tranzistoru Spínání napětí (-2 V až +2 V), substrát -2V, napětí UG ( -2V vyp, + 5 V zap.) Pro přepínač, vzorkovač - použitelný pouze typ se samostatně vyvedeným substrátem, Pozor - substrátová dioda MOS tranzistorů


14

Tranzistor PMOS s indukovaným kanálem P jako spínač D - drain

S -source

UG P+

P + - Si

+ Ucc

S

- Si

B- sub. S

U1

US

D

N - Si

D G

U2

R substrát

+ Ucc

0

Kanál P, nosiče náboje díry, zdroj nosičů source S - na vyšší (kladné) napětí oproti D - drain, Symetrická konstrukce, záměna funkce S a D podle orientace připojeného napětí mezi elektrodami U1 = Ucc PMOS rozepnut - nevede , U1 = 0 PMOS sepnut - vede ! Diody tvořené D a S proti B -substrátu- musí být v záv. směruB - zapojit na „ nejkladnější“ napětí vyskytující se v obvodu tranzistoru PMOS s kanálem P


15

Invertor CMOS CMOS - komplementární MOS logika využívající kombinaci NMOS a PMOS tranzistorů Sp

invertor CMOS (není CMOS tranzistor !)

+ Ucc

p kanál nosiče - díry Dp Dn n kanál, nosiče - el. Sn

výstup invertoru

vstup + Ucc

UG P+

N+ (kontakt)

GND P+

N+

N+ (N - kanál)

P - kanál

vana P - Si substrát

P+ (kontakt)

N - Si


16

Invertor CMOS CMOS - komplementární MOS logika využívající kombinaci NMOS a PMOS tranzistorů

+ Ucc

Sp D2

CMOS invertor ( není CMOS tranzistor !)

D1

Dn Dn

D3

Sn

výstup invertoru

vstup + Ucc

UG P+

N+ (kontakt)

GND P+

N+ (N - kanál)

P - kanál

substrát

N+ D2

N - Si


D3

vana P - Si

P+ (kontakt)

D1

17

Invertor CMOS Důsledky V každém logickém obvodu CMOS je záporně polarizovaný PN přechod mezi svorkami Ucc – napájení a GND – zem. Při přepólování napájení – v propustném směru Pro uživení zařízení – použít zdroj s omezením proudu CMOS - komplementární MOS logika využívající kombinaci Tyto závěrně polarizované přechody PN- závěrný proud – problém klidového odběru – „Stand By“ režim procesorů pro bateriové napájení- při požadavku na etrémně malé klidové odběry- řádu uA. (Příklad- měřidla, rozpočítávací měřidlo topných nákladů - požadavek na funkci 10 let z jediné baterie, el. vodoměr,…)


18

Náhradní schéma výstupu CMOS Sériově zapojené tranzistory PMOS a NMOS, Klidový stav Rp,nebo Rn se blíží nekonečnu – rozepnutý stav +UCC Druhý tranzistor – sepnutý RON CMOS invertor RP ( není CMOS tranzistor !) Náhradní schéma: Zdroj UCC do série RP_ON nebo GND ( 0 V) do série RN_ON u řady HCMOS a dalších , odpory 100 Ohmů a nižší ( 74LVCxxx RN_ON ~15 Ohmů, podle typu) Při změně stavu, malý okamžik vedou oba tranzistory proudový impuls mezi UCC a GND A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

RN

U2 GND

RP_ON RN_ON

+UCC

U2 GND

19

Logický obvod jako dvojbran- statické parametry 1 Ucc napájení ( UDD),

Ucc

zem- GND- (ground)

Vstup, Ui, Ii vstupní napětí, proud Výstup UO, IO, výstupní napětí, proud Pozor na orientaci výstupního proudu.

Ii

Io

Ui

Uo

Kladný výstupní proud IO - „vtéká“ do výstupu (proud z výstupu přes rezistor do GND - záporný) důležité kvůli orientaci v katalogových údajích (pozn. v aglosaské lit. napětí onačeno jako V -Voltage, tedy Vi, VO,,....) (u STM32 a dalších proc. označení VDD - napájení , VSS - zem) Pomůcka pro zapamatování označení - Ucc ( bipolární log. obvody, NPN tranzistory, kolektory na kladné napět) UCC U - colector, colector Podobně NMOS logika, Drain na kladné napětí tedy UDD (napětí U -Drain, Drain - UDD, jako UCC kladné napájení) U STM32F103,..logika společné elektrody Source ( USS - source, source) ekvivalent GND. A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

20

Logický obvod jako dvojbran- statické parametry 2 Ucc Ii

Charakteristické parametry obvodu

Ui

Io Uo

UiH - vstup. napětí pro vysokou log. úroveň - High UiHmin - minimální vstupní napětí pro vysokou log. úroveň - High !!! (které obvod vyhodnotí jako úroveň High)

UiL - vstup. napětí pro nízkou log. úroveň - Low , UiLmax - maximální vstupní napětí pro nízkou log. úroveň - Low !!! (které obvod vyhodnotí jako úroveň Low)

UOH - napětí na výstupu obvodu generujícího vysokou úroveň - High UOL - napětí na výstupu obvodu generujícího nízkou úroveň - Low IiH - vstupní proud pro vysokou log. úroveň High připojenou na vstup IiL- vstupní proud pro nízkou log. úroveň Low připojenou na vstup IOH - výstupní proud při vysoké úrovni - H High IOL - výstupní proud při nízké úrovni - L Low


21

Dynamické parametry - odezva na změnu na vstupu vstup

Um tPLH

tPHL UOH

výstup ve fázi

Um tPHL

výstup v protifázi

Ui (3V - TTL ) (1,5 V - TTL) 0V

tPLH

UOL UOH

Um

UOL

tPLH - zpoždění odezvy při změně z nízké na vysokou úroveň ( Low - High) tPHL - zpoždění odezvy při změně z vysoké na nízkou (High - Low) Um (nebo také Ut) rozhodovací úroveň

tPLH Propagation delay time, low-to-high-level output tPHL Propagation delay time, high-to-low-level output tpd Propagation delay time, obecně doba zpoždění odezvy obvodu


22

Dynamické vlastnosti - předstih a přesah dat řídicí vstup

UH 0V tS

datový vstup

tH UH 0V

ts (set - up time) předstih datového signálu vůči hodinovému řídicímu) sig. tH (hold time) přesah datového signálu vůči hodinovému (řídícímu) signálu vyjadřuje dobu, po kterou musí být datový log. signál v klidu před testováním a po testování v okamžiku určeném příslušnou aktivní hranou hodinového signálu význam, specifikace klopné obvody, posuvné registry, paměti,... příklad specifikace u 74HCT595 , SH_CP – hod. sig. ,DS- datový vstup posuvný registr (úloha - cvičení) (analogie – snímek – s bleskem, zde náběžná hrana hod. sig. - blesk) A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

23

Bipolární logické obvody Logika TTL (nepoužívá se), význam - definice standardu a úrovní napájení Ucc = + 5V proti zemi - GND příklad - obvod NAND 7400 vstupy A, B, výstup Y, Y = /(AxB)

Ucc

T1

130

1k6

T4

A B

Vstup na UIL - nízká úroveň, vstupní proud IIL - záporný (= -1,6 mA) , vytéká z emitoru T1 a vtéká do výstupu budicího obvodu

4k

T2

D

Y T3

1k GND

pro TTL logiku - kritický parametromezení počtu vstupů, které může výstup ve stavu L budit; snaha snížit IIL

Vstup na UIH - úroveň H, vtéká nulový nebo malý kladný proud do vstupu UOH omezeno. Úbytek na UAK na diodě D a UCET4 (emitorový sledovač T4) UOH < UCC - UCET4= 5 V - 0,7 V- 0,7 V= 3,6 V - důsledek na výstupu Y hradla TTL není ve stavu H napětí 5 V ale nižší A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

24

Bipolární logické obvody TTL -LS a TTL - ALS Snížení IIL i dalších proudů v obvodu, řady bipolárních log. obvodů

TTL - LS ( Low Power Schottky)

ALS (Advanced Low Power Schottky)

Ucc 20k

Ucc

120

8k

37k

50k

14k

50

A Y

B

4k

5k

12k

Y

A 1k5

3k

B

2k8

5k6

GND

GND

IIL - záporný (= -0,4 mA) IIL - záporný (= -0,1 mA) Při definici paramtrů CMOS log obvodů ( např. i mikroprocesorů) často odkaz na parametry TTL, nebo TTL - LS, např. formou, že výstupu uP je schopen budit vstup jednoho TTL hradla ( „to drive one TTL load“),


25

Pouzdro log. obvodu, číslování vývodů indexová značka

14

1

UCC

7400

směr číslování vývodů

Číslování vývodů na pouzdře logického obvodu proti směru hodinových ručiček Vývod č. 1 umístěn vlevo od indexové značky směr platí i u pouzder pro SMD (povrch. montáž)

Přívody napájení UCC a GND u TTL, TTL - LS,..., CD4000, 74HC, 74HCT,.. GND 7 8 - vlevo dole GND, vpravo nahoře UCC, pouzdro 14 vývodů GND pin 7, Ucc pin 14 pouzdro 16 vývodů GND pin 8, Ucc pin 16 platí také u některých procesorů ( AT89C51,...) pouzdro DIL 40 vývodů GND pin 20, Ucc pin 40 neplatí však obecně, např. ATmega32,,,,,a další s vnitřním převodníkem A/D svorky UCC a GND uprostřed na stranách pouzdra, pro zkrácení vnitřních přívodů v nitřních přívodů v pouzdře a snížení jejich impedance


26

Parametry řad bipolárních log. obvodů Důležité údaje: UILmax max. napětí pro úroveň L (nízká úroveň na vstupu) UIHmin min. napětí pro úroveň H (vysoká úroveň na vstupu) IILmax - vstupní proud pro UIL - nízkou úroveň na vstupu Ut - rozhodovací napěťová úroveň na vstupu UCC - napájecí napětí – typicky + 5 V ( + 4,75 až + 5,25 V) řada

UILmax

IILmax

UIHmin

IIH

IOLmax UOLmax

IOH

UOHmin

tPD

Ut

ICCL

[V]

[mA]

[V]

[uA]

[mA]

[V]

[mA]

[V]

[ns]

[V]

[mA]

TTL

0,8

- 1,6

2

40

16

0,4

- 0,4

2,4

10

1,3

3

LS - TTL

0,8

- 0,4

2

20

8

0,5

- 0,4

2,7

10

1,1

0,6

S TTL

0,8

-2

2

50

20

0,5

-1

2,4

4,7

1,3

5

FAST

0,8

- 0,6

2

20

20

0,4

-2

3

3,3

1,5

1,4

ALS

0,8

- 0,1

2

20

8

0,5

- 0,4

3

6

1,4

0,4

pro TTL: UILmax = 0,8 V, UIHmin= 2 V, IILmax = 1,6mA, zpoždění tpd - jednotky ns, a více podle typu obvodu. A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

27

Bipolární log. obvody Nevyužité vstupy – u TTL, TTL – LS, TTL – ALS Pro stav L – připojit na zem - GND, Pro stav H připojit na výstup hradla s definovanou úrovní H (invertor se vstupem na GND) nebo na UCC ( i přes odpor 2 - 5 kOhmů) Nezapojený vstup TTL, TTL – LS, TTL – ALS se chová, jako by byl připojen na úroveň H – ale není to korektní stav


28

Logické obvody v technologii NMOS Snížení vstupní a napájecích proudů - logické obvody v technologii NMOS se využívalo pouze tranzistorů MOS s kanálem N používaná pouze pro specializované obvody a obvody velké integrace nejsou v obvody s funkcí analogickou obvodům TTL (není hradlo NAND,..) používáno také u mikroprocesorů Intel 8080, 8086, ale i jednočipových mikropočítačů Intel 8031, 8051,.. (obdobné mikropočítače v technologii CMOS 80C31, 80C51, 89C51 -písmeno C označuje použitou technologii CMOS) Integrované obvody v technologii NMOS - stálý statický proudový odběr int. obvodu např. elementární invertor NMOS (nyní proto používána pouze technologie CMOS)

+ Ucc D U2 U1


S

29

Logické obvody v technologii CMOS, řada CD4000 Technologie CMOS s hliníkovým hradlem - elektroda Gate - hliníková logické obvody řady CD4000 (někdy označované jako high voltage CMOS) viz WWW.TI.COM v klidu Icc= 0, proudový odběr především při změnách stavu napájecí napětí Ucc = 3 až 15 V + Ucc zpoždění invertoru - tpd roste s klesajícím napájecím napětím Sp UCC [V] 5 10 tPD [ns] 125 50 Obvody pro „pomalé aplikace“ UiHmin = 0,7 x Ucc, UiLmax = 0,3 x Ucc

15 40

Dp Dn

Sn

Řada CD 4000 - mnoho typů, široce rozšířené, nejsou kompatibilní s řadou TTL (jiné rozložení vývodů, jiné funkce) CD 4011 hradlo NAND rozložení vývodů jiné než u NAND TTL 7400 obecné vlastnosti řady CD4000 viz. dokument family.hef4000.specification.pdf


30

Logické obvody v technologii CMOS, řada CD4000 Nevyužité vstupy – připojit !!! na správnou log. úroveň, L, nebo H, svorka GND nebo Ucc, Nezapojený vstup – plovoucí – nepředvídatelné chování, výskyt napětí v zakázané oblasti – zvýšení klidového proudového odběru, částečně vedou oba tranzistory,


31

Logické obvody HC MOS Rychlé logické obvody CMOS - High Speed CMOS 74HCxx Technologie CMOS s křemíkovým hradlem (Poly Si Gate) náhrada za TTL, obdobné označení, funkce i rozložení vývodů TTL 7400, 74LC00, 74 ALS 00 funkční náhrada 74HC00, atd.

Napájecí napětí UCC = + 2 až + 6V, typicky UCC = + 5V 74HC – odlišné vstupní úrovně od TTL 74HCxxx Um (Ut) = 0,5 Ucc rozhodovací úroveň polovina napájecího napětí UiHmin = 0,7 x Ucc, 3,5 V !!! (při UCC = 5V) UiLmax = 0,3 x Ucc 1,5 V (při UCC = 5V) Výstup TTL není možno připojit na vstup HC (UCC = +5 V) UOH TTL obvodu není kompatibilní s UIH min u HC obvodu ! vstupní klidové proudy IIH, IIL velmi malé, typ. 100 nA, zaručováno- menší 1 uA A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

32

Logické obvody HCT MOS Rychlé logické obvody CMOS - High Speed CMOS 74HCTxx Úprava vstupu HCT obvodu - kompatibilní s výstupními úrovněmi TTL posun, zpětná vazba,.. (úprava pouze ve vstup. obvodu, ostatní je jako u HC, žádné další diody)

Sp

+ Ucc

Dp

(Napájení standardně UCC = +5V, rozmezí + 4,5 V až +5,5 V) Výstupní obvod HCT – vlastnosti - jako výstup HC 74HCTxxx Um (Ut) = 1,3 V rozhodovací úroveň na vstupu UiLmax = 0,8 V UiHmin = 2 V !!!


Dn

Sn

33

Logické obvody HCT MOS Pozor, na vstupu 74HCT může být UiH = 2,4 V, ale roste ICC (vysvětlení – tabule), Příčný proud- NMOS tranzistor – již vede, PMOS – ještě není zcela vypnut

Sp

+ Ucc

Dp Dn

Sn

∆ICC – změna napájecího proudu ICC, pokud bude jeden vstup na UiH = 2,4 V u SN74HCT00 (Texas Instruments ∆ICC = typ. 1,4 mA, Philips – NXP 0,6 mA) Požadavek strmosti hran vstupního signálu – (stejný důvod) zamezit výskytu napětí na vstupu v oblasti rozhodovací úrovně, požadavek - doba hran kratší než 500 ns - jinak – nárůst ICC Pro bateriové napájení – vstupy - úroveň 0, nebo UCC, jinak zvýšení odběru. Nevyužité vstupy – připojit na GND nebo UCC, Nezapojený vysokoimpedanční vstup - nepředvídatelné chování, elektrostatická indukce úroveň H nebo L. Nepředvídatelné chování obvodu CMOS - !!!! kontrola vstupů A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

34

Typické vstupní parametry obvodů HC, HCT Ucc

74HCxxx Um (Ut) = 0,5 Ucc rozhodovací úroveň UiHmin = 0,7 x Ucc, 3,5 V !!! (při UCC = 5V) UiLmax = 0,3 x Ucc 1,5 V 74HCTxxx při Ucc= 5 V UiHmin = 2 V UiLmax = 0,8 V

Ii

Io

Ui

Uo

Um (Ut) = 1,4 V rozhodovací úroveň

Ii zbytkový vstupní proud (Input Leakage Current) typ. do 0,1 uA, CMOS prakticky nulový statický vstupní proud oproti TTL. (typicky i menší - řádu nA, určen svodovými proudy ochranných diod) (vstup připojen na Ucc, nebo GND) Vstupní kapacity Ci = typ. řádově 5 - 10 pF


35

Typické výstupní parametry obvodů HC, HCT Ucc

UOH - určen UCC a závisí na velikosti výstupního proudu IO, vnitřního odporu RP naprázdno přibližně UOH = UCC

UOL určeno velikostí výstupního proudu IO

Ii

Io

Ui

Uo

a vnitřním odporem RN naprázdno přibližně UOL = 0 V (GND) Vnitřní odpory , pro odhad napětí - přibližně 100 Ohmů a méně (R - pro NMOS tranzistor typ 50 Ohmů a méně) Náhradní schéma výstupu log. obvodu CMOS

+UCC RP

UOL = IO . RN UOH = UCC – (IO . RN)


RN

UO GND

36

Příklad- výstupní charakteristiky obvodů HC00 Horní char. pro výstup ve stavu H (červená tečna) (5 V/0,15 A = cca 33 Ohm) Dolní char. pro výstup ve stavu L (modrá tečna) (5 V/0,14 A = cca 35 Ohm) ( odhad z grafu) lineární oblast (malé proudy) – tečny a oblast saturace (větší proudy) omezení dalšího růstu proudu

injektáž kladného proudu do výst.

injektáž záporného proudu do výst.


37

Mezní parametry obvodů HC, HCT ICC , IGND , IO , IiK , IOK (absolute maximum) překročením hrozí poškození

Ucc Ii

Ui ICC, IGND - proud svorkou UCC nebo GND = 50 mA (70mA - bus typy) !!! IO - výstupní proud = ± 25 mA (± ± 35 mA bus typy) (output source or sink current) IIK proud vstupními záchytnými diodami ±20 mA (input diode current) při (UOi < −0.5 V nebo UOi > UCC + 0.5 V) (vstup „zápornější“, než GND; „kladnější“ než Ucc)

Io Uo

IOK output diode current (UO < −0.5 V to UO > UCC + 0.5 V) proud výstupními (parazitními) diodami − ±20 mA


38

Mezní parametry obvodů HC, HCT, důsledky Ucc

ICC , IGND , IO , IiK , IOK

Ii Ui

Io Uo

Příklad - posuvný registr 74HCT595 , (74HC_HCT595_4.pdf, hc595.pdf vysvětlení mezních parametrů absol, maximum ratings, vysvětlení klíč. slov na dokumentech) použit pro buzení 7- segment LED, výstupy buzení LED proti UCC (úloha cvič.) jak volit proud? IO ?? 10mA, katalog IOmax = 25 mA, ANO - OK 10 mA méně než 25 mA, ale !!! 7x 10 mA = 70 mA = IGND max .absolutní pro 74HCT595 je právě 70 mA NE!!! volit nižší proud, např. 5 mA (7x 5 mA = celkem 35 mA) analogicky úvahy u jednočip. mikropočítače D. úkol. - nalézt příslušné parametry a omezení pro AT89C2051 a AT89S8252, STM32F103. Jak by bylo možno budit připojené LED (max. velikost proudů)? A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

39

Mezní parametry konkrétních obvodů Způsob orientace v katalogovém listu obvodu – přednáška s využitím katalogového listu HC00, 74HCT00, 74HCT595, AT89C2051, STM32F103 viz. katalog - PDF Demonstrace typických a mezních parametrů Ui, Iik, IOk, ICCmax, IGND max, IOmax Vysvětlení způsobu specifikace parametrů obvodu a jak je nalézt v katalogovém listu viz vysvětlení na přednášce a příslušné katalogové listy. STM32F100, hesla: „Absolute maximum ratings“, General input/output characteristics Způsob zjištění dle katalogových údajů , zda vstup obvod je + 5 V tolerantní


40

Ochrana vstupů CMOS log obvody, průrazné napětí izolantu MOS tranzistorů - desítky V, působení statické elektřiny 10 -ky kV, vstupy bez ochrany - průraz poškození struktury UCC

D1 ochrana vstupů, CMOS obvod - záporně polarizované PN přechody D1, D2 U1 D2 Ideové schéma ochrany - obecně důsledky 0
UCC

příp. omezení velikosti vstup. proudu rezistorem Ui


U2

Rs 1

41

Ochranné diody - model Ochrany vstupů, různé řešení, ochrany vstupu 74HCxx

poly- Si rezistor

UCC

D2 170 Ω

100 Ω U1

HC MOS obvod

U2

D1 difundovaný didový rezistor

UCC D3 U1

D4

D5 CMOS obvod D6

U2 D7

Obecně – model s diodami proti GND a UCC. zjednodušený model (pro zapamatování) obvodu CMOS z hlediska diod na vstupech a výstupech


42

Přídavná ochrana vstupů s rezistorem Situace s částmi obvodu s různými napájecími zdroji – nebezpečí částečného výpadku napájení nebo různě rychlého náběhu napájení. Nebezpečí poškození budicího i buzeného obvodu UCC1

UCC1

UCC2 R1

1

D 1

1

UCC2 R2 1

Ochranný rezistor R1 (470 Ohmů, - 1 kOhm) kompromis mezi ochranou a dynamikou, limitně R = 270 ( příp. 220) Ohmů (5V /270 Ohmů = méně než 20 mA) Zhoršení dynamiky pro výpočet. čas. konstanty C = 20 - 30 pF kapacita vstupu obvodu ( až 10 pF) + parazit kapacity krátkého spoje čas. konstanta (tau) τ = 470 Ohmů x 20 pF = přibl. 10-8 s doba náběžné hrany tnab = 2,2 x τ = přibl. 2 x 10-8 s = 20 ns A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

43

Řešení ochrany vstupů Pokud není možno zajistit správnou sekvenci náběhu napájení - v nouzi možno použít ochranné rezistory,

UCC1

D

R 1

UCC2

UCC1

UCC2 1

1

R 1

Využívat na cvičení, zamezení poškození procesoru !!! Volba velikosti ochranného odporu - omezení velikosti vstupního proudu na bezpečnou velikost, např. 5 mA, detaily- hledání v katalogu., absolute ---- max. ratings výpočet časové konstanty ochranného obvodu, parazitní kapacity vstupu obvodu a spojů


44

Působení diod ve vstupu obvodu CMOS zdroj signálu funguje (nechtěně) jako napáječ obvodu zatěžování zdroje signálu jednocestný usměrňovač s D a C

UCC1 = 5V

zdroj signálu

In

UCC2 < 5V iv C +

Un

D CMOS log. obv.

CMOS log. obv.

Pozor na připojení zdroje signálu na vstup procesoru bez napájení ( !!! cvičení, připojení vstupů obvodu 74HC595 bez napájení na výstupy STM32F103, použít ochranné rezistory) parazitní napájení obvodu ze zdroje signálu , (příklad , čítač CMOS, viz. výklad)


45

Působení diod na výstupu obvodu CMOS UCC

Působení diody D5 ve výstupní struktuře (důsledek přítomnosti tranzistoru PMOS ve výstupní struktuře) Výpadek napájení UCC2 nebo snížení napájecího napětí CMOS obvodu (např. s třístavovým výstupem) – kolize sběrnice Nelze paralelně spojit třístavové výstupy budičů (CMOS) s různým napájecím napětí, např. 5 V a 3,3V Obvod s UCC2 by působil jako parazitní napěťový omezovač.

D5 CMOS obvod

D3 U1

D4

D6

UCC1 = 5V

UCC2 < 5V

D

D

budič A

budič B

U2 D7

UCC3

iv přijímač

Řešení: použít obvody 74FCTxxx T, které mají koncový stupeň (analogicky jako TTL ) pouze s MOS tranzistory jednoho druhu vodivosti NMOS


46

Latch - UP efekt, parazitní tyristor ve struktuře CMOS Přítomnost ochranných diod na vstupu i parazitních diod na výstupu ve struktuře CMOS, parazitní tyristor mezi UCC a GND

UCC P - gate R - N sub. T1

Vnucení nadměrného proudu do vstupu nebo výstupu a tekoucího PN přechody nebezpečí sepnutí parazit. tyristoru mezi UCC a GND. Tyristor - zůstává sepnutý i po odeznění spínacího impulsu. Omezení proudu tyristoru - pouze odporem přívodů a zdrojem (spálení obvodu). Vypnutí tyristoru, pouze vypnutím napájení Latch UP free - struktura odolná Latch UPefektu, omezení proudu ochranným odporem. u HC - dřívejší zničení vstupní struktury. Pozor CMOS - převodníky, progr. obvody,...


T2

U1 R - P obl.

N - gate

47

Latch - UP efekt Proudová injektáž – možná i výbojem statické elektřiny do vstupu – u jistých konstrukcí – možné vyvolání Latch UP a a zničení obvodu (zmínit přiklad obvodu ….7). Chránit obvody CMOS před výbojem statické elektřiny a před napěťovými špičkami , možnost částečného poškození vstup/výst bloku, zvýšení proudového odběru (ilustrační příklad se STM32F103 ---m.t. )


48

Ochrana vstupů 2 UCC Problém pro vstupní napětí U1 = Ui > Ucc řešení v některých obvodech 100 Ω CMOS náhrada diody MOS tranzistorem obvod U T1 1 vyšší napětí - otevření tranzistoru T1 D1 Uimax = 5 V (5,5 V) (využití u „5V tolerantních“ obvodů) pokud není explicitně uvedeno- počítat s diodou mezi vstupem a UCC CMOS obvody - paměti, mikroprocesory, jednočip. mikropočítače, převodníky A/D v CMOS technologii,... přivedení měřeného napětí (ze zdroje s malým vnitřním odporem) na vstup A/D převodníku bez napájení - poškození obvodu nadměrným proudem nutné omezení vstupního proudu II na 10 ( příp. 20 mA), ( proudová injektáž, „injected current“ u STM32F10x do 5 mA) řešení - použití vnějšího rezistoru R = cca 1 kOhm (pozor, dynamika) Pamatovat pojem „5V tolerantní vstup“ , kdy má tento výraz smysl - pouze u obvodu s napájecím napětím nižším než 5 V. Umět nalézt tuto informaci v katalogu A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

U2

49

AT89C51RC2 – mezní parametry Maxima - výklad


50

AT89C51RC2 typické a mezní parametry Parametry, výklad a diskuse


51

Mezní parametry obvodů HC Maxima – výklad SN74HC00 Texas Instruments (WWW.TI.COM)


52

Mezní parametry obvodů HC Maxima – výklad dle kat. listu SN74HC04 firma NXP (WWW.NXP.COM)


53

Typické parametry obvodů HC Typické parametry výklad na přednášce a diskuse parametrů, orientace v katalogu SN74HC00 Texas Instruments (WWW.TI.COM)


54

Typické parametry obvodů HC Typické parametry, výklad na přednášce a diskuse parametrů, orientace v katalogu SN74HC00 Texas Instruments (WWW.TI.COM)


55

Typ. parametry obvodu HC04 dle NXP (WW.NXP.COM) Výklad na před. a diskuse parametrů, orientace v katalogu


56

Typ. parametry obvodu HCT04 dle NXP (WW.NXP.COM) Výklad na před. a diskuse parametrů, orientace v katalogu


57

Typické parametry obvodů HC Typické parametry výklad na přednášce a diskuse parametrů, orientace v katalogu SN74HC00 Texas Instruments (WWW.TI.COM)


58

Mezní proudové parametry u procesoru STM32F10x Maxima


59

Mezní napěťové parametry u procesoru STM32F10x Maxima, rozlišení + 5 V tolerantní pin, a normální CMOS pin.


60

Typické napěťové parametry u procesoru STM32F10x .


61

Logické obvody CMOS- „advanced“ varianty Vývoj log. obvodů řady pro zvýšení rychlosti AC - Advanced CMOS, ACT - Advanced CMOS, TTL compatible AC, AHC, VHC napájení Ucc = +2 až +5,5 V (příp +6 V) UiLmax = 0,3 x Ucc ; UiHmin = 0,7 x Ucc, ACT, AHCT, VHCT, FCT typické napájení má Ucc = + 5 V T značí - obvod je na vstupu kompatibilní s výstupními úrovněmi TTL UiHmin = 2 V; UiLmax = 0,8 V Doporučení – řada AHC, kompromis vyšší rychlost než HC, menší rušení a proudové impulsy než AC. AHC – má již specifikovány dyn. parametry i pro UCC = +3,3 V AHCT – vyšší rychlost oproti HCT, avšak ještě únosné proudové špičky


62

Parametry log. obvodů CMOS s napájením + 5 V UCCsp – napájecí nap.,při kterém jsou specifikovány dynamické parametry řada

UCC

UCCsp

Ut

[V]

[V]

[V]

[V]

[V]

HC

2-6

5

0,5 .UCC

3,5

1,5

+4

-4

ne

HCT

4,5 - 5,5

5

≈ 1,4

2

0,8

+4

-4

-

AHC

2 - 5,5

3,5

1,5

+8

-8

ano

AHCT

4,5-5,5

2

0,8

+8

-8

-

VHC

2 - 5,5

3,5

1,5

+8

-8

ano

2

0,8

+8

-8

-

3,5

1,5

+24

-24

ne

VHCT 4,5 - 5,5 AC

2-6

ACT

4,5 - 5,5

FCT 4,75 -5,25

3,3; 5 0,5. UCC 5

≈ 1,4

3,3; 5 0,5.UCC 5

≈ 1,4

3,3; 5 0,5 .UCC

UIHmin UILmax IOLmax IOHmax 5 V [mA] [mA] toler.

5

≈ 1,4

2

0,8

+24

-24

-

5

≈ 1,4

2

0,8

+64

-15

-


63

Nízkonapěťová logika CMOS Snižování dynamické výkonové ztráty – snižování napájecího napětí L – Low Voltage, nízkonapěťová logika. Významná hodnota napájení UCC = +3,3 V Např. sig. procesory, …jádro 1,2V, interface obvody 3,3 V otázka + 5 V tolerance vstupů existují řady i s nižším napájecím napětím Řada 74LVC – výhodná pro aplikace, rychlost, schopnost budit, + 5 V tolerance vstupů LV řady – velmi často pouze v pouzdrech pro povrchovou montáž (není možno pro škol. lab.)


64

Nízkonapěťová logika CMOS – přehled vybraných řad

UCC

UCCopt

Ut

IOLmax

IOHmax

5V tol

[V]

[V]

[V]

[mA]

[mA]

vstup

LV

2 - 5,5

3,3

0,5*UCC

+8

-8

ne

CMOS

LVT

2,7 - 3,6

3,3

≈1,4

+64

-32

ano

BiCMOS

ALVT

2,3 - 3,6

3,3; 2,5

≈1,4

+64

-32

ano

BiCMOS

LVC

2 -3,6

3,3

0,5*UCC

+24

-24

ano

CMOS

ALVC

1,65 - 3,6

3,3; 2,5

0,5*UCC

+24

-24

ne

CMOS

FCT3

2,7 - 3,6

3,3

≈1,4

+24

-8

ano

CMOS

AVC

1,4 - 3,6

2,5

0,5*UCC

+8

-8

ne

CMOS

LVX

2 -3,6

3,3

0,5*UCC

+4

-4

ano

CMOS

LVQ

2 - 3,6

3,3

0,5*UCC

+12

-12

ne

CMOS

LCX

2- 3,6

3,3

0,5*UCC

+24

-24

ano

CMOS

VCX

1,4 - 3,6

2,5

0,5*UCC

+24

-24

ne

CMOS

AUC

1,1 - 2,7

1,8

0,5*UCC

+8

-8

ne

CMOS

řada


techn.

65

Společné rysy logických obvodů CMOS

• Ut = 0,5.UCC, UIH min = 0,7.UCC, UILmax = 0,3.UCC (mimo 74**Txx s UCC =5 V) • Ut ≈ 1,4 V , UIH min = 0,8 V, UILmax = 2 V, pro CMOS TTL komp. ( 74**Txxx) • Výstup ve stavu H se chová jako zdroj napětí Uout = UCC s vnitřním odporem 25 Ω - 100 Ω (neplatí pro řady 74FCTxxxT se dvěma tranz. NMOS na výst.). • Výstup ve stavu L se chová jako zdroj napětí Uout = 0 V s RV = 15 Ω až 70 Ω. • Vstupní klidové proudy jsou velmi malé II < 1 µA. • Klidový napájecí proud ICC0 - je řádu jednotek, maximálně stovek mikroampér ( při mezních kladných teplotách +1250 C). • Na vstupech jsou clamp-diody proti svorce GND (D2, D4 dle ). • Část obvodů má na vstupech clamp-diody proti svorce UCC (jako D1, D3). • Max. napětí na vstupu UImax = UCC (s výjimkou 5 V, příp. 3,6 V toler. vstupů)


66

Materiál TI – napěťové úrovně podle řad log. obvodů .


67

Obvody CBT

„Crossbar Switches“, lit. Texas Instruments scdd001b_CBT_Log_Fam.pdf Tranzistor NMOS (induk. kanál N) symetrická struktura, funkce elektrody Drain, Source podle orientace napětí, podmínka sepnutí UGS větší než prahové napětí UT Spínače sběrnic, převodníky napěťových úrovní

G S

D B- sub.


68

Obvody CBT Elementární spínač SN74CBT1G125, SINGLE FET BUS SWITCH UCC= 5 V 5 Ohmů v sepnutém stavu, pro napěťové úrovně L (0 V) 10 Ohmů v sepnutém stavu, pro napěťové úrovně L (2,4 V) použitelné i jako rychlý „analogový“ spínač, videosignál,…

(„obousměrný“) spínač sběrnic SN74CBT3245A pinově kompatibilní se obousměrným budičem sběrnic 74 HCT245, a dalšími ´245


69

CBT jako spínač sběrnice a převodník úrovní „Podmínka sepnutí tranzistoru UGS >UT (napětí na gate 4,3 V) vstupní napětí do 3 V – tranzistor vede - vstupní napětí 5 V – tranzistor „ reguluje (analogie emitorového sledovače) - na výstupu může být max. napětí UG - UT


70

Obvod Bus - Hold Definice logické úrovně na sběrnici při odpojení všech budičů, zamezení výskytu nežádoucí napěťové úrovně a případného vzniku kmitů podstata – bistabilní klopný obvod s invertory CMOS, zachovává poslední definovanou obousměrných budičů sběrnic.

logická úroveň na sběrnici při použití

Přepnutí budiče z režimu výstup do vstupního režimu, sběrnice je „plovoucí“ – „floating“ obvodem Bus – Hold, ekvivalent odporu 1 kOhm ve zpětné vazbě při změně úrovně je nutno budit ( překonat působení) obsažen v řadě obvodů obousměrných budičů sběrnic (řada obvodů ABT, LVT, ALVC, LVC,..)


71

Důvod použití obvodu Bus hold Vstup obvodu na napětí v okolí rozhodovací úrovně – částečně vedou oba tranzistory elementárního invertoru, zvýšení proudového odběru, změna napětí na vstupu – změna proudu svorkou UCC nebo GND, úbytky na parazitních indukčnostech přívodů (problém „ground bounce“) (vysvětlení působení imp. zemního vodiče,….tabule)

vstup L do H, zvýšení proudu do GND, zvýšení úbytku na LGND, pokles napětí na vstupu (proti GND vývodu obvodu) je třeba zamezit dlouhodobému výskytu napětí na vstupu v okolí rozhodovací úrovně


72

Proudový odběr logických obvodů Bipolární log. obvody – statický proudový odběr a jeho růst s frekvencí Logické obvody CMOS – v klidu • buzení odporových zátěží – proud zátěží • zbytkové závěrné proudy přechodů PN, zbytkový proud tepelně generovanými nosiči, roste s teplotou Dynamický proudový odběr - přebíjení kapacit


73

Dynamická výkonová ztráta obvodů CMOS Přebíjení kapacity CL frekvencí f Dynamická výkonová ztráta nezávislá je na velikosti odporů RP, RN (ovlivňují pouze dynamiku)

+UCC

+UCC RP

Ci U1

U2

CL

RN

U2

CL

GND GND

CPD

P = fU

2 CC

CL

2 P = f U CC ∑C

Proud obvodu vyvolaný zatížením obvodu kapacitou CL


I = f U CC CL

74

Dynamická výkonová ztráta obvodů CMOS Ekvivalentní ztrátová kapacita CPD (power dissipation capacitace), CPD vyjadřuje parazitní vnitřní kapacity i ztráty proudovým impulsem mezi svorkami +UCC a GND 2 P = f U CC CL

2 P = f U CC ∑C

2 PD = f i U CC ( CPD + CL ) + I CC0U CC 2 PD = ( f i CPD + f O CL ) U CC + I CC0 U CC

I CC = f iU CC (CPD + CL ) + I CC0 ICC celkový proudový odběr obvodu z napájení UCC +UCC

U1

U2 Ci

CL

GND A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

75

Snižování dynamického odběru obvodů CMOS Snižování proudového odběru: • snižování napájecího napětí • snižování pracovní frekvence • zkracování doby aktivní funkce obvodu (Viz. dig. hodinky, 1,5 V, 32768 Hz XTAL) Použití obvodů nízkonapětové logiky,

2 P = f U CC ∑C

Snížení odběru mikroprocesorů a mikrořadičů: Rozdělení – napájení jádra procesoru 2,5 V, 1,8 V, 1,2V .. napájení budičů výstupů – často stále 3,3 V – kvůli kompatibilitě s další logikou, ale možno i nižší napětí – viz STM32F103 napájení jádra – nižší napětí, vnější vstup napájecího napětí, někdy vnitřní regulátor sníženého napětí Snížení taktovací frekvence jádra (PLL) na nutnou hodnotu, aktivace pouze periferií a sběrnic potřebných pro činnost (viz STM32F103) Volba dvou procesorů –výkonný (hlavní) a monitorovací (zap.) viz. výklad Problematika bateriového napájení, především snížení odběru A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření

76

Další výklad, příklady – kat. listy, orientace údajích a parametrech Pro další studium a pro pochopení problematiky logických obvodů CMOS je vhodné využít též katalogových příslušných pamětí, které jsou též umístěny na www stránkách předmětu. Tento materiál je určen pouze pro studenty předmětů A3B38MMP, při přednáškách a domácí přípravě. Slouží především jako grafický podklad a přehled hesel k přednášce. Studium tohoto materiálu nenahrazuje účast na přednášce, která mimo jiné obsahuje výklad k prezentaci i další vysvětlení a výklad u tabule. Tento materiál nesmí být využíván k jiným účelům ani publikován jinou formou. Jan Fischer 2014


77

Logické obvody CMOS. 2014, kat. měření, ČVUT - FEL, Praha J. Fischer. A3B38MMP, 2014, J. Fischer, ČVUT - FEL, Praha, kat. měření 1

Recommend Documents