JARINGAN OUTPUT GANDA MULTIPLEKSER,DEKODER, "READ-ONLY MEMORIES", DAN RANGKAIAN LOGIKA YANG DAPAT DIPROGRAMKAN
----
TUJUAN I.
Disainlah jaringan AND-OR, OR-AND, NAND-NAND, atau NOR-NOR output ganda dua tingkat minimal, dengan menggunakan peta Karnaugh.
2.
Jelaskan fungsi dari multiplekser. Gunakan sebuah multiplekser untuk mengimplementasikan suatu fungsi logika.
3.
Jelaskan operasi dekoder. Gunakan sebauh dekoder dengan gate tambahan untuk mengimplementasikan serangkaian fungsi logika.
4.
Jelaskan operasi sebuah "Read-Only Memory" (ROM). Gunakan ROM untuk mengimplementasikan serangkaian fungsi logika.
5.
Jelaskan operasi dari Rangkaian Logika yang dapat diprograrnkan (PLA = Programmable Logic Array). Gunakan PLA untuk mengimplementasikan rangkaian fungsi logika. Dengan tabel PLA atau diagram hubungan internal untuk PLA, tentukan fungsi logika yang dinyatakan.
6.
Jelaskan operasi PAL. Tentukan pola perpaduan yang diperlukan untuk menyatakan serangkaian fungsi logika dengan PAL.
PETUNJUKBELAJAR 1. Baealah Bagian 9.1, Pengantar. 2.
Pelajarilah Bagian 9.2, Disain Jaringan Output-Ganda Dua-Tingkat. (a) Manakah dari kasus berikut ini yang akan anda gantikan term xy' dengan xy'z + xy'z' ? (1) xy'z atau xy'z' tidak digunakan pada fungsi lain. (2) xy'z dan xy'z' digunakan pada fungsi lain. (3) Term xy'z digunakan pada fungsi lain, tapi xy'z' tidak.
(b) Pada eontoh kedua (Gambar 9.4), pada f2,e dapat diganti dengan be + b'e karena be dan b'e dapat digunakan "bebas" dari f, dan f3' Mengapa penggantian ini tidak dilakukan ?
308
(c) Pada contoh berikut ini, hitunglah harga untuk menyatakan fl dan t2 secara terpisah; kemudian hitunglah harga dengan menggunakan tenn a'b'c secara umum antara dua fungsi tersebut. Gunakan jaringan ANDOR dua tingkat pada kedua kasus tersebut. be
a 0
be
I
00 01
1
II
1
10
1
a 0 00
1
01
1
1
II
1
IO II
12
(d) Carilah pernyataan yang berhubungan dengan output ganda minimum, pernyataan AND-ORdari Fl, Fl, dan F3. Mengapatenn cd tidak tennasuk dalam Fl ?
vv
v.
..
.v
1
I
uv
1
1
F3
1 I
1
-- -.
.v
..
.v
1
1
,
1
1 1
I
"
1
I
1 1
v.
1 1 1
1 1
1
=
= F2 = FI
F3
=
(e) Kerjakan Soal 9.1(a), 9.2(b), 9.3. dan 9.6. 309
(f) Kerjakan Soal 9.8. (Petunjuk : Kerjakan sengan bilangan 0 pada peta dan
terlebihdahulucarilahsolusiminimumuntukf l' £'2' f 3') 3.
Pelajarilah Bagian 9.3, Jaringan NAND dan NOR Output-Ganda. (a) Derivasikan pernyataan untuk output fl, dan F2, dari jaringan NOR pada Gambar 9-9(b) denganmencari persamaan untuk masing-masing output gerbang, dan tunjukan bahwa pernyataan ini menjadi pernyataan asli untuk
FI, dan F2. (b) Kerjakan Soal 9.9.
4.
Pelajarilah Bagian 9.4, Multiplekser. (a) Tulislah persamaan logika dan gambarlah diagram logika internal untuk MUX 2 sampai I
Io
2-ke-1 MUX
z
I1' T a
(b) Tulislah persamaan untuk MUX 4 sampai I dengan kontrol input A danC.
z= Nyatakan Persamaan (9:5) dengan menggunakan MUX ini. (petunjuk : Perluaslah Persamaan (9-5) sehingga masing-masing term berisi A dan C.)
(c) Tulislah persamaan untuk MUX 8 sampai I dengan input kontrol B, C, dan D.) z= 310
Gunakan MUX ini untuk menyatakan fungsi Gambar 9-14(a). (petunjuk: Gambarlahbidang keeil pada peta di bawah ini, yang berhubungandengan BCD = 000, 001, dst.)
-- --
..
--
I
I
(d) Nyatakan fungsi yang sarna dengan menggunakan MUX 4 sampai 1 dengan input kontrol A dan C dan dua gerbangtambahan. (petunjuk : Peta tersebut harns dibagi menjadi empat bidang bujur sangkar.)
.
..
.
t
I
(e) Fungsi 5-variabel yang terlihat di bawah ini harns dinyatakan dengan menggunakanMUX 16-kel dengan input kontrol B, C, D, d3S1E. Tunjukkan bidang-bidangpada peta yang berkorespondensidengan 10,It, 12, dan 18 serta tentukan nilai-nilai I ini dari peta tersebut.
311
(f)
5.
Kerjakan Soal 9.14 dan 9.15.
Pelajarilah Bagian 9.5, Dekoder.
(a) Dekoder 7447 baris 4 sarnpai 10 (Garnbar 9-18) dapat digunakan seperti dekoder garis 3 sampai 8. Untuk melakukan hal ini, tiga baris manakah yang hams digunakan sebagai input ? Garis input yang lainnya hams dirangkai sarna dengan (b) Kerjakan Soal 9.19. 6.
Pelajarilah Bagian 9.6, "Read-Only Memories" (a) Diagram berikut ini menunjukkan pola 0 dan I yang tersimpan dalarn ROM dengan 8 kata dan 4 bit tiap kata. Maka, berapakah nilai dari :
Buatlah perluasan minterm untuk FI, dan F2 : FI = F2 =
312
A B C
Decoder
o 1 1 0 000 1 0 1 1 1 1 000
1 0 1 0 1 1 0 0 1 1 0 0
o lOt
(b) Ketika diminta untuk menentukan ukuran suatu ROM, berilah jumlah kata dan jumlah bit per kata. ROM ukuran berapakah yang diperlukan untuk menyatakan 4 fungsi dengan 5 variabcl ? ROM ukuran berapakah yang diperlukan untuk menyatakan 8 fungsi dengan 10 variabel ? (c) Ketika menentukan ukuran ROM, asumsikan bahwa anda menentukan ukuran standar ROM dengan kata-kata 2n. ROM ukuran berapakah yang diperlukan untuk mengkonversikan kode BCD 8-4-2-1 ke kode 2 per 5 ? (Lihat Tabel I-I, halaman 13.) ROM ukuran berapakah yang diperlukan untuk menyatakan dekoder yang diberikan pada Gambar 9-18 ?
(d) Gambarlah diagram hubungan internal untuk ROM yang akan melakukan fungsi yang sarna seperti jaringan pada Gambar 9-3. (Tentukan kehadiran elemen switching dengan titik-titik pada interseksi baris-baris kata dan bari output.)
313
(e) Jelaskan perbedaan antara "mask-programmable ROM", PROM dan EPROM. Manakah yang akan anda gunakanuntuk desain barn yang OOlum diOOrsihkan?
7.
Pelajarilah Bagian 9.7, Alat Logika yang dapat Diprogramkan (a) Ketika anda diminta untuk menentukanukuran suatu PLA (susunan logika yang dapat diprogramkan), OOrilahjumlah input, jumlah term hasil, dan
jumlah output.
'
Ukuran PLA OOrapayang diperlukan untuk menyatakan Persamaan (9-1) jika tidak ada penyederhanaan perluasan minterm yang dilakukan ? (b) Jika pernyataan Persamaan (9-1) seperti terlihat pada Gambar 9-3 dikonversikan ke pernyataan PLA, ukuran PLA berapakah yang diperlukan ? (c) Tentukan isi PLA (B) dalam OOntuktaOOI.(Tabel anda harns mempunyai empat baris.) (d) Gambarlah diagram hubungan internal untuk PLA (b). (Gunakan titiktitik untuk menunjukkan adanya elemen switching dalam susunan AND dan OR.) (e) Dengan taOOIPLA OOrikutini, plotkan peta untuk ZI, n, dan Z3.
314
A
B
C
ZI
0 0 I I 0 0
0 I 0 I -
-
I I 1 0 I 0
0
1 1 0
Z3 I I 0 I 0 0
0 0 0 I I I
A BC'-
A BC
0
1
B
0
00
00
01
01
01
II
11
11
10
10
L-..L
z, (Peta ZI harns mempunyai enam bitangan 1, ~ harns mempunyai 5, dan ~ harns mempunyai 4.) (t) Untuk tabel kebenaran, setiap kombinasi niai input akan memilih secara tepat satu baris. Apakah pemyataan ini benar untuk tabel PLA ? Untuk setiap kombinasinitai input, nitai output dari PLA dapat ditentukan dengan melihat tabel PLA. Perhatikan Tabel 9-1,. yang mewakili PLA dengan 3 input dan 4 output. Jika inputnya adalah ABC = 110, 3 baris manakah yang dipilih dari tabel tersebut ? . . Pada kolom output yang ada, berapakah outputnya jika beberapa baris yang dipilili adalah 1 dan sebagian 0 ? (Ingat bahwa bit output untuk baris yang terpitih adalah di-OR-kan secara bersama.)
(g) Kerjakan Soal 9.20 dan 9.22.
8.
Pelajarilah bagian mengenai Programable Array Logic (PAL). (a) Manakah hubungan yang dapat disatukan dalam Gambar 9-30(a) yang harns ditakukan untuk menyatakan fungsi yang terlihat pada Gambar 930(b) ? (b) Melihat pada Tabel.9-2, jenis PAL mana yang harns digunakari untuk menyatakan MUX 8-1 pada Gambar 9-11 ? untuk menyatakan kuadran .MUX pada Gambar 9-12 ? 315
(c) Buktikan bahwa fungsi output A2 (Persamaan (9-10» dinyatakan secara tepat dalam Gambar 9-23 dengan melihat semua tanda dari input PAL ke output A2. (d) Kerjakan Soal 9.27. 9.
Bila anda puas dan telah merasa memenuhi semua tujuan unit ini, tempuhlah uji kesiapan.
JARINGAN OUTPUTGANDA,MULTIPLEKSER, DEKODER, "READ-ONLY MEMORIES", DANSUSUNAN LOGIKAYANGDAPATDIPROGRAM (PLA)
9.1 PENGANTAR Dalam sistem digital besar, seringkali perlu untuk menyatakan beberapa fungsi switching variabel input yang sarna. Meskipun masing-masing fungsi dapat dinyatakan secara terpisah, biasanya lebih ekonomis untuk menyatakan fungsi dengan menggunakan jaringan tunggak dalam output ganda. Beberapa teknik untuk melakukan hal ini dibahas dalam unit ini. Pertama, dijelaskan metode untuk mendisain jaringan gate output-ganda. Dalam unit ini selanjutnya dikembangkan tekni~ disain dengan menggunakan dekoder, "read-only memories", dan alat logika yang dapat diprogramkan. Sampai di sini, pada dasarnya kita telah berurusan dengan prinsip dasar disain logika. Kita telah membahas prinsip ini dengan menggunakan gerbang sebagai bol bangunan dasar kita. Dalam unit ini kita memperkenalkan penggunaan sirkuit integrasi (IC = Integrated Circuit) yang lebih kompleks dalam disain logika. Sirkuit integrasi dapat diklasifiksikan sebagai integrasi skala kecil (SSI = Small-Scale Integration), integrasi skala menengah (MSI = Medium-Scale Integration ), integrasi skala besar (LSI =Large Scale Integration), atau integrasi skala sangat besar (VLSI =Very Large Scale Integration) tergantung padajumlah gerbang per paket IC dan jenis fungsi yang dilakukan. Fungsi SSI meliputi gerbang NAND, NOR, AND dan OR, inverter, dan flip-flop. a33 Flip-flop, register, dan kounter diperkenalkan dalam Unit 11 dan 12.
316
Paket sirkuit integrasi SSI terutama berisi 1 sampai 4 gerbang, 6 inverter, dan 1 atau 2 flip-flop. Sirkuit integrasi MASI seperti adder, multiplekser, dekoder, register, dan kounter, melakukan fungsi yang lebih kompleks. Sirkuit integrasi semacam itu terutama berisi ekuivalen 12 sampai 100 gerbang dalam satu paket. Fungsi yang lebih kompleks seperti memori dan mikroprosesor diklasiftkasikan sebagai sirkuit integrasi LASI atau VLSI. Sirkuit integrasi LSI biasanya berisi 100 sampai beberapa ribu gerbang dalam satu paket tungga, dan sirkuit integrasi VSLI berisi beberapa ribu gerbang. Biasanya sangat tidak ekonomis mendisain sistem digital dengan menggunakan sirkuit integrasi SSI saja. Dengan menggunakan fungsi MSI, LSI, VSLI, jumlah paket sirkuit integrasi yang diperlukan banya berkurang. Biaya untuk menyusun dan merangkai sirkuit integrasi seperti halnya harga mendisain dan memelihara sistem digital mungkin dapat lebih rendah bila digunakan fungsi MSI, LSI, VSLI. Setelah mendiskusikan jaringan gerbang output ganda, unit ini memperkenalkan penggunaan multiplekser MSI dan dekoder dalam disain logika. Kemudian "read-onlu memories" (ROM) dideskripsikan dan digunakan untuk mengimplementasikan jaringan logika kombinasional output ganda. Akhimya, jenis alat logika yang dapat diprogramkan (PLD), meliputi PLA (programmable logic arrays = susunan logika yang dapat diprogramkan) dan alat PAL (programmable array logic = logika susunan yang dapat diprogramkan) diperkenalkan dan digunakan dalam disain logika kombinasional.
9.2 DISAINJARINGANOUTPUT-GANDA DUA-TINGKAT Solusi soal disain digital seringkali memerlukan realisasi dari beberapa fungsi dengan variabel yang sama. Meskipun masing-masing fungsi dapat dinyatakan secara terpisah, gunakan beberapa gate di antara dua atau lebih fungsi kadangkadang membawa pada realisasi yang lebih ekonomis. Contoh berikut ini menggambarkan hal ini : Disainlah jaringan dengan empat input dan tiga output yang menyatakan fungsi
= Lm{11,12,13,14,15) F2(A,B,C,D) = Lm(3,7,11,12,13,15) F3(A,B.C,D) = Lm(3,7,12,13,14,15) F.(A,B,C,D)
(9-1) 317
Pertama, masing-masing fungsi akan dinyatakan sendiri-sendiri. Peta Karnaugh, fungsi, dan jaringan hasilnya diberikan dalam Gambar 9-1 dan 9-2. harga jaringan ini adalah 9 gerbang dan 21 input gerbang. AB <..u
10
00
11
01
10
CDI
10
(i
1(1
00
't'
00
II 1
01
'-"1
oil
I
II I (1
I 1)/ I 1
001
I
Oil
I
111
I
II
10I
I
10
\.1
1
1
1)
lOll
FI
FJ
F2
Gambar
9-1 Peta Karnaugh
untuk Persamaan
(9-1)
..L-/
F,=AB+ACD
.u--
F2=ABC'+CD
.u--
F3=A'CD+AB
A (
D--L...-/
A B A B
C
C D A' C D-L-/
A B
Gambar 9-2 Realisasi Persamaan (9-1)
318
111
Penyederhaanyangjelasadalah untuk menggunakangerbang yang
sarna
untuk AB pada F) dan F3' Ini menjadikan harga tersebut 8 gerbang dan 19 inpu. Selanjutnya, narnun kurangjelas, pemyederhanaan dimungkinkan..Denganmelihat bahwa term ACD diperlukan untuk reaIisasi F) dan A 'CD diperlukan untuk F3' jika kita mengg~ti CD pada F2 dengan A 'CD + ACD, reaIisasi CD tidak perlu dan satu gerbang disimpan. Gambar 9-3 menunjukkan jaringan yang ~ikurangi,
yang memerlukan 7 gerbang dan 18 input gerbang. Perhatikan bahwa F2 dinyatakan dengan kalimat ABC' + A 'CD + ACD yang bukan merupakan jumlah hasil minimum, dan dua dari term tersebut bukan merupakan implikan prima dari F2. Jadi, pada realisasi jaringan output-ganda, gunakan jumlah implikan prima minimum karena masing-masing fungsi tidak perlu menuju pada solusi harga minimum untuk jaringan secara keseluruhan.
A B A C D-L-I
FI
I r--I
}-
F2
A'
C D
Gambar 9-3 Realisasi Output-Ganda dari Persamaan (9-1)
Ketika mendisain jaringan output-ganda, anda harns mencoba meminimalkan jumlah total gerbang yang diperlukan. Jika beberapa solusi memerlukan jumlah gerbang- yang sarna, maka yang mempunyai jumlah input gerbang minimum harns dipilih. Contoh berikutnya, lebih jauh menggarnbarkan penggunaan term yang umum untuk menyimpan gerbang. Jaringan 4-Input, 3-input harns didisain untuk menyatakan
319
= Lm(2,3,5,7,8,9,10,11,13,15) I2 = Lm(2,3,5,6,7,10,11,14,15)
II
(9-1)
F3 = Lm(6,7,8,9,13,14,15)
Pertama, kita memplotkan peta untuk II' I2 dan I3 (gambar 9-14)
cd
,ab
00
01
II
10
00 01
01
II
11
EEJ 1
10
1
10
h
f3
j Q'bd
Gambar 9-4
Jika masing-masaing fungsi diminimalkan secara terpisah, hasilnya adalah :
320
II
= bd
I2
=e
I3
= be
+ b'e + ab' + a'bd
+ ab'e' + { abd .atau ae'd }
(9-2a)
10 gate, 25 input gate
Dengan memeriksa peta tersebut, kita dapat melihat bahwa tenn-tenn a'bd (dari h), abd (dari f3), dan ab'c' (dari f3) dapat digunakan dalam fl. Jika bd diganti dengan a'bd + abd, maka gate yang diperlukan untuk. menyatakan bd dapat dihilangkan. Karena mlO dan mll dalam f1 telah ditutup oleh b'c, ab'c' (dari f3) dapat digunakan untuk menutup mg dan mg, dan gate yang diperlukan untuk menyatakan ab' dapat dihilangkan. Oleh karenanya, solusi minimalnya adalah :
f 1 = a:Jzd+ f112JL + llb..:.£+ b' c h=c+a:Jzd
(9-2b)
8 gate, 22 input gate
(Tenn yang digunakan secara umum antara dua fungsi digarisbawahi.)
Ketika mendisainjaringan output-ganda, kadang-kadang yang terbaik adalah mengkombinasikan 1 dengan bilangan 1 yang dekat dengannya, seperti digambarkan pada contoh Gambar 9-5. Solusi dengan jumlah tenn biasa maksismum tidak perlu .yang terbagus, seperti digambarkan dalam c;ontohpada Gambar 9-6. ab cd '\. 00 01 11 10 00
III I
I I
-- -
II 10 O'tm
I
I
i" I rI
..!J
CD I I
I
I
h
II (a) Solusi terbaik
(b) Solusi yang memerlukan gate ekstra.
Gambar 9-5 321
;
1
c, 1
1
I
1
1
1
1
h
.1 ) 1)
J)
I
\
/ ~
1)
--
I
fi'
1
\!
-.!
1
11
1)
--
1
1)
1
111
h
h
(a) Solusi dengan jumlah term biasa maksimum memerlukan 8 gate, 26 input
--
c,
--
(b) Solusi terbaik memerlukan 7 gate. 18 input dan tidak mempunyai term biasa
Gambar 9-6
PENENTUAN IMPLIKAN PRIMAESENSIAL UNTUKREALISASI OUTPUTGANDA Seperti halnya langkah pertama dalam menentukan realisasi output-ganda dua-tingkat minimum, seringkali dikehendaki untuk menentukan implikan prima esensial. Namun demikian, kita hams hati-hati karena beberapa implikan prima yang esensial bagi suatu fungsi tertentu mungkin tidak esensial untuk realisasi' output-ganda. Misalnya, dalam Gambar 9-4, bd adalah implikan prima esensial dari I I (hanya implikan prima yang menutup ms)' namun ia tidak esensial bagi realisasi output-ganda. Alasan bahwa bd tidak esensial adalah bahwa ms juga muncul pada peta I2' sehingga mungkin ditutup oleh term yang dibagikan oleh II dan ::}: Kita dapat mencari implikan prima yang esensial bagi satu fungsi dan esensial bagi realisasi output-ganda dengan modifikasi prosedur yang digunakan untuk kasus output-tunggal. Pada khususnya, ketika kita memeriksa setiap bilangan t pada peta untuk melihatjika ia tertutup oleh hanya satu implikan prima saja, kita hanya akan memeriksa yang berdekatan di mana I tidak muncul pada peta fungsi yang lain, Jadi, dalam Gambar 9-5 kita temukan bahwa c'd adalah esensial bagi
II
karena'realisasi
output-ganda (karena ml), namun abd tidak esensial karena
mlsjuga muncul pada peta I2' Oalam gambar 9-6, satu-satunya minterm II yang tidak muncul pada peta I2 adalah dan m2 dan ms' Satu-satunya implikan prima 322
yang menutup m2adalah a' d'; oleh karenanya a'd' eser;tsialbagi f 1dalam realisasi output-ganda. Demikian pula, satu-satunya implikan prima yang menutup ms adalah a' be', dan a' be' adalah esensial. Pada peta h, bd' adalah esensial (mengapa ?). Begitu implikan prima esensial untuk f 1 dan f 2 diik~t, pemilihan term-term lainnya untuk membentuk solusi minimum menjadi jelas dalam contoh 1m. Teknik untuk mencari implikan prima esensial yang diuraikan di atas tidak dapat diaplikasikan dalam soal seperti dalam Gambar 9-4 di mana setiap minterm fl juga muneul pada peta f2 atau pada peta f3. Teknik yang lebih canggih untuk soal semaeam itu dapat digunakan untuk meneari term output-ganda untuk soal semaeam itu, namun teknik semcam itu di bawah lingkup teks ini.
Disain Jaringan Konversi Kode Konversi digit desimal dari satu kode ke kode lainnya seringkali diperlukan. Contoh berikut im menggambarkan disain suatu jaringan untuk mengkonversikan dari kode BCD 8-4-2-1 ke kode ekses-3. Jaringan tersebut mempunyai empat input dan empat output. Input abed mewakili salah satu dari sepuluh digit desimal dalam BCD kode . Output wxyz mewakili salah satu dari sepuluh digit desimal kode ekses-3. Tabel dalam Gambar 9-7 menentukanempat fungsi yang dinyatakan oleh jaringan tersebut. Hal ini akan mengasumsikan bahwa kombinasi input yang tidak berkorespondensi dengan digit desimal tidak akan pemah terjadi sebagai input; oleh karenanya w,x,y, dan z tidak dipedulikan untuk kombinasi input ini. Peta Kamaughnya diplotkan dalam Gambar 9-8. Solusi minimum untuk z adalah d'. Dengan memeriksa term umum antara peta w,x dan y menunjukkan bahwa penggunaan term umum tidak akan membantumenyederhanakanjaringan tersebut. Oleh karenanya, solusi AND-OR dua-tingkat minimum (to gate) adalah w=a+be+bd x = be'd' + b'd + b'e y = e'd' + ed z = d'
323
a
IW
b4
I-x
d-J
Iz
a bed
I
o 0 0 000 001 001 o I 0 o 1 0 o I 1 o 1 1 I 000 1 0 0
W x y z
-
001 o 1 0 o 1 0 o 1 I o 1 1 1 000 I 0 0 1 010 101 I 100
0 1 0 I 0 1 0 1 1
y
1 0 I 0 1 I I
Gambar 9-7 Jaringan Konversi Kode
1
1
x)
X
1
1
X
1
1
x
1
X
X
1
t
X
X
..1
X ..!. x x
w
1
1)
I
1
X
1
x
1
y
1;
X
X
Gambar 9-8 324
X
1
X
x)
X
x
1
I
2
X
X
X
x'
-- -. --- - --
-- - - - - - --
-- - - -- -- -. -
---
Suatu solusi tiga-tingkat dengan 9 gate adalah po.sitifjika w dan x difaktorkan untuk mendapatkan term umum c + d sebagai berikut : w
=a
x
= be'd'
+ b(L:t d) + b'(L:t...Jl)
9.3 JARINGANNANDDANNOROUTPU'T-GANDA Prosedur yang diberikan pada Bagian 8.5 untuk desain jaringan gate-NOR dan NAND multi-level output tunggal, juga diaplikasikan pada jaringan output. Jikasemua gate output adalah gate OR, konversi langsung ke jaringan gateNAND dimungkinkan. Jika semua gate output adalah AND, konversi langsung ke jaringan gate NOR dimungkinkan. Gambar 9-9 memberikan contoh pengkonversianjaringanoutput-2ke gateNOR.Perhatikanbahwainputtersebut ke gate NOR level pertama dan ketiga diinversikan.
Level 4
Level 3
Level 2
Level ]
a b
(a) Jaringan gate AND dan OR
325"
a b"
F,
(b) Jaringan NOR
Gambar 9-9 Konversi Jaringan Multi-Level ke Gate NOR
9.4 MULTIPLEKSER326 Sebuah multiplekser (atau pemilih data) mempunyai sekelompok input data dan sekelompok input kontrol. Input kontrol digunakan untuk memilih salah satu input data dan menghubungkannya ke trminal output. Gambar 9-10 menunjukkan diagram untuk multiplekser 4 sampai 1, multiplekser 8 sampai I, dan multiplekser 2. sampai I.. 326 Simbol standar IEEE untuk multiplekser, dekoder, dan alat- . alat MSI lainnya dibahas pada Lampiran B.2
z z A
2nData Linc:s
z
8
-.,..-
Control Inputs
-.,..-
n Control Inputs
Gambar 9-10 Multiplekser 326
Multiplekser 4 sampai I (disingkat dengan MUX) dideskripsikan dengan persamaan : Z
= A'B'IO
+ A'BII + AB'12 + AB13
(9-3)
Jika input kontrolnya adalah AB = 00, outputnya adalah 10; demikian pula, input kontrol 01,10, dan II memberikan output II, 12, dan 13, secara berurutan. MUX 8 sampai I digambarkan dengan persamaan : Z -- A'B'C'I 0 + A'B'CI I + A'BCI 2 + A'BCI 3 + AB'C'/4 + AB'Cls + ABC'/6 + ABCI?
(9-4)
Jika input kontrolnya adalah ABC = 011, outputnya adalah 13;dan output lainnya dipilih dengan cara yang sarna. Gambar 9-11 menunjukkan sebuah diagram logika internal untuk MUX 8-ke-l. Secara umum, sebuah multiplekser dengan n kontrol input dapat digunakan untuk memilih salah satu dari input data 2.. Persamaan umum untuk output MUX dengan n input kontrol dan input data 2. adalah
di mana mk adalah minterm dari variabel kontrol n dan Ik adalah data yang berhubungan dengan input.
327
0' b' c
10
II
z Gambar 9-11 Diagram logika untuk MUX 8 sampai 1
Multiplekser seringkali digunakan dalam sistem digital untuk memilih data yang harus diproses atau disimpan. Gambar 9-12 menunjukkan bagaimana MUX empat kuadrat 2 sampai 1 digunakan untuk memilih salah satu dari dua perintah
=
data 4-bit. Jika kontrolnya adalah A O. nilai Xo. xI' x2. dan x3 akan muneul pada Zo, ZI' ~, dan Z:J;jika A 1, nilai dari Yo' YI' Y2' dan Y3 akan muneul
pada output.
=
A (MUX Control)
2-to-1
XQ Yo
Gambar 9-12 Multiplekser Kuadran Digunakan untuk Memilih Data
328
Multiplekser dapat juga digunakan untuk menyatakan fungsi logika kombinasional. MUX 4 sampai 1 dapat menyatakan setiap fungsi 3-variabel tanpa gate logika tambahan. Seperti contoh ini, kita nyatakan F (A, B, C)
= A 'B'
+ AC
(9-5)
Dengan memperluas F sehingga semua term termasuk input kontrol, A dan B, menghasilkan F
= A'B'
+ AC (B + B')
1----+ o ----+ c----+ c----+
·
= A'B'
1 + AB'
·
C + AB
·
C
(9-6)
10 I)
12 13
4-to-l MUX
1----+F
rr
A
B
Gambar 9-13 Realisasi Persamaan 9-5
Dengan membandingkan Persamaan (9-3) dan (9-6), kita lihat bahwa dua persamaan akan menjadi identik jika 10 =
1, I)
= 0,
12
= C,
dan 13
= C.
Oleh
karenanya, Persamaan (9-5) dapat dinyatakan seperti terlihat dalam Gambar 9-13. MUX 8 sampai 1 dapat digunakan untuk menyatakan setiap fungsi 4-variilbel tanpa gate tambahan. Tiga dari variabel tersebut digunakan sebagai input kontrol gabi MUX dan variabel lainnya digunakan pada input data. Seperti contoh, perhatikan fungsi 4-variabel (Z) yang diplotkan pada peta Karnaugh dapa Gambar 9-14(a). Kita akan memilih A, B, dan c sebagai input kontrol dan kemudian menentukan Ik dalam Persamaan Z = I), dan seterusnya. Dengan melakukan operasi korespondesni pada peta Karnaughmenentukan"tempat" pada peta tersebut yang berkorespondensi dengan 10, I\, dan seterusnya. Jadi, ketika nilai ABC ditempatkan pada 000, peta 4-variabel menjadi peta I-variabel yang diberi label 10 dalam Gambar 9-14. Demikian pula, dengan menempatkan ABC
= 001
berarti
329
--
10
.
,--.
,--.
D
,--I
00 I 1 I I 0 I I 1 I I 1 I I
10 01
II I,
I I
I I
I I
I
l
14
I I I I I I I 11 I 0 I I 0 I
\_-' \_-' \_-'
()
' -\ , -\ , -, f
I 1 I I 1 I I 0 I I I I I I I I I I 10 I'I 0 I I I 0 I
\_-' IJ
0
I
0
" =D I J'3 D'
Is
\ __i
Z
D
()
I
I
8-10-1 MUX
1--2
D
0
17
I
(a)
D' '6 = D' Ibl
Gambar
I
9-14 MUX Realization of a 4-Variable
B
C
(e)
Function
bahwa kita telah memilih kolom AB = 00 pada peta tersebut dan C = baris I, yan~ memberikan peta I-variabel dengan lebel1). Karena kita telah menempatkan nitai A, B, dan c pada masing-masing kasus, setiap peta I-variabel memberikan nitai Ii( dalarn bentuk D. Untuk peta 10,10= I untuk D = 0 dan D = I, sehingga 10= I; untuk peta I), I) = I hanyajika D = I, sehingga 11 = D. Nilai Ik lainnya dibaca dari peta dengan cara yang sarna seperti terlihat di bawah ini :
330
ABC
= 000
Z
= 10 = I
ABC
= 001
= 010 = 011 = 100
Z
ABC ABC ABC ABC ABC ABC
= I) = D = 12 = 0
= 101
= 110 = 111
Z
Z='/3= I Z = 14= D' Z = 15= D Z = 16 = D' Z = n = D'
Gambar 9-14(c) menunjukkan realisasi final Z dengan menggunakan MUX 8 sampai I. Jika input kontrol yang berbeda dipilih untuk multiplekser, posisi bidang pada peta akan berubah menyesuaikan. Gambar 9-15 menunjukkan bidang dan input multiplekser untuk kontrol input A, B, dan D. Untuk ABD= 000, kita lihat bahwa 10 = 1 jika C = 0, sehingga, 10 = C'. Fungsi yang diplotkan pada Gambar 9-14(a) juga dapat dinyatakan dengan menggunakan MUX 4 sampai 1 dengan gate tambahan seperti. terlihat dalam Gambar 9-16. Jika kita memilih AB sebagai input kontrol, maim Persamaan (9-3) diaplikasikan. Penempatan AB = 00, 01, 10, dan 11 menghasilkan Z = 10, '1,/2, dan '3' secara berurutan. Operasi yang berkorespondensi pada peta Gambar 9-16 menghasilkan bidang yang diberi label 10, II' '2' dan 13,. Masing-masing bidang mewakili peta 3-variabel yang menyatakan Ik dalam bentuk C dan D. Jadi, 10 = C' + D, II = C, 12 = C'D' + CD = C' (+) D dan 13 = D', yang memberikan realisasi Gambar 9-16(b).
AB CD'"
I 00 I 1
,;
r
0I
I
I
1 1
II r 1 I0 1 I
1
001'1::0::1::11 'o~-----'1' 01 :1-; [~-~ f-o-~ [~-~
,
I
1'1 1
I I I I
I r 1 1
1 I I I
IIII111110111~
\__J\__J
\__J \_-'
'4
1 1
'5
,
10= C /2 = C
II = I
14 = C'
/5 = C
I 6= I
I 7= 0
13 = C
101:0 :1: 1 :1:-1-::-0 I
I
1
I
Gambar 9-15 Realisasi MUX dengan Input Kontrol A, B, dan D
331
,)
'I
AB
11/ CD\
00
01
1
I
!
/
I
,0
I
I
I
I
: 1 :
o
I
I I
__J
I
o I I
o
I
I
I
:
1 ---
1
10
I
I
10
I
I
I I
I I I
: I..._l' J I
C'
;
' i
I
1
'0 'I 4-10-1
0
I
1
I !
i
'2
C
D
'2 0'
I--
2
'3
0_)I
A
Z (a)
MUX
8
(b,
Gambar 9-16 Realisasi Dengan Menggunakan MUX dengan Gate tambahan
Lagi pula, aplikasi primer dari pemilihan data dalam sistem digital, kita telah melihat bagaimana multiplekser dapat digunakan untuk menyatakan fungsi switching kombinasional. Multiplekser biasanya dapat digunakan dalam paket sirkuit integrasi dengan konfigurasi sebagai berikut : kelipatan 2 ke I, dual 4 ke 1, 8 ke 1, dan 16 ke I. Seperti yang telah kita lihat. multiplekser 4 ke 1, dan 8 ke 1 dapat digunakan untuk menyatakan fungsi variabel 3 dan 4, secara berurutan. Demikian pula, MUX 16 ke 1 yang mempunyai empat input kontrol, dapat digunakan untuk menyatakan setiap fungsi 5-variabel tanpa gate tambahan.
9.5 DEKODER Dekoder adalah jenis sirkuit integrasi lainnya yang biasa digunakan. Gambar 9-17 menunjukkan diagram dan tabel kebenaran untuk dekoder baris 3 ke 8. Dekoder ini menurunkan semua minterm input tiga variabel. Secara tepat, salah satu garis outputnya adalah 1 untuk setiap kombinasi nilai variabel input.
332
a
Yo= a'b'c' YI= a'b'c Y2= a'bc' Y3 = a'bc Y4= ab'c' Ys = ab'c Y6= abc' Y7= abc
Dekoder Line
---1
b~
3ke8
a
b
c
Yo
YI
Y2 Y3 Y4 Ys Y6
Y7
0
0
0
1
0
0
0
0
0
0
0
0
0
1
0
1
0
0
0
0
0
0
0
1
0
0
0
1
0
0
0
0
0
0
1
1
0
0
0
1
0
0
0
0
1 0
0
0
0
0
0
1
0
0
0
1 0
1
0
0
0
0
0
1
0
0
1
0
0
0
0
0
0
0
1
0
1
1
0
0
0
0
0
0
0
1
I
Gambar 9-17 Dekoder Line 3 ke 8
Gambar 9-18 menggambarkan dekoder 4 ke 10. Dekoder ini telah menginversikan output
333
Inputs
9
8
7
6
D
c
B
A
5
4
3
1
2
0
Outputs (a) Diagram logika (b) Diagram blok (c) Tabel kebenaran
ABC
D
7442
mq' mg' In?' mo' Ins' m/ 1n3'm2' mi' mo'
I I
BCD Input
000 000 001 o 0 1 o 1 0 010 o 1 1 o 1 1 100 1 0 0 101 101 1 1 0 1 1 0 1 1 1 1 1.1
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
Gambar 9-18 Dekoder Line 4-ke-8 334
DecimalOutput o I 2 345
ABCD
6 7 8 9
0111111111 1011111111 1101111111 1 1 101 1 1 1 1 1 11110 1 1 111 111 1 101 1 1 1 1111110111 1 1 1 1 1 1 101 1 1111111101 1111111110 1111111111 l11111111i 1111111111 1111111111 1111111111 1111111111
4-1010 j..
Y
fl
Line
Decoder
h
Gambar 9-19 Rea/isasi Jaringan Output-Ganda Dengan Menggunakan Dekoder
Secara umum, sebuah dekoder line n-ke-2 menurunkan semua minterm 2 (atau maksterm) dari variabel input n. Outputnya ditentukan dengan persamaan : yi
= mi, i = 0 ke 2n-l
(Output noninversi)
(9-7)
atau yi = mi'= Mi, i = 0 ke 2n-l (Output inversi)
(9-7)
di mana mi adalah minterm dari variabel input n dan Mi"adalah maksterm. Karena sebuah dekoder n-input menurunkan semua minterm n variabel, fungsi Il-variabel dapat dinyatakan dengan meng-OR kan bersama output minterm yang dipilih dari dekoder. Jika output dekoder diinversikan, maka gate NAND dapat digunakan untuk menurunkan fungsi seperti diilustrasikan pada contoh berikut 1m.
335
Realisasikan :
il (a,b,c,d)
= m]
+ m2 + m4 dan 12 (a,b,c,d)
= m4
+ m7 + m9
dengan .menggunakan dekoder pada Gambar 9-18. Tulislah kembali II dan 12, sehingga kita dapatkan : ,
.,
' '
,
,
f I = (m] m2 m4 ) f 2 = ( m4 m7 m9 ')
'
Maka II dan 12 dapat diturunkan dengan menggunakan gate NAND seperti terlihat pada Gambar 9-19.
9.6 READONLYMEMORIES "Read - only memories" (ROM) adalah sirkuit LSI yang terdiri dari rangkaian alat-alat semi konduktor (dioda, transistor bipolar atau transistor field-effect) yang dihubungkan dengan penyimpan rangkaian data biner. Sekali data biner disimpan dalam ROM, ia dapat dibaca bila diperlukan, namun data yang disimpan tidak dapat diubah dalam kondisi operasi normal. Gambar 9-20(a) menunjukkan ROM yang mempunyai 3 line input dan 4 line output. Gambar 9-20(b) menunjukkan tabel kebenaran tertentu yang berhubungan dengan input dan output ROM. Untuk setiap kombinasi nilai input pada 3 line input, pola korespondensi o dan 1 muncul pada line output ROM. Misalnya, jika kombinasi ABC = 010 diaplikasikan pada line input, pola FoFIF2F3 = 0111 muncul pada line output. Masing-masing pola output yang disimpan dalam ROM disebut kata. Karena ROM ters'ebut mempunyai 3 line input, maka kita dapatkan 23
=8
kombinasi
nilai input yang berbeda. Masing-masing kombinasi input memberikan aLamat yang dapat memilih salah satu dari 8 kata yang tersimpan dalam memori tersebut. Karena ada 4 line output, masing-masing kata kata panjangnya 4 bit, dan ukuran ROM ini adalah 8 kata x 4 bit. ROM yang mempunyai n line input dan m line output (Gambar 9-21) berisi rangkaian 2" kata, dan masing-masing kata sepanjang m bit. Line input bertindak sebagai alamat untuk memilih salah satu dari 2" kata. Ketika sebuah kombinasi input diaplikasikan pada ROM, pola 0 dan 1 yang disimpan dalam kata korespondensi dalam memori muncul pada line output. Misalnya dalam Gambar 336
9-21, jika 00... 11diaplikasikan pada input (line alamat) pada ROM, kata llO...QlO akan dipilih dan ditransfer ke line input. ROM 2" x m dapat menyatakan fungsi m dari n variabel karena ia'dapat menyimpan tabel kebenaran dengan 2" baris dan m kolom. Ukuran khusus untuk ROM yang digunakan secara komersial berkisar antara 32 kata x 4 bit sampai 8192 x 8 bit.
ABC Lrnes . 31."p"' {
;c
ROM 8 Words x 4 Bits
Fo F) F2 F3
--..-
4 Outpul Lines
(a) diagram
I
] 1 0 ] 1 ]
blok
Gambar
Fo F, ] 0 ] 0 0 ] 0 ] I ] 000 I ] 0 ]
000 00] o ] 0 o I ] 100 10]
Fz I I ] 0
F1 0 0 I I
dat.a khusus yang tersimpan daIam ROM
o 0 I 0
] ] 1
(4 bit, masingmasing 23 kata
(b) tabel kebenaran untuk ROM
9-20 ROM dengan
-nlnput Variables
00",00 00., .OJ 00...]0 00" '11
n Input Lines
{ ~ //I Output Lines
11 ... 00 11...0] 11 ... ]0 11"'11
8 kata x 4 bit
m Output ~ariables ]00..
. 110
0]0 . . . 11 1
]0] .. . 10] 110...OJO 001 . .. 011 110. .. 110 011 .. . 000 111'"
101
Rangkaian data khusus yang tersimpan dalam ROM (m bit, masingmasing 2° kata)
Gambar 9-21 ROM dengan n input dan m output.
337
~ROM n Input Lines
Memory Array In words x m bits
Decoder
{
--,,In Output Lines
Gambar 9-22 Struktur Basic ROM
Pada dasarnya ROM terdiri dari sebuah dekoder dan rangkaian memori seperti terlihat dalam Gambar 9-22. Ketika pola O.dan I pada n diaplikasikan ke input dekoder, tepat salah satu dari output dekoder 2_ adalah 1. Line output dekoder ini memilih salah satu dari kata dalam rangkaian memori, dan pola bit yang tersimpan dalam kata ini ditransferkan ke line output memori. Gambar 9-23 mengilustrasikan struktur internal ROM 8 kata x 4 bit, yang terlihat pada Gambar 9-20. Dekoder tersebut menurunkan 8 mintenn dari 3 variabel input. mo =A' B'
0
C'
fl
fl
fl
In, =A'B'C 1n2=A'BC'
A-.I
I m) =A'BC
B-.I
Worn
3-to-8 Decoder
C
I
m4
=AB' c'
../
I
ms=AB'C
m6 = ABC' m7=ABC
Switching Element
,
Fo
,
,
F,
F2
Gambar 9-23 ROM 8 kata x 4 bit 338
FJ
Lines
Gambar 9-24 Ekuivalen Gerbang OR untuk Fo
Rangkaian memori membentuk fungsi 4 output dengan meng-OR kan bersama minterm yang dipilih. Elemen switching 33Diode, transistor bipolar, atau transistor field-effect" dapat digunakan sebagai elemen switching. Lihat Lampiran A. diletakkan pada interseksi "line kata" dan "line output" jika minterm yang berkorespondensi hams dimasukkan dalam fungsi output; jika tidak, elemen switchingnya dihilangkan. Elemen switching yang dihubungkan dengan cara ini dalam rangkaian memori secara efektif membentuk sebuah gate OR untuk setiap fungsi output. Misalnya, mo,ml, m4dan m6 di-OR kan bersama untuk membentuk output Po' Gambar 9.24 menunjukkangate OR ekuivalen. Secara umum, mintermminterm yang dihubungkan dengan line output Fj dengan elemen switching diOR kan bersama untuk membentuk output Fj' Jadi, ROM dalam Gambar 9-23 menurunkan fungsi berikut ini : Fo = Lm(O,1,4,6)
= A 'B'
+ AC'
FJ
= Lm(2,3,4,6,7)= B + AC'
F2
= Lm(O,1,2,6) =A 'B'
+ BC'
(9-9)
F3 = Lm(2,3,S,6,7)= AC + B Isi sebuah ROM biasanyaditentukandengan tabel kebenaran.Tabel kebenaran pada Gambar 9-20(b) menentukan ROM pada Gambar 9-23. Perhatikan bahwa I atau 0 pada bagian output tabel kebenaran berkorespondensi dengan ada atau tidak adanya elemen switching dalam rangkaian memori dari ROM. 339
Jaringan kombinasional output-ganda dengan mudah dapat direalisasikan dengan menggunakan ROM. Misalnya, jaringan konversi kode BCD ke ekses3 pada Gambar 9-7 dapat direalisasikan dengan menggunakan ROM 4-input, 4output. Tabel kebenaran pada Gambar 9-7 memberikan data untuk disimpan dalam 10 kata pertama dari ROM tersebut. Karena ROM 4-input mempunyai 16 kata, maka kata 6 lainnya tidaJ
a ROM
.b
Inputs I C
4-line to 16-line Decoder
d
ml3
w
x
Y
l
v
ROM Outputs
Gambar 9-25 Realisasi ROM Konverter Kode 340
Jika hanya dibutuhkan ROM dalam jumlah keeil dengan rangkaian data yang ada, PROM dapat digunakan. PROM secara khusus dibuat dengan semua elemen switching ada dalam rangkaian memori, namun hubungan pada masingmasing interseksi baris-kolom dibuat dengan ikatan yang dapat menyatukan. Untuk menyimpan data dalam PROM, ikatan yang menyatu ini seeara selektif "ditiup" dengan menggunakan pulsa voltase yang tepat yang dihasilkan oleh peralatan tertentu seperti programmer PROM. Begitu ikatan ini di"tiup", data tersebut secara permanen tersimpan dalam rangkaian memori. Selama fase perkembangan sistem digital, seringkali diperlukan untuk memodifikasi data yang tersimpan dalam suatu ROM. Untuk menghindari biaya menggunakan PROM bam setiap kali data hams diubah, EPROM dapat digunakan. Selain ikatan yang dapat menyatukan, EPROM menggunakan mekanisme penyimpanan khusus untuk memungkinkan atau manolak elemen switching dalam rangkaian memori. Dalam hal ini, programer PROM memberikan pulsa voltase yang tepat untuk menyimpan perintah elektronik dalam lokasi rangkaian memori. Data yang disimpan dengan cara ini biasanya permasen sampai ia dihapus dengan menggunakan sinar ultraviolet. Setelah terhapus, rangkaian data baru dapat. disimpan dalam EPROM. PROM (atau EEPROM) yang dapat dihapus seeara elektronik merupakan perkembangan yang lebih mutakhir. Hal ini sama dengan EPROM, kecuali bahwa penghapusan tersebut dilakukan dengan menggunakan pulsa elektrik selain sinar ultraviolet.
9.7 ALATLOGIKAYANGDAPATDIPROGRAMKAN (PLD= PROGRAMMABLELOGICDEVICE) Suatu alat logika yang dapat diprogramkan (atau PLD) seeara umum adalah nama untuk sirkuit integrasi digi.talyang dapat diprogramkan untuk memberikan berbagai fungsi logika yang berbeda. Dalam bagian ini kita akanmendiskusikan berbagai jenis kombinasi PLD, dan dalam bagian 9.13 kita akan mendiskusikan urutan PLD. PLD kombinasi khusus adalah kapasitas merea1isasikandari 2 sampai 10 fungsi dengan 4 sampai 16 variabel dengan satu sirkuit integrasi tunggal. Jadi PLD tunggal dapat menggantikan sejumlah sirkuit integrasi SSI dan MSI, dan ini akan membawa kepada disain dengan biaya rendah. Ketika suatu sistem digital didisain dengan menggunakan PLD, perubahan dalam disain dapat dilakukan secara mudah dengan mengubah pemrograman PLD tanpa mengubah rangkaian dalam sistem. Jenis PLD yang dapat digunakan termasuk PLA (programmable 341
logic array). PAL (programmable array logic), EPLD(erasable PLD), PEEL(programmable electrically erasable logic) dan GAL (generic array logic).
Programmable Logic Array (Rangkaian Logika yang dapat diprogramkan) Suatu rangkaian logika yang dapat diprogramkan (PLA) melakukan fungsi dasar yang sarna dengan ROM. Suatu PLA dengan n input dan m output (Gambar 9-26) dapat menyatakan m fungsi dari n variabel. p73 Internal organisasi dari PLA berbeda dari ROM. Dekoder digantikan dengan rangkaian AND yang menyatakan term hasil terpilih dari variabel output. Rangkaian OR meng-OR kan bersama term hasil yang diperlukan untuk membentuk fungsi output.
PLA
Lmes
" Input
b .·
AND
AlTay
I
OR AlTay
U
/
k Word Lines
m Output Lines
Gambar 9-26 Struktur Rangkaian Logika yang Dapat Diprogramkan
Gambar 9-27 menunjukkan sebuah PLA dengan menyatakan fungsi yang sarna dengan ROM pada Gambar 9-23. Term produk dihasilkan dalam rangkaian AND dengan menghubungkan elemen switching[33Baik fungsi AND atau fungsi OR dapat dinyatakan dengan elemen switching yang tergantung pada cara bagaimana mereka dihubungkan. Misalnya, lihat pembahasan gate diode dalam Lampiran A.I. 342
Pada titik yang tepat dalam rangkaian tersebut. Misalnya, untuk membentuk A' B', elemen switching digunakan untuk menghubungkan line kata pertama dengan gans A' dan B'. Elemen switching dihubungkan dalam rangkaian OR untuk memilih term hasil yang diperlukan untuk fungsi output. Misalnya, karena Fo =A 'B' + AC, elemen switching digunakan untuk menghubungkan line A'B' dan AC ke line Fo' Hubungan dalam rangkaian AND dan OR pada PLA ini membuatnya ekuivalen dengan rangkaian AND-OR dalam Gambar 9-28. Inputs A
B
c
-v -v
Outputs
Gambar 9-27 PIA with 3 Inputs, 5 Product Terms, and 4 Outputs Isi PLA dapat ditentukan dengan tabel kebenaran yang dimodifikasi. Tabel 9-1 menentukan PLA dalam Gambar 9-27. Sisi input pada tabel terse but menentukan term hasil. Simbol 0, 1, dan menunjukkan apakah sebuah. variabel dikomplementasikan, tidak dikomplementasikan atau tidak ada dalam term hasil yang berkorespondensi. Sisi output pada tabel tersebut menentukan term produk mana yang muncul dalam setiap fungsi output. 343
Tabe/9-1 Term Hasil
ABC
I
A'B' Ae' B Be' AC
Input FoFI F2 F3 001- 0 -1-10 1- 1
I
Output 101 1 100 o 1 0 001 000
0 1 0 1
Fa = A'B' + AC' F. = Ae' + B F2 = A'B' + Be' A
B
c
Gambar 9-28 Rangkaian AND-OR ekuivalen dengan Gambar 9-27
344
I atau 0 menunjukkan apakah term hasH yang ada hadir atau tidak dalam fungsi output yang berkorespondensi. Jadi, baris pertama Tabel 9-1 menunjukkan bahwa term A'B' ada dalam fungsi output Fo dan F2, dan baris kedua menunjukkan bahwa AC' ada dalam Fo dan Fl' Selanjutnya kita akan merealisasikan Persamaan (9-2) dengan menggunakan PLA. Dengan menggunakan solusi output ganda minimum yang diberikan dalam Persamaan (9-2b), kita dapat menyusun tabel PLA, Gambar 9-92(a), dengan satu baris pada masing-masing term hasil yang berbeda. Gambar 9-92(b) menunjukkan struktur PLA yang berkorespondensi, yang mempunyai 4 input, 6 term hasil, dan 3 output. Sebuah titik pada interseksi line kata dan line input atau 'output menunjukkan adanya eIemen switching dalam rangkaian tersebut. Tabel PLA secara nyata berbeda dari tabel kebenaran untuk ROM. Dalam tabel kebenaran masing-masing baris menunjukkan mewakili sebuah minterm; oleh karenanya, tepat satu baris akan dipilih oleh setiap kombinasi nilai input. 0 dan 1 pada porsi output dari baris yang dipilih menentukan nilai output yang berkorespondensi. Di pihak lain, masing-masing baris pada tabel PLA mewakili term hasH secara umum. Sehingga, baris nol, satu, atau lebih dapat dipilih oleh setiap kombinasi nilai input. Untuk menentukan nilai fi untuk setiap kombinasi input yang ada, nilaif. pada baris yan$ terpilih dari tabel PLA harus di-OR-kan bersama. Contoh berikut ini menunjuk pada tabel PLA pada Gambar 9-29(a). Jika abed = 0001, tidak ada baris yang dipilih, dan semua.li adalah O.Jika abed = 1001, hanya baris ketiga yang dipilih, danI,/13 = lOt. Jika abed = 0111, baris pertama, kelima, d~ keenam dipilih. Oleh karenanya, II = 1 + 0 + 0 = 1,12= 1 + 1 +0= l,danf1=0+0+ 1 = 1. Mask-programmable PLA dan field-programmable PLA dapat digunakan. Jenis mask-programmable diprogramkan pada saat pembuatan dengan cara yang sarna dengan ROM mask-programmable. Rangkaian logika field-programmable (FPLA) mempunyai ikatan yang dapat menyatu yang dapat diisi untuk menyimpan pola dalam rangkaian AND dan OR. FPLA tertentu mempunyai 16 input, 48 term hasH, dan 8 output. Ketikajumlah variabel inputnya kecil, PROM biasanya lebih ekonomis untuk digunakan daripada PLA. Namun demikian, ketika jumlah variabel inputnya besar, PLA seringkali memberikan solusi yang lebih ekonomis daripada PROM. Misalnya, untuk merealisasikan 8 fungsi 16 variabel, memerIukanPROM dengan, 65,536 kata 8bit. Karena PROM pada ukuran ini tidak dapat digunakan, fungsi 'nya harus disusun kembali sehingga mereka dapat dinyatakan dengan menggunakan .jumlah PROM yang lebih kecil. 8 fungsi dan 16 variabel yang sarna dengan mudah dapat direalisasikan dengan menggunakan PLA tunggal 345
a bed
II 12 13
o I I -
I I 0 101 I 0 I 100 010 001
I - I I - I 000 I - I I I -
(a) PLA table InpUts b
o
e
d
'. .
o'bd
abd ob'e'
I=!=!= r
b'e
...
e R.
. .
.
Lmes Word
be
Fl '
F1 ,.-
FJ
Outputs (b) PLA structure
Gambar 9-29 PIA Realization of Equations (9-2b)
asalkan total jumlah termnya kecil. Jika lebih banyak term yang diperlukan, output dari beberapa PLA dapat di-OR-kan bersama.
346
Output
(a) Tidak terprogram
(b) Terprogram
Gambar 9-30 Segmen PAL.
347
Logika Susunan Yang dapat Diprogramkan (PAL = Programmable Anay Logic) PAL merupakan masalah khusus dalam rangkaian logika yang dapat diprogramkan di mana rangkaian AND dapat diprogramkan dan rangkaian OR ditetapkan. Struktur dasar PAL sama dengan PLA yang terlihat pada Gambar 926. Karena hanya rangkaian AND yang dapat diprogramkan, PAL lebih murah dibanding PLA pada umumnya, dan PAL lebih mudah untuk diprogramkan. Karena alasan inilah, para disainer logika seringkali menggunakan PAL untuk menggantikan gate logika individual ketika beberapa fungsi logika harus direalisasikan. Gambar 9-30(a) menunjukkan segmen dari PAL yang tidak terprogram. Simbol
~ ~
Non-Inverted Output Inverted Output
mewakili buffer input yang secara logika ekuivalen dengan
Buffer digunakan karena masing-masing input PAL harns mengendalikan banyak input gate AND. Ketika PAL diprogramkan, ikatan yang dapat menyatu (FI, F2, ...,F8) secara selektif diisi tmtuk meninggalkan hubungan yang diinginkan ke input gate AND. Hubu~gan ke input gate AND dalam PAL diwakili dengan X seperti terlihat di bawah ini : ABC
~=C>--ABC' 348
...
I
I
ABC
Sebagai contoh, kita akan menggunakan segme.nPAL dari Gambar 9-30(a) untuk menyatakan fungsi 1112' + 1)'12'X menunjukkan bahwa line I) dan 12' dihubungkan ke gate AND pertama. dan line I)' dan 12dihubungkan ke gate lain (lihat Gambar 9-30(b). Tabel 9-2 memberikan karakteristik beberapa jenis kombinasi PAL yang dapat digunakan. Gambar 9-31 menunjukkan diagram logika internal untuk PAL 14L4, yang mempunyai 14 input dan 14 output. Masing-masing gate NOR 4 output dikendalikan dari gate AND. 14H4 identik dengan 14L4, kecuali gate NOR diganti dengan gate OR. 12H6 (Gambar 9-32) mempunyai 12 input dan 6 output. Dua dari gate OR output masing-masing dikendalikan dari gate 4 AND, dan empat dari gate OR masing-masing dikendalikan dari gate 2 AND. X menunjukkan hubungan ke gate AND yang akan dijelaskan pada contoh berikutnya.
Tabel9-2 Karakteristik PAL kombinasional Jenis Nomor* IOH8 12H6 14H4 16H2 16Cl 20Cl IOL8 12L6 14L4 16L2 12Ll 0 14L8 16L6 18L4 20L2 16L8 20L8 20Ll 0
Nomor Input
Nomor Output
Konfigurasi Gate
Nomor Input per GATE OR
10 12 14 16 16 20 10 12 14 16 12 14 16 18 20 16 20 20
8 6 4 2 1 1 8 6 4 2 10 8 6 4 2 8 8 10
AND-OR AND-OR AND-OR AND-OR AND-ORINOR AND-ORINOR 1 AND-NOR AND-NOR AND-NOR AND-NOR AND-NOR AND-NOR AND-NOR AND-NOR AND-NOR AND-NOR AND-NOR AND-NOR
2 4,2,2,2,2,4 4 8 16 6 2 4,2,2,2,2,4 4 8 2 4,2,2,2,2,2,4 4,4,2,2,4,4 4 8 8 8 4 349
Jenis nomor berisi dua nomor yang dipisahkan oleh H, L, atau C. Angka pertama adalah nomor input, dan angka terakhir adalah angka output. H menunjukkan output tinggi aktif, L rendah aktif, dan C aktif tinggi dan rendah. !' i Ii' I
i!:
i
I
I. ,
:!
Ii!
I . I;
II I: I I
I
I:
II
I
,.
i
I, . I , I i ,
I
I I
I
!
I
!
I
;'
:
iI I
~. i
! II j"I"7 II I
!
1 ~
I
!
iiT! ~
,
,
I I I
I
,
!! r: !"
. ;-!!I ;
i I
i "
!
r-;I i!!
.
I
:...L ; i i I
:
t+;
il I.'. i . ! i I
'
I
'I
I
I
I
I
I
i
i
I
I
I'
I
I '!
:'
;
:
I ~ '
;
I
.i_ , .
,
I.
I ~! .
..
!ii . I'
Gambar 9-31 Diagram Logika untuk PAL 14IA (Jasa baik dari Monolithic Memories) 350
I! Gambar 9-32 Diagram Logika untuk PAL 12H6 (Jasa baik Monolithic Memories) 351
Input W X y Z
Hc)( DI!!1t
A4 A) AI A, Ao
0 J 0 ) 0 1
0 I 2 3 4 5
0 0 0 0 0 0
0 1 1 0 0 1 1 1
6 7
0 1 1 0 1 1 0 0 1 1 0 1 1 1
1 1 1 1 1 1 1 1
8 9 A B C D E F
0 0 1 1 1 1 1 1
o o o o 0 0
0 0 0 0 1 1
0 0 ) I 0 0
o 0 0
o 0 1 010 o 1 1 0 1 0 1 1 1 1
1 0 1 0 1
n
ASCII Codc for Hex Digit A6 A
I I 1 I 1 1
1 1 0 0 0 0 0 0
(a) Truth table
1 ) ) 1 1 1
1 1 0 0 0 0 0 0
0 0 0 (I 0 0
1 1 0 0 0 0 0 0
0 0 0 0 1 1
0 0 0 0 0 1 1 1
0 0 0 ) 1 0 1 1 0 0 0 1
0 0 0 1 1 0 0 1
0 1 1 0 1 0 1 0
w
Z
=1
PAL
I
ri>o-
A6
As
:
A4
I
AJ
I I
A]
AI
Ao
IB I L_________I r I
(b) Network
Gambar 9-33 Biner ke konverter ASCll
Ketika mendisaindengan PAL, kita hams menyederhanakanpersamaan logika kita dan meneoba untuk meneoeokannya ke dalam satu (atau lebih) PAL yang dapat digunakan. Tidak seperti PLA pada umumnya, term AND tidak dapat dibagikan di antara dua atau lebih gate OR; oleh karenanya, masing-masing fungsi yang hams direalisasikandapat disederhanakansendiritEpa memperhatikan term pada umumnya. Untuk jenis PAL yang ada, jumlah term AND yang mengisi masing-masing output gate OR sudah ditetapkan dan terbatas. Jika jumlah term AND dalam fungsi yang disederhanakan terlalu besar, kita mungkin dipaksa untuk memilih PAL dengan input gate yang lebih banyak dan output yang lebih kecil. Sebagai eontoh penggunaan PAL, kita akan mendisain jaringan yang mengkonversikan bilangan biner 4-bit ke digit heksadesimal dan output kode ASCII 7-bit untuk digit heksadesimal. Gambar 9-33(a) menunjukkan tabel kebenaan untuk jaringan tersebut. .Karena A5 = A4 dan A6 = A4', maka PAL tersebut hanya perlu menurunkan 5 fungsi dari 4 variabel seperti terlihat dalam Gambar 9-33(b). Dari TabeI9-2, kita akan memilih seera tentatif PAL 12H6 atau 352
12L6,yang mempunyai 6 output dan 12 input.Langk~ selanjutnya adaIahmencari pemyataan yang disederhanakan untuk 5 fungsi dengan menggunakan peta Kamaugh, seperti terlihat daIam Gambar 9-34. Nampaknya, jaringan tersebut tidak akan cocok dengan 12H6karena dua dari fungsi-fungsi tersebu.tmempunyai 3 term AND dan satu fungsi mempunyai 4 term AND. Salah satu solusi yang memungkinkan adaIah menggunakan 12L6. Karena ia mempunyai output inversi, kita hams memulai dengan fungsi A4', A3',~', AI" dan Ao'. Dua dari fungsi ini memerlukan 4 AND, dan satu fungsi memerlukan 3 input tunggal AND sehingga kita tidak dapat menggunakan 12L6juga. Kembali ke 12H6, telitilah bahwa ada satu output yang tidak digunakan..Kita dapat menulis kembali persamaan untuk A2 sebagai berikut : A2
= W'X
= W'X
+ (XZ + XY)
u_ I
I
1
1
1
1
1
1
1
1
".-.,
+ B, di mana B
-"
..
1
.-
--
,......., 1
I
1
= XZ + XY (9-10)
I
1 '--" I
..
v.
T
(
r1
---.,
1
1
1
1
.v
1
A4= w' +x'y'
AJ= WX'Y'
A2= w'x+XZ+XY
A4' = wx + wy
AJ' = W' + X + Y
A2' = x' + wy'z'
WX I'Z"- 00 01 II :n-... I II I 00 01 11 10 AI = WXy'z' + I'Z+ W'y AI' = W'y' + y'z+x'y' + WI'Z'
AO= w'z + X'y'Z + wxz' + WI'Z' Ao' = w'z' + WI'Z+ wxz+x'y'Z'
Gambar 9-34 Peta Karnaugh untuk biner ke konverter ASCll 353
Maka kita dapat menggunakan output PAL untuk menurunkan B dan menghubungkan B ke salah satu dari input PAL seperti terlihat pada Gambar 933(b). Dengan cara ini, kita dapat menurunkan semua kelima fungsi dengan PAL tunggal dan tanpa logika ekstemal. X pada diagram (Gambar 9-32) menunjukkan variabel yang dihubungkan ke input gate AND pada PAL. X di dalam gate AND menunjukkan bahwa gate tersebut tidak digunakan. Program disain bantu-komputer untuk PAL secara luas dapat digunakan. Program semacam itu akan menerima persamaan logika atau tabel kebenaran sebagai input dan secara otomatis menurunkan pola terpadu yang diperlukan. Pola-pola semacam ini kemudian dapat diturunkan ke dalam programe PLD yang akan mengisi ikatan yang diperlukan dan membuktikan operasi PAL. Beberapa jenis PLD yang terbaru dapat dihapus dan diprogramkan kembali dengan cara yang sarna dengan EPROM dan EEPROM. Jenis PLD tambahan yang berisi gate dan flip-flop, dibahas dalam Unit 19.
354
BOAL- BOAL 9.1
Carilah jaringan gate' AND-OR output ganda dua tingkat untuk merealisasikan fungsi berikut ini. Minimalkan jumlah gate yang diperlukan (6 gate minimum untuk masing-masing bagian): (a) 11= a'e + a'd + b'e dan 12 = e'd' + ab' + ae' (b) 12= ae + ad + bd dan 12 = a'b' + a'd' + cd'
9.2
Carilahjaringan gate AND-OR output ganda dua tingkat untuk menyatakan fungsi-fungsi ini : (a) 11 (A,B,C,D) 12 (A,B,C,D)
= L,m(4,5,1O,1l,12) = Lm(0,1,3,4,8,11)
= L,m(0.4.1O,12,14)(minimum (A,B,C,D)= Lm(3,4,6,9,11)
fl (A,B,C,D)
(b) II
12 (A,B,C,D)
II gate)
= Lm(2,4,8,1O,11,12)
fl (A,B,C,D) = L,m(3,6,7,10,I I) (minimum II gate)
9.3
Carilah jaringan gate AND-OR output ganda minimum dua tingkat untuk menyatakan fungsi-fungsi ini (minimum 8 gate):
I, (a,b,e,d)= L,m(0,2,9,1O)+ Ld(l,8,13) 12 (a,b,e,d) = L,m(l,3,5,13) + Ld(0,7,9) fl (a,b,e,d) = L,m(2,8,1O,13)+ Ld(3,9,15) 9.4
Carilah jaringan gate AND-OR output ganda minimum dua tingkat untuk menyatakan fungsi-fungsi ini (minimum 8 gate)
I, (a,b,e,d)= L,m(lO,Il,12,15)+ Ld(4,8,14) 12 (a,b,e,d)
= L,m(0,4,8,9)
13 (a,b,e,d)
= L,m(4,11,13,14,15)
+ Ld( I, I0, 12) + Ld(5,9,12)
355
9.5
Garnbarlah jaringan level ganda, output ganda ekuivalen dengan Garnbar 9-9(a) dengan menggunakan : (a) gate NAND dan AND (b) hanya gate NAND (konversi langsung tidak dimungkinkan)
9.6
Disainlah jaringan gate AND dan OR untuk mengkonversikan dari kode eksess-3 ke kode BCD 8-4-2-1.
9.7
Disainlah jaringan gate AND dan OR untuk mengkonversikan dari kode BCD 8-4-2-1 kode 6-3-1-1.
9.8
Carilah jaringan OR-AND dua level minimum untuk merealisasikan fungsi yang diberikan dalam Persarnaan (9-2) pada halaman 219 (minimum 9 gate).
9.9
(a) Carilah jaringan NAND-NAND dua tingkat minimum untuk merealisasikan fungsi yang diberikan dalarn Persamaan (9-2) pada halarnan 219. (b) Carilah jaringan NOR-NOR dua tingkat minimum untuk menyatakan fungsi yang diberikan dalarn Persarnaan (9-2).
9.10 (a) Carilah jaringan OR-AND dua tingkat output ganda minimum untuk menyatakan 1)= b'd + a'b'+ e'd dan/2 = a'd' + be' + bd' (b) Realisasikan fungsi yang sarna dengan jaringan NAND-NAND dua tingkat minimum. 9.11- Ulangilah Soal9.10 untuk /)= ae' + b'd + e'd dan/2 = b'e + a'd + cd'. 9.12 (a) Carilah jaringan NAND-NAND dua tingkat output ganda untuk menyatakan /) = lin(3,6,7,11,13,14,15) dan 12
= lin(3,4,6,11,12,13,14)
(b) Ulangilah untuk jari.nganNOR-NOR dua tingkat output ganda minimum.
356
9.13 (a) Carilah jaringan NAND-NAND dua ting~at output ganda minimum untuk merealisasikan II = Lm(0,2,4,6,7,10,14) dan 12 = I.m(0, 1,4,5,7,10,14)
(b)
Ulangilah untuk jaringan NOR-NOR dua tingkat output ganda minimum.
9.14 (a) Tunjukkan bagaimana dua multiplekser 2-ke-1 (tanpa gate tambahan) dapat dihubungkan untuk membentuk MUX 3-ke-l. Pemilihan input hams sebagai berikut :
Jika AB
= 00, = 01,
Jika AB
= 1-, (B tidak dipedulikan), pilihlah 12
Jika AB
(b)
pilihlah
10
pilihlah
II
Ulangilah bagaimana dua multiplekser 16-ke-1 dan satu multiplekser 2-ke1 dapat dihubungkan untuk membentuk MUX 32-kel dengan lima input kontrol.
9.15 (a) Rea1isasikanfungsi dalam Gambar 6-18 dengan menggunakan MUX 8ke-I dengan input kontrol A, C, dan D. (b) Ulangilah.bagian dengan menggunakan MUX 4-ke-l. Pilihlah input kontrol untuk meminimalkan bilangan gate yang ditambahkan.
9.16 Ulangilah Soal 9.15 untuk F(a,b,c,d)= L m(/,2,3,6,8,9,Il,14)
9.17 Rea1isasikanfungsi dari Soal 6.27 (a) dengan menggunakanMUX 16-ke-l dengan input kontrol A,B,C, dan D (b) dengan menggunakan MUX 8-ke-1 dengan input kontrol A.B! dan C serta gate tambahan.
357
n
. _
. __..____...___
9.18 Ulangilah Soal 9.17 untuk fungsi Soal 6.28.
9.19 Realisasikan BCD ke konverter kode ekses~3 (Gambar 9-7) dengan menggunakan dekoder line 4-ke-1O(Gambar 9-18) dan empat gate NAND.
9.20 Diagram hubungan internal untuk PLA diberikan di bawah ini. (a) Tulislah persamaan yang direalisasikan dengan PLA.
A
B
c
o
x
y
Z
(b) Tentukan tabel kebenaran untuk ROM yang akan merealisasikan fungsi yang sarna dengan PLA.
9.21 PLA di bawah ini akan digunakan untuk mengimplementasikan persamaan berikut ini :
x = ABD + A'C + BC + CD' Y = A'C' + AD + C'D' ,Z = CD + A'C' + AD + AB'D
358
A
B
c
D
x
y
Z
(a) Tunjukkan hubungan yang akan dibuat untuk program PLA untuk mengimplementasikanpersamaan ini. (b) Tentukan tabel kebenaran untuk ROM yang menyatakan persamaan yang sarna. 9.22 (a) Sebuah "adder" untuk digit desimal kode Gray (lihat Tabel 1.1) harus didisain dengan menggunakanROM. "Adder" tersebut harus menarnbah dua digit kode Gray dan memberikan jumlah kode Gray dan sebuah pembawa. Misalnya 1011 + 1010 = 0010 dengan pembawa 1(7 + 6 =13)'. Gambarlah diagram blok yang menunjukkan ROM jnput dan output y.ang diperlukan. ROM ukuran berapakah yang diperlukan ? Tunjukkan bagaimana tabel kebenaran untuk ROM tersebut ditentukan dengan memberikan beberapa baris tertentu. (b)
Jika adder yang sarna diimplementasikan dengan menggunakan sebuah PLA, PLA ukuran berapakah yang diperlukan ? (asumsikan bahwa hanya digit kode-gray 10 yang dapat muncul sebagai input).
9.23 Ulangilah Soal 9.22 untuk adder yang menambahkan dua digit desimal e~ses-3. 9.24 (a) Carilah jaringan gate NOR dua tingkat minimum untuk menyatakan FJ dan F2. Gunakan gate biasa sebanyak mungkin. FJ
= lin(1,2,4,S,6,S,IO,12,14)
F2 = lin(2,4,6,S,IO,III,12,14,IS) 359
(b)
Realisasikan FI dan F2 dengan menggunakan sebuaQ PLA. Berilah tabel PLA dan diagram hubungan internal untuk PLA tersebut.
9.25 Braille adalah sistem yang membuat orang buta "membaca" alfanumerik dengan merasakan pola titik-titik yang timbul. Disainlah suatu jaringan yang mengkonversikan BCD ke Braille. Tabel tersebut menunjukkan korespondensi antara BCD dan Braille. (a) Gunakan jaringan gate-NAND qutimt-ganda. (b) Gunakan sebuah PLA. Berilah tabel PLA. .
9.26 (a)
(b)
A
B
C
D
0 0 0 0 0 0 0 0 1 1
0 0 0 0 1 1 1 1 0 0
0 0 1 1 0 0 1 1 0 0
0 1 0 I 0 I 0 1 0 1
~ z Ir
.. .. . . . .. .. .. .
.. . .. .. .. ..
Implementasikan solusi Soal9.2(a) dengan menggunakan PLA. Tentukan tabel PLA dan gambarlah diagram hubungan internal untuk PLA tersebut dengan menggunakan titik-titik untuk menunjukkan kehadiran elemen switching. Ulangilah (a) untuk Soal 9.2(b).
9.27 Dengan menggunakan PAL 14L4, disainlah suatu konverter kode yang menerima lima bit terakhir sebagai input dari kode ASCII untuk bilangan heksadesimal dan output kode biner 4-bit yang berkorespondensi. Misalnya, jika inputnya adalah 00101, outputny~ adalah 1110 (E dalam heksa). AsumsikaIt bahwa kode ASCII yang tidak menampilkan digit heksa tidak akan pernah teIjadi sebagai input.Perhatikan bahwa PALI4L4 menggunakan logika AND-NOR. Tandailah X pada copy diagram logika PAL untuk menunjukkan pola penyatuan yang diperlukan. 3&0
9.28 Suatu jaringan mempunyai empat input RSTU dan empat output VWYZ. RSTU mewakili digit desimal kode biner, vW mewakili kuosjen dan YZ mewakili adalah sisa ketika RSTU dibagi 3 (VW dan YZ mewakili bilangan biner 2-bbit). Asumsikan bahwa input yang tidak valid tidak terjadi. Nyatakan jaringan dengan menggunakan : (a) jaringan gate-NAND dua tingkat minimum. (b) sebuah PLA (tentukan taOOIPLA tersebut) 9.29 Ulangilah Soal 9.28 jika input RSTU mewakili digit desimal dalam kode Gray (lihat Tabel 1-1) 9.30 Tunjukkan bagaimana suatu multiplekser 3-ke-l lipat empat dapat diinplementasikan dengan menggunakan PALI4L4. Masing-masing MUX mempunyai tiga input terpisah dan dua input kontrol, yang biasa bagi empat multiplekser. Masing-masing MUX bekerja sebagai oorikut : Ketika input kontrol adalah AB =01, input 1 dipilih; Jika AB =10, input 2 dipilih, jika AB = 11, input 3 dipilih. Komplemen dari input yang dipilih muncul pada output MUX. Tunjukkan pola penyatuan PAL tersebut pada sebuah copy diagram logika PAL. 9.31 Tunjukkan bagaimana PAL 10L8 dapat digunakan untuk mengimplementasikan dua dekoder 3-8. Input dekoder tersebut adalah AIBICI dan A2B2C2serta S. Jika S = 0, AIBICI dikodekan kembali ke output Do, D.. D2' D3' D4' Ds, D6' dan D7"Jika S = 1, A2B2C2dikodekan ke output Do,...D7. Outputnya hams tinggi jika tidak dipilih. Tunjukkan pola penyatuan PAL pada copy diagram logika PAL. 9.32 Disainlah jaringan yang mengkonversikan 12 jam ke 24 jam. Input dan outputnya hams mewakili jam dalam OOntukBCD. Jaringan ini mempunyai 6 input: BA3A2AlAoP, di mana B mewakili digit pertama waktu 12 jam, A3A2AlAo mewakili digit kedua, dan P
= 1 menunjukkan
P.M. Jaringan
ini mempunyai 6 output: DIDoC3C2CICO'di mana digit pertama dari waktu 24 jam dan C3C2CICOdigit kedua. Derivasikan persamaan output (gunakan program disain logika bantu-komputer seperti LogicAid) dan tentukan jenis PLA manakah yang ditulis dalam Tabel 9-2, yang dapat digunakan untuk merealisasikan p73 jaringan tersebut.
361
9.33 Ulangilah Soal 9.32, kecuali mengkonversikan waktu 24-jam ke waktu 12jam.
9.34 Dengan menggunakan PAL 14H4, disainlah jaringan generator paritas yang mempunyai 7 input dan 1 output. Outputnya hams 1 jika jumlah bilangan bit inputnya I adalah ganjil. Petunjuk : Pertama tulislah persamaan output dalam bentuk eksklusif-OR. Kelompokkan term-term ke dalam tiga bagian, dan kembalikan dua output PAL Ie dalam input PAL.
9.35 Disainlah jaringan yang menggandakan digit BCD dengan digit kedua yaitu 0,1,2, atau 3. Jaringan tersebut mempunyai 6 input (4 bit untuk digit BCD dan 4 bjt untuk digit BCD kedua). Derivasikan persamaan output (gunakan program CAD) dan tentukan jenis PAL manakah yang dapat digunakan untuk menyatakan jaringan tersebut.
9.36 Suatu Enkoder prioritas desimal-kode-biner mempunyai sembilan input (Xl,X2,...,~) dan empat output (A,B,C,D). Jika hanya input Xi adalah 1, output ABCD mewakili bilangan biner sarna dengan i. MIsalnya, jika Xl = 1, maka ABCD = 0001, dan jika ~ = 1, ABCD = 1001. Jika dua atau lebih Xl adalah 1, maka nilai terbesar mendapatkan prioritas. Misalnya, jika Xl = X2 = Xs =Xg = 1, (dan input lainnya adalah 0), maka ABCD = 1000. Jika semua input adalah 0, maka ABCD = 0000. (a) Derivasikan tat.>elPLA untuk enkoder prioritas (10 baris). (b) Dengan melihat pada taOOItersebut, carilah pernyataan hasil-jumlah untuk A,B,C, dan D. (c) Jenis PAL apa yang dapat digunakan untuk mengimplementasikan enkoder ? (Asumsikan bahwa output tinggi aktif atau rendah aktif dapat diterima).
362
