IX.
RANGKAIAN LOGIKA KOMBINASIONAL
A. PENDAHULUAN - Suatu rangkaian diklasifikasikan sebagai kombinasional jika memiliki sifat yaitu keluarannya ditentukan hanya oleh masukkan eksternal saja saja.. - Suatu rangkaian diklasifikasikan sequential jika ia memiliki sifat keluarannya ditentukan oleh tidak hanya masukkan eksternal tetapi juga oleh kondisi sebelumnya. sebelumnya.
Lanjutan……. Rangkaian Logika
Kombinasional
Sequential
Sinkron/Clock mode
Fundamental
Asinkron
Pulse mode
Gambar Rangkaian Logika
MODEL RANGKAIAN KOMBINASIONAL I1 I2 In
Rangkaian Logika Kombinasional (Komponen tak ada Delay)
F1 F2 Fn
Dengan : F1 = F1 (I1, I2,…In ; t1 = F1 setelah F2 = F2 (I1, I2,…In ; t2 = F2 setelah
t1
t1
t2
t2 t
t n
t1 t2
-----------------------------------------
Fn = Fn (I1, I2,…In ; tn = Fn setelah
tn
n
Lanjutan …….. F
( kapital )
= Sinyal steady state dengan asumsi tidak ada delay. delay.
t
( kecil )
= Sifat dinamis dari sinyal yang dapat berubah selama interval waktu t.
B. PROSEDUR PERANCANGAN a.
Pokok permasalahan sudah ditentukan yaitu jumlah input yang dibutuhkan serta jumlah output yang tertentu tertentu..
b.
Susun kedalam Table).. Table)
c.
Kondisi don’t care dapat diikut sertakan apabila tidak mempengaruhi output. output.
tabel
kebenaran
(Truth
C. DECODER Decoder adalah rangkaian kombinasi yang akan memilih salah satu keluaran sesuai dengan konfigurasi input input.. Decoder memiliki n input dan 2n output output.. Blok Diagram Decoder Decoder.. IO Y I1 In
O
Decoder n to 2n
Y1 Y (2n-1)
Lanjutan …….. Untuk Decoder 2 to 4 IO
Decoder I1
n to 2n
YO Y1 Y2 Y3
Lanjutan ……. Tabel Kebenaran
IO
I1
YO
Y1
Y2
Y3
O O 1 1
O 1 O 1
1 O O O
O 1 O O
O O 1 O
O O O 1
RANGKAIAN LOGIKA I0
Y0 Y1
I1
Y2 Y3
Untuk merancang rangkaian kombinasional dapat digunakan Decoder dan eksternal OR gate (rangkaian kombinasi n - input dan m– output dapat diimplementasikan dengan n to 2n line decoder dan m – OR gate) gate)..
Contoh. Contoh. Implementasikan suatu Full Adder dengan memakai Decoder dan 2 gerbang OR Jawab : Sum = A ⊕ B ⊕ Cin = Σ 1,2,4,7 Carry out = (A ⊕ B) Cin + AB = Σ 3,5,6,7
Lanjutan….. Gambar Rangkaian Logika Y0 Y1 Y2
Cin A
Decoder 3 to 8
B
Sum
Y3 Y4 Y5 Y6 Y7
Carry out
CONTOH PERANCANGAN DECODER Rancang BCD to Desimal Decoder untuk mengubah BCD ke seven segment ? Catatan : Seven Segment Segment.. a f
g
b c
e d
D. ENCODER Encoder adalah rangkaian kombinasi yang merupakan kebalikan dari Decoder yaitu manghasilkan output kode biner yang berkorespondensi dengan nilai input input.. Encoder memiliki 2n input dan n output output.. Tabel kebenaran Encoder 4 to 2 INPUT I0 1 0 0 0
I1 0 1 0 0
OUTPUT
I2
I3
X
Y
0 0 1 0
0 0 0 1
0 0 1 1
0 1 0 1
X = I2 + I3 Y = I1 + I3
E. MULTIPLEXER ( MUX ) Blok Diagram Logika Mux Mux..
Input Data
0 1
Mux Nx1
n
A
B
Select / address
Output
PROSEDUR PERANCANGAN RANGKAIAN KOMBINASIONAL DENGAN MUX 1. 2. 3. 4. 5.
Buat tabel kebenaran sesuai dengan kondisi input dan output serta nomor Mintermnya Mintermnya.. Salah satu variabel input digunakan sebagai Data dan sisanya dari variabel input sebagai address/selector.. address/selector Buat tabel Implementasi dan lingkari nomor Mintermnya yang sesuai dengan outputnya. outputnya. Jika 2 Mintermnya dalam satu kolom dilingkari, maka input Mux adalah 1 dan sebaliknya input Mux adalah berlogika 0 Jika nomor Mintermnya hanya dilingkari pada salah satu baris dalam kolom yang sama, maka input Mux akan berlogika sesuai dengan baris persamaan pada variabel yang diberikan. diberikan.
Contoh ! Implementasikan F(ABC) = Σ1,3,5,6 dengan Mux (4x 1). Jawab:: Jawab Tabel Kebenaran. Minterm 0 1 2 3 4 5 6 7
INPUT
OUTPUT
A
B
C
F
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 1 0 1 0 1 1 0
Lanjutan……… Catatan. Catatan. Input Variabel A diambil sebagai data sedangkan B dan C sebagai address address.. Tabel Implementasi.
A A
I0 0 0 0
I1 1 1 1
I2 0 1 A
I3 1 0 A
GAMBAR RANGKAIAN LOGIKA
I A
I0 I1
Mux
I2
4X1
F
I3
B
C
F.
DEMULTIPLEXER (DEMUX)
Blok Diagram Logika DEMUX Y0 I Input
DEMUX
Y1
1 x (n + 1) Y
A B Select/address
n
X.
RANGKAIAN LOGIKA KOMBINASIONAL
A. ADDER Manipulasi matematika seperti menjumlah,mengurang,mengali dan membagi dapat dilakukan dengan logika penjumlahan.
a.
HALF ADDER ( HA )
Tabel kebenaran INPUT
OUTPUT
A
B
S (Sum)
C (Carry)
0 0 1 1
0 1 0 1
0 1 1 0
0 0 0 1
Simbol Half Adder A
S
HA B
Dimana : A B
C
C S
+
Lanjutan……. Persamaan output Untuk Sum
B’ B A’ 0 1 A 1 0 S = AB’ + A’B = A ⊕ B Untuk Carry B’ B A’ 0 0 A 0 1 C = AB
Lanjutan …….. Rangkaian Logika A
S
B
C
b.
FULL ADDER
Tabel Kebenaran Kebenaran..
INPUT A B Cin 0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
OUTPUT S (Sum) Co (Carry out) 0 1 0 1 0 1 0 1
0 0 0 1 0 1 1 1
Lanjutan …….. Simbol Full Adder A B Cin
S FA Co Cin A B + Co S
Persamaan Output (Metode Minterm) S
= A’B’Cin + ABCin’ + AB’Cin’ + ABCin = A’ (B’Cin + BCin’) + A (B’Cin’ + BCin) = A’ (B ⊕ Cin) + A (B ⊕ Cin)’ = A ⊕ B ⊕ Cin
Co = A’BCin + AB’Cin + ABCin’ +ABCin = Cin (A’B + AB’) + AB (Cin’ + Cin) = Cin (A ⊕ B) + AB
Gambar Rangkaian Logika Cin S
A Co B
Lanjutan …….. Atau Cin HA
S
A HA B
Co
B. SUBTRACTOR Untuk memahami azas – azas rangkaian pengurang (subtractor) kita ikuti aturan pengurangan biner sebagai berikut : 1. Half Subtractor (HS) (HS).. A – B = D (Difference) (Difference).. B (Borrow) 0–0=0 dan Borrow 1 0–1=1 1–0=1 1–1=0
Lanjutan …… Aturan tersebut kita nyatakan dalam tabel kebenaran. kebenaran. INPUT A B 0 0 0 1 1 0 1 1
OUTPUT DI BO 0 0 1 1 1 0 0 0
Bo
A B + DI
Lanjutan …… Simbol Half Subtractor (HS) A
DI HS
B
Bo
Persamaan output. output. Untuk
DI = A’B + A’B = A + B Bo = A’ B
RANGKAIAN LOGIKA HS
A
DI
B
BO
2.
FULL SUBTRACTOR
Tabel kebenaran A 0 0 0 0 1 1 1 1
INPUT B BO (i) 0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
OUTPUT DI BO (o) 0 1 1 0 1 0 0 1
0 1 1 1 0 0 0 1
A B BO (i) BO (o) DI
-
Lanjutan ……… Simbol Full Subtractor (FS) BO A B
(i)
FS
DI BO
(o)
RANGKAIAN LOGIKA FULL SUBTRACTOR BO (i)
DI
A B BO (o)
Lanjutan……. Atau BO (i) HS
DI
A B
HS
BO (o)
C. COMPARATOR Adalah suatu rangkaian kombinasi yang berfungsi sebagai pembanding 2 variabel dengan multi bit bit.. Gambar Blok Diagram Comparator A Comparator B
A>B A
CONTOH. Rancang rangkaian kombinasi sebagai Comparator untuk membandingkan A dan B yang terdiri dari 1 bit bit.. Jawab.. Jawab Tabel kebenaran. kebenaran. INPUT
OUTPUT
A
B
A>B
A
A=B
0 0 1 1
0 1 0 1
0 0 1 0
0 1 0 0
1 0 0 1
Lanjutan …….. Persamaan Boolean F (A > B) = AB’ F (A < B) = A’B F (A = B) = (AB)’ + AB = (A + B)’
Lanjutan ……. Rangkaian Logika A
B
A>B
A
A=B Tugas. Rancang dengan Comparator untuk membandingkan A dan B yang masing – masing variabel terdiri dari 2 bit
