Fitr Tanjuang. Pendahuluan

Kuliah Umum IlmuKomputer.Com Copyright © 2003 IlmuKomputer.Com

Pengantar Perkembangan CMOS: Perkembangan Struktur dan Material Film Tipis Penyusun Silikon Device

Fitr Tanjuang [email protected]

Lisensi Dokumen: Copyright © 2003 IlmuKomputer.Com Seluruh dokumen di IlmuKomputer.Com dapat digunakan, dimodifikasi dan disebarkan secara bebas untuk tujuan bukan komersial (nonprofit), dengan syarat tidak menghapus atau merubah atribut penulis dan pernyataan copyright yang disertakan dalam setiap dokumen. Tidak diperbolehkan melakukan penulisan ulang, kecuali mendapatkan ijin terlebih dahulu dari IlmuKomputer.Com.

LSI (Large Scale IC) terdiri dari komponen transistor dan elektronik lainnya yang dibuat dengan teknologi planar dari lapisan-lapisan film tipis. Seiring dengan tingkat scaling/miniaturisasi yang makin tinggi, ketebalan film semakin tipis, mendekati batas molekul film itu sendiri. Untuk menembus batasan ini, dan untuk terus meningkatkan performance dan fungsi LSI, material-material baru diriset dan dikembangkan secara besar–besaran untuk diintroduksi kedalam LSI. Disini akan dikenalkan perkembangan berbagai film tipis yang digunakan dalam LSI. Tulisan ini didasarkan pada paper Iwai Hiroshi dan Ohmi Shun-ichiro (Tokyo Institute of Technology) dari Jurnal Oyo Buturi terbitan Januari 2000 dengan berbagai tambahan dari berbagai sumber.

Pendahuluan MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) diproduksi secara besar-besaran pada tahun 1960-an sejak Silikon Oksida (SiO2) digunakan sebagai gate dielectric pada transistor. Tapi penggunaan MOSFET sebagai basis LSI baru dikenalkan pada awal 1970-an setelah analisis kestabilan oksida dan teknologi rangkaian listrik MOS berkembang dan dikenal secara luas. Yang pertama muncul adalah PMOS LSI (MOS dengan tipe p, berarti carriernya adalah hole yang bermuatan listrik positif). Alasannya adalah pengontrolan threshold voltage Vth (voltase terkecil yang dibutuhkan untuk menggerakkan transistor) yang gampang pada PMOS. Dengan ukuran lebar wiring ―yang merupakan satuan standar pada proses pembuatan LSI (dikenal juga dengan sebutan design rule atau teknologi nod atau generasi)―, sekitar 10µm, 1kbit memori dan 4bit mikroprosesor 1


berhasil dibuat. Dalam 2, 3 tahun kemudian NMOS (tipe n dengan carrier elektron) berhasil dibuat sehingga kecepatan transistor meningkat. Ini disebabkan oleh massa efektif elektron yang lebih kecil dibanding hole, sehingga mobilitas (kecepatan dalam satuan medan listrik) elektron lebih tinggi dari hole. Selanjutnya pada akhir 1980-an, gabungan NMOS dan PMOS membentuk Complementary MOS (CMOS) yang unggul dalam segi hemat energi, menjadi pemain utama dan terus menjadi bintang hingga design rule menyentuh 130nm saat ini. Gambar 1 menunjukkan penampang NMOS LSI generasi pertama. Total film yang dipakai dari lapisan Source/Drain sampai Passivation adalah 8 lapis, terdiri dari kombinasi hanya 3 jenis film (yaitu Si, SiO2 dan Al), dan 5 jenis atom (yaitu Si, O, Al, B dan P). Dan Gambar 2 adalah CMOS LSI yang digunakan saat ini, terdiri dari berbagai jenis dan lapisan film (Si, SiO2, SiON, PSG, BPSG, TiN/Ti, W, TiSi2, CoSi2, Al, Cu dll) serta atom (Si, O, N, P, B, Ti, W, Co, Al, Cu dll) yang lebih banyak dan rumit dibanding generasi pertama. Dalam kurun 30 tahun, telah terjadi peningkatan kecepatan mikroprosesor sampai 1000 kali lipat (dari 750 KHz menjadi 733 MHz pada 1999).

Passivation

Al wiring

Insulator (SiO2+BPS G)

Gate Poly-Si

n-Drain

G ate dielectric

n-Source

p-well Single crystalline Silicon Gambar 1. Penampang LSI generasi pertama (NMOS)

2


Passivation Cu-M4 Cu-V3 Cu-M3 Cu-V2 Cu-M2 Cu-V1 Cu-M1

HM/ ES

WContact n-Gate Poly-Si

Insulator

n-Drain

Gate dielectric

p-well

n-Source

SiO2

p-Gate Poly-Si

Gate dielectric

p-Source

Single crystalline Silicon

p-Drain

n-well

Gambar 2. Penampang sederhana LSI generasi 180nm (CMOS) Ini didukung oleh scaling (miniaturisasi) yang mengikuti Hukum Moore (insinyur pendiri Intel Inc.). Pada tahun 1965, Gordon Moore merumuskan bahwa tiap 2 tahun transistor bisa diperkecil menjadi setengahnya, sehingga total transistor dalam satu chip menjadi 4 kali lipat (Lihat Tabel 1 yang menunjukkan ukuran tiap film dengan membandingkan transistor pada 1974 dan 1999 dan Tabel 2 yang menunjukkan scaling dengan parameter k). Makin kecil ukuran transistor, maka kecepatan frekwensinya makin tinggi dan makin banyak jumlah transistor dalam satu LSI maka performance dan fungsi LSI itu akan meningkat sedang cost dapat ditekan. Sebagai contoh, jumlah transistor dalam prosesor i8088 buatan tahun 1981 adalah 29 ribu, prosesor 486 tahun 1989 adalah 1 juta, dan Pentium 4 with HT Technology tahun 2002 adalah 55 juta. Inilah yang mendorong usaha terus menerus dari produsen LSI untuk memperkecil ukuran transistor sehingga mencapai 130nm pada tahun 2002, walaupun saat ini terjadi perlambatan pada Hukum Moore. Dan untuk itu jumlah dan jenis film makin meningkat dan kombinasinya juga semakin rumit, menuntut kontrol kualitas yang tinggi dari tiap film.

]

3


Tahun 1974 6 μm Panjang Gate 110～100 nm Tebal Gate Dielectric Tebal Gate Electrode 300 nm Kedalaman Extension 700 nm NMOSJunction Contact hole 700 nm 700 nm Tebal Field SiO2(Isolasi) Tebal Silicide Tebal Gate Spacer 1000 nm Tebal metal wiring 6 μm Lebar metal wiring 1200～700 nm Tebal insulator antar metal 6 μm Diameter Contact hole Diameter Via hole

Tahun 1999 Perbandingan 0.14 μm ～1/40 4～3 nm ～1/30 250～150 nm 1～1/2 70～35 nm 1/10～1/20 140～70 nm 1/5～1/10 700～400 nm 1～1/2 60 nm 150～70 nm 2000～350 nm 2～1/3 0.18 μm ～1/30 1200～500 nm ～1 0.2 μm ～1/30 0.26 μm

Panjang Gate Lebar Gate Tebal Gate Dielectric Kedalaman Junction Voltase Baterai Konsentrasi Impuritas

Scaling 1/k 1/k 1/k 1/k 1/k k

Tabel 2. Hukum Scaling

Tabel 1. Perbandingan tebal film dalam LSI

Gate Dielectric Salah satu parameter penting performance MOS adalah driven current (atau drain current Id), yaitu nilai arus listrik yang mengalir dari Source ke Drain melalui channel yang terbentuk dibawah Gate dielectric karena kontrol Gate Voltage (Vg). Nilai Id ini ditentukan oleh ketebalan Gate dielectric(= nilai kapasitor C) dan panjang channel Lc ( panjang gate Lg). Makin tipis gate dielectric (nilai C tinggi) dan makin pendek channel maka Id semakin tinggi, yang berarti frekwensi makin cepat. Silikon Oksida (SiO2) digunakan sebagai Gate dielectric karena bentuk non kristal (amorphous) yang sesuai untuk insulator, dengan daya tahan terhadap medan listrik yang tinggi (sekitar 10MV/cm), kestabilan terhadap panas, bahan mentah yang melimpah ruah dan lebih lagi karena kualitas interlayer Si/SiO2 yang tinggi (jumlah muatan yang terjebak dalam interlayer<1011/cm2) dan surface roughness yang rendah. Kualitas interlayer Si/SiO2 ini penting karena merupakan bagian utama channel dimana carrier (baik hole atau elektron) melintas. Sampai saat ini belum ada yang bisa menandingi SiO2. Tahun 1994, Roadmap LSI yang disusun oleh ITRS (International Technology Roadmap for Semiconductors) memperkirakan bahwa 3nm (10x ukuran molekul SiO2) adalah batasan maksimal miniaturisasi SiO2. Pada ketipisan <3nm, fungsi insulator SiO2 tidak lagi bekerja karena adanya efek tunnel (sifat kuantum elektron sebagai gelombang menembus insulator seakan-akan ada tunnel dalam SiO2 ) sehingga terjadi kebocoran arus. Namun pada teknologi nod <0,1µm, mempertahankan SiO2 setebal 3nm tidak memberikan kontribusi pada performance LSI, walaupun parameter lainnya telah discaling. Dan karena kebocoran arus juga turun seiring dengan makin pendeknya channel, para insinyur LSI berhasil membuktikan bahwa dengan SiO2 setebal 1,1～1,5nm pun MOS bekerja dengan baik. Bahkan terjadi peningkatan performance, dimana nilai Transkonduktans (Id/Vg

=

Output/Input) sebesar 1000 mS/mm berhasil dibuktikan, merobek prediksi ITRS. Tahun 1997, ITRS

4


merevisi Roadmap untuk Gate dielectric mencapai 1nm atau lebih tipis lagi. Akan tetapi, tuntutan low energy (=penggunaan baterai penggerak LSI bervoltase lebih rendah) mendorong gate dielectric SiO2 untuk lebih tipis lagi. Ini berarti bahwa batas tunneling secara pasti akan tersentuh dan penggunaan SiO2 menjadi tidak mungkin lagi. Untuk itu para peneliti diseluruh dunia bergerak ke material high-k sebagai pengganti SiO2. Disini k adalah konstanta dielectric suatu insulator. High-k berarti nilai k yang lebih besar dari SiO2 (k=3,9 untuk Thermal SiO2 dan 4,2 untuk TEOS- SiO2). （S/d）,dimana ε0 = nilai permitivitas udara, k = konstanta Mengikuti persamaan capacitor C=ε0・k・ dielectric(udara=1), S = luas permukaan dan d = tebal lapisan dielectric, maka didapat d(high-k) = high-k/3.9・d(SiO2). Berarti untuk mendapatkan nilai C yang sama dengan SiO2 setebal 2nm, material dengan nilai k=40 cukup dengan ketebalan 20nm. Nilai ini cukup tebal untuk menahan efek tunnel. Saat ini kandidat high-k yang banyak diriset adalah Al2O3, HfO2, ZrO2, dll. Tabel 3 menunjukkan jenis high-k dan metode deposisi yang digunakan oleh masing-masing produsen dan lembaga riset LSI. Perusahaan/Lembaga Material Metode Deposisi IBM Al2O3, ZrO2 ALD Intel HfO2 ALD Motorola HfO2, ZrO2, La2O3 ALD, MOCVD Agere HfO2, Zr-aluminate ALD, PVD Texas Instruments Hf-silicate PVD Sharp ZrO2, Zr-silicate PVD Fujitsu HfO2, Al2O3 ALD, CVD Toshiba ZrO2, Zr-silicate PVD Hitachi Al2O3 ALD Sematech HfO2, ZrO2, Zr-silicate ALD, MOCVD Samsung Al2O3-HfO2 laminate ALD ASUKA Al2O3, HfO2 ALD MIRAI Al2O3 ALD IMEC Al2O3, ZrO2 ALD

nilai k : Al2O3=6-13, HfO2=15-40, ZrO2=25, La2O3=20 ALD : Atomic Layer Deposition CVD : Chemical Vapor Deposition MOCVD : Metal Organic CVD PVD : Physical Vapor Deposition

Tabel 3. Material high-k dan metode deposisi tiap perusahaan dan lembaga riset LSI Banyaknya kandidat high-k menunjukkan tidak adanya material yang sepadan dengan SiO2 untuk bisa menggantikannya dengan segera. Salah satu alasannya adalah bentuk metal yang sangat mungkin mengkontaminasi Silikon sehingga sifat elektriknya tidak terkontrol. Bahkan menurut laporan Lab. for Electronic Material and Devices dari University of North Texas pada suatu symposium November 2002 di Colorado, kelebihan satu-satunya material high-k tersebut hanyalah high-k itu belaka. Adapun sifat-sifat lain seperti daya tahan terhadap medan listrik (SiO2>10MV/cm), nilai energy gap (selisih energi conductivity dengan energy valence; SiO2>5eV), kualitas interlayer Si/high-k (muatan listrik yang terjebak pada Si/SiO2<1011/cm2), mobilitas carrier (material high-k <90% SiO2), arus bocor (SiO2<1A/cm2),

dll belum bisa menandingi SiO2. Berbeda dengan

5


introduksi high-k dalam memory, introduksi high-k sebagai gate dielectric masih membutuhkan penelitian yang mendalam.

Gate Electrode Gambar 3 menunjukkan perubahan dan perkembangan struktur dan material Gate electrode semenjak generasi awal LSI, pada saat ini dan perkiraan masa depan yang banyak diriset. Pada awal 70-an, metal Al digunakan sebagai bahan Gate. Proses flownya adalah deposisi Gate dielectric dan Al setelah Source dan Drain (S/D) selesai dibentuk dengan impurity doping (Gambar 3a). Namun proses ini mengandung resiko ketidaktepatan lithograph sehingga posisi Gate tergeser dari S/D (Gambar 4a). Untuk mencegah hal ini, dikembangkan proses Self-Alignment, dimana impuritas doping pada S/D dilakukan setelah Gate selesai dibentuk dan Gate itu sendiri menjadi mask (pelindung) bagi film dibawahnya, yaitu dielectric dan channel (Gambar 3b dan 4b). Untuk itu diperlukan material yang tahan terhadap thermal proses untuk rekristalisasi S/D (yang menjadi non kristal karena impuritas doping) dan tidak rusak karena impuritas doping. Disini poly-Si (Silikon berkristal majemuk) menjadi pilihan yang pas karena dengan impuritas doping, hambatan listriknya turun mendekati metal Kemudian, untuk memenuhi tuntutan hambatan listrik yang lebih rendah seiring miniaturisasi pada Gate, dipermukaan dibentuk metal silicide seperti pada gambar 3c (disebut Polycide). Juga untuk menurunkan hambatan kontak pada S/D, dipermukaan S/D dan Gate dibentuk silicide secara serempak, dan disebut Self Align Silicide (Salicide). Proses ini umumnya diterapkan pada Logic LSI. Perpanjangan dari Polycide adalah dengan menggunakan metal seperti W dan WNx (Gambar 3e). Seiring dengan itu, Gate dilindungi dengan Spacer Si3N4, yang berguna juga untuk pembentukan Contact hole secara otomatis (Self-align Contact). SiN menjadi Etching Stopper yang melindungi gate dan secara otomatis gas plasma ‘menggali’ Contact hole ke arah S/D walaupun photoresist patterning pada proses lithograph tidak dikontrol sepersis mungkin (Gambar 5). Al Gate

CoSi2 CoSi2

Gate dielectric

Source


Poly-Si Gate

Poly-Si

SiN Spacer

Source

Drain


Gate dielectric

Source

Drain

TiN or M o

CoSi2

M oSi2 or WSi2

Drain

a. Generasi pertama LSI dengan Al Gate

Poly-Si

Silicon

Silicon

d. Salicide Gate

f. Conventional M etal Gate Al ,W, etc. TiN Ta2O5

Poly-Si

W WNx

c. Polycide Gate

Silicon


e. Poly M etal Gate

b. Poly-Si Gate

Gambar 3. Perubahan struktur dan material Gate electrode

6

Silicon g. Damascene M etal Gate


Al Gate Gate dielectric

Source

Poly-Si Gate

Poly-Si Gate

Gate dielectric

Gate dielectric

Source

Drain



Drain


b. Impuritas doping S/D setelah Gate selesai dibentuk (self-alignment)

a. Ketidaktepatan posisi Gate

Gambar 4. Pembentukan S/D secara self alignment memunculkan poly-Si sebagai Gate Contact hole Perlu margin yang besar Poly-Si

Source

Poly-Si

Drain

Source


SiN Spacer

Drain


Gambar 5. Self-Align Contact dengan panduan Spacer SiN Seiring dengan miniaturisasi, jumlah impuritas yang didoping (ion dose=atom/cm2) memunculkan persoalan terbentuknya depletion layer pada interlayer Gate/SiO2 yang tidak bisa lagi diabaikan (Gambar 6). Ditambah dengan Channel inversion layer (tempat lalu lintas carrier), total nilai C menjadi turun sehingga mengganggu performance LSI. Untuk itu saat ini banyak diriset pengunaan metal kembali untuk material Gate electrode (Gambar 5f atau 5g). Selain daya tahan terhadap panas, sifat lain yang diperlukan adalah nilai Work Function dari metal tsb. Work Function adalah nilai energy yang dibutuhkan untuk ekstasi elektron dari level Fermi (nilai tengah antara level conductivity dan valency) ke level vacuum (level dimana electron tidak dipengaruhi lagi oleh inti atom). Besaran ini adalah konstan sesuai dengan jenis metal dan menentukan apakah cocok untuk NMOS, PMOS atau keduanya (Midgap). Tabel 4 menunjukkan tiap jenis metal dan nilai work function-nya. Material midgap memiliki kelemahan dalam mengontrol short channel effect (efek channel pendek, dimana makin pendek channel maka threshold voltage Vth menjadi kecil dan berfluktuasi sehingga susah dikontrol, yang mengakibatkan terjadinya kebocoran arus). Sedang menggunakan Dual Gate (material yang berbeda untuk NMOS dan PMOS) akan memperumit proses. Hingga saat poly-Si dengan tambahan metal WN dll (poly metal gate) merupakan struktur utama, sedang metal gate masih menunggu hasil riset yang meyakinkan.

7


Gate Depletion Layer

Poly-Si Gate Gate dielectric

Source

Channel Inversion Layer C1 C2

Drain

C3


1 C total

=

1 C1

+

1 C2

+

1 C3

Gambar 6. Pengaruh Gate depletion layer terhadap performance

Midgap W

4.52 eV

Ru

4.71 eV

TiN

4.7 eV

Dual Gate NMOS PMOS Hf 3.9 eV RuO2 4.9 eV Zr 4.05 eV WN 5.0 eV Al 4.08 eV Ni 5.15 eV Ti 4.17 eV Ir 5.27 eV Ta 4.19 eV Mo2N 5.33 eV Mo 4.2 eV TaN 5.41 eV Pt 5.65 eV

Tabel 4. Jenis metal dan nilai Work Function

Source dan Drain (S/D) Gambar 7 menunjukkan perubahan struktur dan material pada S/D. Pada awalnya untuk mendoping bahan impuritas, digunakan metode difusi, baik dalam bentuk zat padat atau gas (molekul P untuk NMOS dan B untuk PMOS). Kelemahan metode ini adalah tidak bisa mengontrol kedalaman S/D karena difusi ditentukan oleh suhu. Kemudian pada akhir 70-an, metode ion implantasi mulai diterapkan. Bahan impuritasnya adalah As dan P untuk NMOS dan B atau BF2 untuk PMOS. Selanjutnya pada awal 80-an, untuk mencegah ‘hot electron effect’ (yaitu efek dimana medan listrik pada Drain yang berasal dari tegangan listrik antar Source dan Drain, memberi energi bagi elektron untuk melintasi channel walaupun dalam kondisi off), maka pada bagian S/D yang dekat dengan channel dibentuk lapisan Lightly Doped Drain (LDD). Pada bagian ini ion dose dari impuritas adalah antara Silikon substrate (dose rendah) dan S/D (dose tinggi) sehingga terbentuk semacam lapisan buffer.

8


Source

S

Drain

D

Silicon

Silicon

Pembentukan S/D dengan metode difusi (impuritas solid atau gas) Impuritas: P(NMOS) dan B(PMOS)

Pembentukan S/D dengan metode 　 ion imp lantasi Impuritas: As(NM OS) dan B(PM OS)

S

LDD

S

D

D

Silicon

S LDD Pocket

Silicon

Pembentukan LDD dengan metode ion imp lantasi Impuritas: P, As, B, BF2

Pembentukan Extension dengan metode ion implantasi energi rendah Impuritas: As, BF2

D

Silicon Pembentukan Pocket dengan metode ion imp lantasi energi rendah Impuritas: As, BF2, In

Gambar 7. Perubahan struktur dan material Source dan Drain Awal 90-an, dengan menurunkan voltase baterai, hot electron effect dapat ditekan. Namun LDD tetap digunakan untuk menekan short channel effect (kebocoran arus karena channel yang makin pendek akibat fluktuasi threshold voltage). Kemudian seiring dengan miniaturisasi, kedalaman S/D dan LDD sendiri makin dangkal dan untuk menekan hambatan listrik agar tetap dibawah 100Ω, impuritas dose yang didoping makin tinggi, maka LDD kemudian disebut juga sebagai Extension (perpanjangan dari S/D). Namun tuntutan miniaturisasi menyebabkan short channel effect semakin tidak bisa diabaikan. Untuk itu, dikembangkan metode pembentukan Pocket atau Halo implantation, yaitu dengan membuat lapisan dengan ion dose yang sangat tinggi pada ujung LDD yang dekat ke channel. Kedalaman S/D yang diperlukan agar channel dibawah Gate dapat terbentuk dan agar hambatan listrik dapat ditekan, minimal adalah sekitar 5～20nm (Pada tabel 5 ditampilkan roadmap untuk kedalaman Extension S/D). Tapi bentuk paling ideal adalah dengan kedalaman 0 (nol). Untuk memenuhi tuntutan ini, dikembangkan metode Elevated (atau Raised) Source Drain. Yaitu dengan membentuk lapisan Si epitaxial selective pada bagian S/D. Lebih jauh lagi Gate juga dibentuk dengan cara ini, disebut Raised Gate Source Drain, yang akan digunakan tidak hanya untuk advanced Logic tapi juga untuk rangkaian komunikasi gelombang frekwensi tinggi. Tahun 1999 2000 2001 2002 2003 2004 2005 2008 2011 2014 Teknologi nod (nm) 180 130 100 70 50 35 Panjang Gate (nm) 140 120 100 85 80 75 65 45 32 22 Kedalaman Extension (nm) 42～70 36～60 30～50 25～43 24～40 20～35 20～33 16～26 11～19 8～13 Sheet Resistivity (Ω/□) 350～800 310～760 280～730 250～700 240～675 220～650 200～625 150～525 120～450 100～400

Tabel 5. Roadmap Extension S/D

9


Si selective epi taxial growth

S

D

Silicon

Isolation SiO2

Gambar 8. Raised Gate Source Drain

Silicide Semakin dangkal S/D mengikuti scaling, maka hambatan listriknya akan semakin tinggi. Jika pada S/D ini metal dihubungkan langsung lewat Contact hole, maka akan didapat contact resistivity (ohmic contact) yang tinggi. Untuk menekan ohmic contact ini, maka permukaan S/D dilapisi metal tipis, membentuk lapisan metal silicide (MSix). Pada awal 80-an, silicide digunakan pada rangkaian memori pada bagian Word Line (Poly-Si Gate electrode). Material yang digunakan adalah MoSi2. Akhir 80-an, proses ini juga diterapkan pada rangkaian logic frekwensi tinggi, dengan menggunakan material WSi2. Kemudian tahun 90-an, silicide dengan metode Self-align Silicide (Salicide) diterapkan pada S/D dan Gate. Gambar 9 menunjukkan proses pembentukan silicide. Sederhananya adalah lapisan metal dibentuk secara menyeluruh di permukaan wafer dengan metode Sputtering. Kemudian dengan proses annealing (pemanasan), maka hanya bagian silikon (disini S/D dan Gate) yang bereaksi membentuk metal silicide, sedangkan bagian insulator tidak bereaksi. Selanjutnya dengan menggunakan wet selective etching (etching rate : metal >> silicide), metal yang tidak bereaksi disisihkan.

Metal

Silicide

Silicidation Silicide

Silicon

Silicon

Deposisi metal dengan metode PVD

Silicide

Silicon

1st Rapid Thermal Process(RTP) suhu Wet selective etching dan 2nd (RTP) dengan suhu tinggi rendah dalam kondisi N2

Gambar 9. Proses flow pembentukan Salicide. Sekilas proses ini terlihat sangat sederhana. Tapi pada aplikasinya terdapat berbagai persoalan sehingga penerapannya pada produksi massal memakan waktu yang cukup lama. Pada gambar 10 ditunjukkan persoalan yang mungkin timbul pada pembentukan silicide.

10


Efek penipisan metal, Daya tahan terhadap panas Sheet resistivity jadi besar karena kerusakan pada morfologi permukaan

Agglomeration (penumpukan metal pada bagian tertentu) menyebabkan diskontinyuitas lapisan

Bridging S/D

dan

Gate

terhubung secara

elektris karena difusi metal

Pengaruh terhadap reliabilitas Kebocoran arus Gate dielectric pada S/D junction

Gambar 10. Tantangan pada proses Salicide Penggunaan metal silicide berhambatan rendah seperti TiSi2, menjadi mungkin dengan kontrol yang ketat untuk mencegah oksidasi Ti dan TiSi2, penerapan Rapid Thermal Annealing (RTA; yaitu pemanasan dengan suhu tinggi dalam waktu yang sangat singkat, dibawah 1 menit) dan pre-amorphization bagian Silikon (permukaan S/D dan Gate lebih dahulu dirubah menjadi bentuk non kristal). Untuk mencegah oksidasi, bisa dengan cara membentuk lapisan pelindung seperti TiN dipermukaan metal Ti. Proses RTA disamping mencegah distribusi ulang impuritas dalam S/D dan Gate, juga berperan mencegah oksidasi ini. Dan untuk mendapatkan tipe silicide yang berhambatan listrik rendah (untuk TiSi2, tipe C49 memiliki resistivity 60～70 µΩ・cm dan tipe C54 sebesar 15～20 µΩ・cm), diterapkan proses Silicon pre-amorphization. Dengan proses ini dilaporkan bahwa pada tahap R&D, TiSi2 tipe C54 berhasil dibentuk pada MOS dengan panjang Gate (Lg) <0,1µm tanpa efek penipisan metal. Tetapi, proses yang rumit dan resiko efek penipisan metal pada TiSi2 mendorong penggunaan Co menggantikan Ti pada teknologi nod 0,18µm. Co memiliki kelebihan dalam bentuk CoSi2 yang stabil (tidak ada tipe hambatan listrik tinggi dan rendah), tidak membentuk gumpalan pada bagian tertentu (agglomeration) yang menimbulkan efek penipisan metal dan tidak juga efek bridging. Kelemahan Co dibanding Ti adalah gampang teroksidasi. Tidak hanya pada bagian permukaan, tapi juga residu oksigen di permukaan Silikon dapat dengan cepat mengoksidasi Co. Untuk itu dalam beberapa kasus, terlebih dahulu Silikon dilapisi dengan Ti. Begitu juga dengan permukaan Co, juga dilapisi Ti atau TiN (Lihat gambar 11). Selain itu, reaksi Co dan Si biasanya mengkonsumsi bagian Silikon (Co : Si = 1 : 3,6) lebih banyak sehingga lapisan CoSi2 menjadi ‘terbenam’ didalam Silikon. Ini beresiko merusak S/D sehingga CoSi2 lebih cocok dengan Raised S/D. Untuk S/D konvensional, saat ini sedang dipertimbangkan kemungkinan penggunaan Ni, karena dibanding CoSi2, NiSix tumbuh diatas Si, bukan didalam Silikon (Ni : Si = 1 : 1,8). Adapun kelemahan NiSi adalah tingkat stabilitas thermal yang rendah.

11

Kuliah Umum IlmuKomputer.Com Copyright © 2003 IlmuKomputer.Com Co Co

Ti

Ti

TiN

Co

Co

Si

Si

Si

Si

Co single layer

Ti/Co bilayer

Co/Ti bilayer

Co/TiN bilayer

Gambar 11. Stack struktur untuk Co silicide.

Resistivity (μΩ・cm) Titik leleh（℃） Suhu pembentukan（℃） Jenis atom difusi

MoSi2 100 1870 1000 Si

WSi2 70 2167 950 Si

C54-TiSi2 CoSi2 10～15 18～25 1537 1326 750～900 550～900 Si Co

NiSi 20 993 Si

Tabel 6. Jenis metal silicide dan karakternya.

Channel Channel adalah bagian Silikon substrate pada MOS transistor yang berada tepat dibawah Gate Dielectric, antara Source dan Drain. Channel terbentuk karena tegangan listrik pada Gate (Vg) yang tertahan oleh Gate dielectric. Pada NMOS, S/D memiliki carrier mayoritas berupa elektron (-), sedang Si-substrate didominasi hole (+). Dengan memberikan tegangan positif pada Vg, maka pada tegangan rendah, hole di bawah Gate dielectric menjauh sehingga terbentuk lapisan tipis dibawah Gate dielectric yang tidak bermuatan. Lapisan ini disebut Depletion Layer, bersifat sebagai insulator. Tapi jika Vg diperbesar lagi maka pada suatu nilai tertentu (disebut threshold voltage, Vth), maka elektron didalam Si-substrate (yang merupakan minoritas) tertarik ke interlayer Si/(Gate dielectric:SiO2) sehingga terbentuk channel (Inversion Layer) bermuatan negatif dibawah Gate dielectric. Dengan terbentuknya channel ini Source dan Drain menjadi terhubung dan arus listrik mengalir (drain current, Id). Jadi channel terbentuk karena adanya tegangan listrik pada Gate dan akan tertutup seandainya Vg bernilai negatif. Untuk PMOS berlaku sebaliknya. Gambar 12 menunjukkan prinsip kerja NMOS dan pembentukan channel menurut tegangan listrik yang diberikan.

12


VD Vg

+

S

+ ++ + + D + ++ + + + ++ + + + ++ + + + ++ + + Silicon-substrate

S

+ ++ + + D + ++ + + + ++ + + + ++ + + + ++ + + Silicon-substrate

Kondisi awal NMOS

Jika Vg positif, hole merapat membentuk Cumulative Layer dan arus Id tidak mengalir.

VD

VD Vg

Vg

+

++

D + ++ + + + ++ + + + ++ + + + + + + + + ++ + + Silicon-substrate Jika Vg negatif dan bernilai kecil, hole menjauh

S

D + ++ + + + ++ + + + ++ + + + + + + + + ++ + + Silicon-substrate Jika Vg negatif dan bernilai tinggi, elektron

sehingga terjadi kekosongan membentuk Depletion Layer, dan arus Id tidak mengalir.

minoritas tertarik membentuk Inversion Layer (=channel), dan arus Id mengalir.

S

Gambar 12. Prinsip kerja NMOS Untuk mendapatkan nilai threshold voltage (Vth) yang diinginkan, channel juga didoping dengan impuritas yang sama dengan Silikon substrate seperti As, P, B, In, dengan metode ion implantasi. Agar mampu mencegah short channel effect, channel doping membutuhkan impuritas dengan dose yang tinggi. Namun jika secara total substrate didoping dengan dose tinggi, maka akan terbentuk capacitor parasit antar S/D dan substrate dan juga daya tahan terhadap tegangan/medan listrik akan turun.

Selain itu, pada MOS dengan panjang Gate (Lg) 0,1µm, channel doping telah mencapai nilai

1018/cm3. Ini menyebabkan nilai Vth menjadi tinggi dan mobilitas carrier akan turun karena benturan sesama carrier akan meningkat. Untuk itu, bentuk ideal dari profil impuritas adalah dose tinggi pada bagian dalam (atau bawah) channel dan dose rendah pada bagian permukaan channel yang dekat dengan Si/SiO2 interlayer. Profil ini disebut distribusi retrograde. Tapi untuk mendapatkan profil retrograde dengan metode ion implantasi adalah sangat sulit, mengingat profilnya akan membentuk distribusi normal. Untuk itu digunakan metode Silicon selective epitaxial growth untuk channel (gambar 13).

13


Pada Si substrate yang memiliki impuritas tinggi, ditumbuhkan Silikon secara selektif dengan ketebalan 40~10nm, dengan impuritas yang sangat rendah, sehingga membentuk profil seperti pada gambar 14. Isolation SiO2

Isolation SiO2

Silicon

Silicon

a. Channel ion implantation

b. Si selective epitaxial growth

Epitaxial channel

Isolation SiO2

Silicon

c. MOS manufacturing

Konsentrasi B (atoms/cm3)

Gambar 13. Channel dengan lapisan epitaxial. Epitaxial layer

10e19 10e18 10e17 10e16 10e15

0

0.1

0.2

0.3

0.4

0.5

Kedalaman dari permukaan Si (µm)

Gambar 14. Profil impuritas dengan epitaxial channel Selain itu, dilaporkan juga bahwa dengan membentuk lapisan tipis SiGe (SixGey), channel mengalami ‘strain’, dan meningkatkan mobilitas carrier dalam MOS.

Metal Wiring (interconnect) Untuk wiring atau interconnect, material yang selama ini terus dipakai adalah metal Al. Ini disebabkan oleh resistivity Al yang cukup rendah, mudah diproses dengan Reactive Ion Etching (RIE, disebut juga dry etching atau plasma etching) dan terbentuknya lapisan oksida (Al2O3) yang stabil dipermukaan Al, yang berfungsi juga melindungi Al didalamnya. Tabel 7 menampilkan jenis logam dan resistivity serta titik didihnya. Titik didih adalah parameter yang menentukan performance metal untuk menentukan lifetime. Juga dapat dilihat bahwa Al memiliki resistivity nomor 4 terkecil setelah Ag, Cu dan Au. Resistivity (μΩ・cm) Titik leleh（℃）

Al 2.7 660

Mg 1.6 960

Au 2.4 1060

Cu 1.7 1090

Mo 5.6 2610

W 5.5 3390

TiN ～198

TaN 20～200

Tabel 7. Jenis metal pada wiring dan karakternya. Awal 70-an, Al memunculkan masalah Al spike, dimana Al terdifusi kedalam Silikon. Untuk mencegah ini, kedalam Al dicampurkan 1% Silikon, membentuk Al-Si alloy. Kemudian seiring

14


dengan miniaturisasi, densitas arus meningkat dalam wiring yang sangat tipis, menuntut pencampuran Cu (5%) didalam Al-Si, membentuk Al-Si-Cu. Selanjutnya, pada pertengahan 80-an, Ti, TiN dan WN digunakan sebagai barrier metal melindungi S/D dari sentuhan langsung Al. Untuk itu campuran Si tidak diperlukan lagi sehingga bahan wiring kemudian digunakan dalam bentuk Al-Cu alloy. Adapun jumlah lapisan wiring, pada pertengahan 80-an umumnya digunakan 2 lapis, dan saat ini telah mencapai 5～6 lapis sesuai dengan jumlah transistor dalam LSI chip. Juga, bagian contact dan via hole kemudian menggunakan material W, dan dengan itu meningkatkan performance interconnect. Mendekati wilayah 0,1µm, hambatan listrik pada Al mulai memunculkan masalah. Untuk itu penggunaan metal yang lebih rendah resistivitasnya menjadi perlu. Akhir 80-an, penggunaan Cu (Au dan Ag terlalu mahal) mulai diriset oleh berbagai lembaga dan perusahaan. Namun aplikasinya terbentur oleh masalah a.l: 1.Cu selama ini dikenal sebagai bahan yang mengkontaminasi Silikon karena difusinya yang tinggi, 2.susah diolah dengan plasma etching karena reaktantnya berbentuk zat padat, dan 3.tidak memiliki bentuk oksida yang stabil, dimana jika oksida tersebut terkelupas maka bagian bawahnya akan segera teroksidasi. Akan tetapi, pada tahun 1997 IBM dan Motorola mempelopori penggunaan Cu sebagai material interconnect, yang segera mendorong produsen lain untuk menggunakan bahan yang sama dalam produk LSInya.

15


Al-Si-Cu

Al-Si

Al Contact Poly-Si

Poly-Si

SiO2

SiO2

Poly-Si SiO2 Source

Source

Source

Silicon

Silicon

Silicon Al Spike (difusi Al ke dalam Si merusak karakter listrik MOS)

SiN

Al-Cu

Global wiring

W

TaN Cu

Al-(Si)-Cu

Intermediate wiring

Ti/TiN

W Source

Source

Silicon

Silicon

Local wiring

Source

Silicon

Gambar 15. Perubahan struktur dan material metal interconnect. Untuk aplikasi Cu, digunakan metode damascene, yaitu dengan lebih dahulu membentuk wadah pada insulator untuk Cu line berupa trench dan via hole. Setelah wadah terbentuk dengan lithograph dan plasma etching, kemudian barrier metal (Ta, TaN) dideposisi dengan metode sputtering dengan ketebalan sekitar 30nm. Kemudian dengan metode yang sama Cu-seed, yang akan menjadi benih awal kristalisasi Cu,

dideposisi. Selanjutnya dengan metode electro plating, Cu dideposisi di

seluruh permukaan wafer. Terakhir dengan menggunakan metode Chemical Mechanical Polishing (CMP), Cu diratakan setinggi wadah insulator yang telah disediakan. Bagian penting yang tidak boleh dilupakan adalah deposisi Etching Stopper atau Hard Mask untuk melindungi insulator dibawahnya dari kontaminasi Cu, dengan material insulator SiN, SiC, SiCN, SiO2 dll. Jika via dan trench diproses secara secara terpisah (mulai dari pembentukan wadah sampai proses Cu sampai CMP), disebut Single Damascene (SD) dan jika via dan trench dibentuk dalam satu siklus (2x lithograph dan etching dan 1x Cu proses sampai CMP) biasa disebut Dual Damascene (DD).

16


Photo resist Insulator (SiO2 atau low-k) SiN a. Setelah via etching dan trench lithograph

b. Setelah trench etching

3. Photoresist strip

Cu

TaN

Cu

Cuseed

. 4. Barrier metal (TaN) dan Cu-seed sputtering

5. Cu Electro Plating + Annealing

6. Setelah Cu-CMP (Chemical Mechanical Polishing)

Gambar 16. Skema sederhana Dual Damascene proses flow Gambar 17 menunjukkan beberapa persoalan yang dihadapi oleh proses damascene, terutama setelah CMP, yang dapat diatasi dengan optimalisasi mekanik (kecepatan spin dll), kimia (disebut juga slurry) dan cleaning setelah CMP. Cu

< 1µm

1～20µm

erosion (thinning)

micro scratch

key hole

30µm

Gambar 17. Tantangan CMP pada proses damascene Cu

Interlayer Dielectric (Insulator antar metal) Untuk generasi Al wiring, insulator yang digunakan adalah SiO2 dan BPSG (Boron Phosphate doped Silicate Glass). BPSG digunakan untuk menutupi permukaan yang tidak rata setelah Metal1 selesai dibentuk dan SiO2 dideposisi, karena BPSG akan mengalami reflow pada saat annealing. Setelah itu untuk tingkat perataan permukaan yang lebih tinggi, digunakan metode CMP. Pada generasi Cu, penggunaan SiO2 (nilai konstanta dielectric k=3,9) tidak terlalu membantu peningkatan performance interconnect. Ini mengikuti persamaan delay time τ＝R・C＝{ρ・(l/S)}・

17


{ε0・k・(S/d)}, dimana R adalah hambatan listrik metal wiring dan C adalah nilai capacitor interlayer dielectric. Untuk menurunkan nilaiρ, Al diganti dengan Cu, sedang untuk menurunkan nilai C, maka nilai k harus diturunkan dengan menggunakan low-k material (nilai k yang lebih kecil dari SiO2). Ini adalah kebalikan dari penggunaan high-k material pada Gate dielectric atau Capacitor pada DRAM. Dengan mengintroduksi molekul F kedalam SiO2, maka didapat SiOxFy (FSG : Fluorinated Silicate Glass) dengan nilai k=3,2~4,0. Kemudian dengan memasukkan ikatan Si:C atau Si:CH3 kedalam ikatan Si:O membentuk SiOC (disebut juga Organo Silicate Glass=OSG, atau Carbon Doped Oxide=CDO), bisa didapatkan nilai k sampai 2,7. Sedangkan untuk mendapatkan nilai yang lebih kecil, maka perlu dimasukkan pori-pori udara, yang didapatkan dengan mengurangi densitas molekul insulator. Adapun nilai minimum k adalah 1, yang merupakan nilai udara (atau vacuum), sehingga bentuk akhir dari insulator secara teori adalah airgap atau lapisan udara. Tabel 8 menunjukkan roadmap insulator yang diterbitkan pada tahun 1999, sesuai dengan nilai k dan tabel 9 menunjukkan jenis insulator menurut molekulnya. Akan tetapi pada kenyataannya, para produsen LSI termasuk Intel didesak untuk kembali pada FSG pada generasi 130nm (tahun 2002). Penyebab utamanya adalah, baik dengan mengintroduksi ikatan Si:C, apalagi dengan mengurangi densitas molekul insulator, maka akan didapat lapisan insulator yang lemah secara mekanik dan kimiawi, sehingga secara total reliabilitas lapisan diragukan. Gambar 18 menunjukkan persoalan yang dihadapi dalam proses integrasi Cu/low-k. Adapun jenis low-k (merek dagang) yang saat ini banyak diriset dalam proses integrasi adalah tipe CVD a.l : Aurora (k=2,7~2,4) dari perusahaan ASMI, Coral (k=3,0~2.5) Black Diamond (k=2,7~2,4)

dari Novellus System,

dari Applied Material dan Orion (k=2,2)

semuanya adalah tipe CDO, dan tipe Spin-on a.l : SiLK (k=2,6~2,0) NanoGlass dan FLARE (k=2,5~2,0)

dari Trikon Tech., dari Dow Chemical,

dari Honeywell, LKD (k=2,7~2,2) dari JSR, dan NCS

(k=2,25) dari Shokubai Kasei (Catalysts and Chemical Inc.), dll. Dengan metode Spin-on, nilai k yang lebih kecil didapat karena lebih mudah membentuk pori-pori udara dengan metode ini. Tapi dari segi kekuatan mekanik (hardness, modulus, adhesion dll) dan daya tahan kimiawi maka CVD masih mendapat tempat prioritas.

18


Tahun Teknologi nod (nm)

1999 180

Panjang Gate (nm) Jumlah lapisan metal Local (Al atau Cu) (nm) Intermediate (Al atau Cu) (nm) Global (Al atau Cu) (nm)

2000

140 120 6～7 6～7 500 450 640 575 1050 945 Fluorinated Silicate Glass (FSG)

Material insulator antar metal

konstanta permisivity (k-value) 3.5～4.0 k-value untuk DRAM 4.1 Tahun Teknologi nod (nm) Panjang Gate (nm) Jumlah lapisan metal Local (Al atau Cu) (nm) Intermediate (Al atau Cu) (nm) Global (Al atau Cu) (nm) Material insulator antar metal

2001

2003

2004

80 8 330 420 690 Organo Polymer, Inorganic

75 8 295 375 620

100 85 7 7～8 405 365 520 465 850 765 Hydrogen Silses Quioxane(HSQ)

3.5～4.0 4.1

2005 2008 100 70 65 45 8～9 9 265 185 340 240 560 390 Xerogel, Fluoro Polymer, Porous SiO2

konstanta permisivity (k-value) 1.6～2.2 k-value untuk DRAM 2.5～3.0

2002 130

2.7～3.5 4.1

2.7～3.5 3.0～4.1

2.2～2.7 3.0～4.1

2.2～2.7 3.0～4.1

2011 2014 50 35 32 22 9～10 9～10 130 95 165 115 275 190 Porous Dielectrics and Air Gap

1.5 2.5～3.0

< 1.5 2.0～2.5

< 1.5 2.0～2.3

Tabel 8. ITRS Roadmap terbitan 1999 untuk interlayer dielectric.

Low-k material

Silicon dioxide

Rumus kimia

SiO2

Nilai k

3.9～4.5

Metode deposisi

Fluorinated Silicate Glass (SiO2)x (SiO3F2)1-x

Polyimide

HSQ

Diamond like Carbon

Parylene-N

a)

SiO1.5H0.5

C

b)

3.2～4.0

3.1～3.4

2.9～3.2

2.7～3.4

2.7

PECVD

PECVD

Spin on

Spin on

PECVD

CVD

Low-k material

BCB

Fluorinated Polyimide

MSQ

Parylene-F

Fluorinated Amorphous Carbon

Teflon

Rumus kimia

c)

d)

SiO1.5(CH3)0.5

e)

a-C:F

(CF2CF2)n

Nilai k

2.6～2.7

2.5～2.9

2.6～2.8

2.4～2.5

2.3

2.1

Metode deposisi

Spin on

Spin on

Spin on

CVD

PECVD

Spin on

a)

CO

CO

CO

CO

b)

N

N

CH2

n

c)

CH2

Si

n

CH3

CH3

CH3

O

Si CH3

n

19


Low-k material

Mesoporous Porous-HSQ Silica

Porous Aero Gel

Porous PTFE

Porous-MSQ

Xerogels (Porous Silica)

Rumus kimia

SiO2

SiO1.5H0.5

SiO2

(CF2CF2)n

SiO1.5(CH3)0.5

SiO2

Nilai k

2

2

1.8～2.2

1.8～2.2

1.7～2.2

1.1～2.2

Metode deposisi

Spin on

Spin on

Spin on

Spin on

Spin on

Spin on

d)

O

O

O

F3C

CF3

OCF3

O N

O

O

x

O

O

F3CO

1-x

e) N

N

y

N

CF2 CF2

n

1-y

HSQ : Hydrogen SilsesQuioxane BCB : BenzoCycloButene MSQ : Methyl SilsesQuioxane Teflon : PTFE + 2,2 bis-trifluoromethyl 4,5 difluoro-1,3 dioxole PTFE : Poly TetraFluoroEthylene

Tabel 9. Jenis interlayer dielectric dan bentuk molekulnya. Kegagalan pembentukan Photoresist Poisoning

lithograph patterning. Corrosion

Uncontrolled trench deep

Cu fill

Voids

Post-CMP delamination

Dishing Uncontrolled etch bottom Etch profile

Electromigration : Barrier/Cu interface

Low-k damage during etch/ash

Via etch punch-through

Gambar 18. Tantangan dalam proses integrasi Cu/low-k

Capacitor dalam DRAM (Dynamic Random Access Memory) Tabel 10 menunjukkan trend dalam miniaturisasi DRAM. Untuk menjaga stabilitas muatan listrik dalam DRAM yang bisa rusak oleh radiasi sinar alpha dari ruang angkasa misalnya, dan berbagai noise lainnya, dibutuhkan nilai minimum capacitor sebesar 25 fF (femto = 10-15). Jadi nilai capacitor tidak bisa dikecilkan mengikuti miniaturisasi. Untuk mendapatkan nilai tersebut, maka sesuai dengan persamaan C＝ε0・k・(S/d), diperlukan perluasan permukaan S, penipisan tebal insulator d atau menaikkan nilai k (= material high-k). Pada 1Mbit DRAM, strukturnya adalah berupa plat datar. Memasuki generasi 4Mbit, struktur rumit 3 dimensi berupa stack (film berlapis) atau trench (wadah atau hole) diperlukan untuk mendapatkan luas permukaan S yang memadai. Dan saat ini, mengintroduksi material high-k pada capacitor telah dipikirkan dan diriset dengan serius, melebihi tingkat prioritas material high-k pada Gate dielectric rangkaian logic.

20


Tahun 1971 Kapasitas Memory (bit) 1k Design Rule (μm) 10 Voltase baterai (V) 20 Jenis transistor PMOS Tebal Gate dielectric (nm) 120 Kedalaman S/D Junction (μm) 1.5 Struktur Cell 3Tr Material Capacitor

1975 4k 8 12 NMOS 100 0.8

1979 1982 1985 16 64k 256k 5 3 2 12 5 5 NMOS NMOS CMOS 75 50 35 0.5 0.35 0.3 1Tr 1C Planar Capacitor SiO2

1988 1991 1994 1997 1999 1M 4M 16M 64M 256M 1 0.8 0.5 0.3 0.18 5 5 5 3.3～2.5 3.3～2.5 CMOS CMOS CMOS CMOS CMOS 25 20 15 12 6 0.25 0.2 0.15 0.12 0.1 3Dimensi Capacitor (Stack atau Trench) NO(Nitride Oxigen)

Tabel 10. Perkembangan DRAM sampai tahun 1999 a) Struktur Stack Tahun Teknologi nod (nm) Ukuran Cell (μm2)

1999 2002 2005 2008 2011 2014 180 130 100 70 50 35 0.26 0.1 0.044 0.018 0.0075 0.0031 Silinder Pedestal Pedestal Pedestal Pedestal Pedestal Struktur Capacitor MIS MIM MIM MIM MIM MIM Ta2O5 BST epi-BST ? ? Material Capacitor Ta2O5 Nilai k 22 50 250 700 1500 1500 poly-Si TiON W, Pt, Ru, RuO2, IrO2 Material Electroda bagian atas TiN W, Pt, Ru, SrRuO3 Material Electroda bagian bawa poly-Si RuO2, IrO2

b) Struktur Trench Tahun Teknologi nod (nm) Aspect Rasio (Deepth/Width) Kedalaman @ 35fF (μm) Material Capacitor

1999 180 30～40 6～7 NO

2002 130 40～45 5～6 NO

2005 100 50～60 5～6 NO

2008 70 60～70 4～5 high-k

2011 50 > 70 4～5 high-k

2014 35 > 70 5～6 high-k

Tabel 11. Roadmap DRAM versi 1999 untuk struktur Stack dan Trench Pergeseran material bergerak ke arah high-k dengan urutan SiO2 → NO (Si3N4-SiO2) → Ta2O5 → STO (Strontium Titanate = SrTiO3) → BST (Barium Strontium Titanate = Ba(x)Sr(1-x)TiO3) → PZT (Lead Zirconate Titanate = Pb{(Zr(x)Ti(1-x) O3). Untuk struktur stack, biasanya adalah berbentuk silinder. Bentuk ini dapat dipertahankan pada teknologi nod 180nm dengan memakai Ta2O5 yang memiliki nilai k=22. Pada generasi selanjutnya (130nm) maka dengan Ta2O5 bernilai k=50, bentuknya adalah berupa pedestal. Kemudian pada generasi 100nm dibutuhkan nilai k=250, yang bisa didapat dari material BST. Adapun struktur trench, dengan meningkatkan Aspect Ratio (AR = kedalaman/lebar trench) bisa didapatkan nilai capacitor yang memadai dengan material NO. Akan tetapi, bagaimanapun saat memasuki generasi 70nm nantinya maka material high-k akhirnya memang harus diintroduksi juga. Film Ta2O5 bisa didapatkan dengan metode CVD, dengan kemampuan step coverage (melapisi

21


bagian bawahnya persis mengikuti bentuk lapisan bawah tsb) yang cukup tinggi. Untuk memisahkan impuritas seperti molekul C dan H yang terdapat dalam CVD chamber, dilakukan annealing dengan suhu sekitar 800 . Namun proses annealing ini bisa mengubah bentuk non kristal Ta2O5 menjadi poly kristal, yang dapat memunculkan resiko kebocoran arus. Ini dapat dicegah dengan memasukkan 10-40% Al membentuk Ta1-xAlxO, atau dengan terlebih dahulu mendeposisi lapisan tipis Pt atau Ru dan Ta2O5 ditumbuhkan diatas material ini. Dengan cara ini didapatkan nilai k sebesar 50. Adapun film BST dapat diannealing dengan suhu yang lebih rendah: 650, dan diharapkan dapat segera menjadi kandidat capacitor setelah Ta2O5. Masalah penting lainnya adalah material elektroda. Selama ini film Pt banyak dipakai sebagai elektroda bagian atas dan bawah sekaligus. Tetapi pada generasi berikutnya, masalah etching, kontaminasi, efek terhadap barrier metal dll akan muncul ke permukaan. Untuk itu, saat ini banyak diriset material berupa RuO2/Ru dan IrO2/Ir yang diharapkan tidak hanya tahan terhadap efek-efek diatas, tapi juga memperbaiki nilai kebocoran arus pada capacitor.

4M

1M

Generasi

Word Line

Bit Line

Tr Capacitor

STC1

①

Stack Cell Plate

Planar

Struktur

② Trench

Trench

③

22


Generasi

64M

16M

①

Cylinder

STC2

①a

Multi-Fin

Struktur Fin

②

②a

Stack Trench

Substrate Plate

③ ③a

Generasi

1G

256M Multi-Cylinder + COB

high-k Cylinder

①a ①b

HSG (COB)

Struktur

②a

Buried Strap

SOI/ Trench (?)

③b

③a

23


Generasi

4G ~ high-k Pedestal

①b

Struktur

③b

Higher Aspect Ratio ???

Gambar 19. Perkembangan struktur DRAM

Penutup Disini telah diterangkan sedikit mengenai perkembangan CMOS, dilihat dari struktur dan material film tipis penyusunnya. Masih banyak lagi yang belum dapat diterangkan disini seperti jenis DRAM dan memori lainnya (Flash Memory, FeRAM, dll). Juga tulisan ini berdasarkan pada generasi 180nm, sedangkan saat ini telah dirilis produk massal untuk generasi 130nm dan telah diriset berbagai kemungkinan sampai pada generasi 45nm. ITRS pun telah merombak Roadmap 1999 dengan versi terbaru 2002. Bagian lain yang cukup menarik adalah sampai dimana hukum Moore bisa dipenuhi, baik dengan memodifikasi struktur MOS (Silicon on Insulator (SOI), Dual Gate, Tri Gate, all-Round Gate, Vertical Transistor, dll) atau dengan menggunakan material baru seperti high-k, low-k dielectric, Cu, Au, Ag dll. Juga menarik untuk memperhatikan bagaimana pusat-pusat LSI berpindah dari satu produsen ke produsen lain, negara ke negara lain. Sebagaimana diketahui bahwa untuk menanggung semua beban LSI mulai dari R&D hingga produksi massal adalah mustahil bagi satu produsen saja. Ini menuntut kerjasama antar produsen, bahkan yang pernah jadi rival sebelumnya, industri dengan negara dan universitas serta lembaga riset lainnya.

24


Referensi 1. Iwai Hiroshi, Ohmi Shunichiro, ‘High quality thin film required for scaled Silicon devices’, Oyo Buturi vol.69 No.1, p4-p14 2000. 2. S.M. Sze, ‘Semiconductor Devices –Physics and Technology-’, Bell Telephone Lab. Inc., 1985. 3. Tarui Yasuo, ‘Semiconductor Process Handbook’, Press Journal, 1996. 4. Endo Nobuhiro, Kobayashi Nobuyoshi, Wakamiya Wataru, ‘Semiconductor Manufacturing Materials for Beginners’, Kogyou Chosakai, 2002. 5. Maeda Kazuo, ‘Semiconductor Process for Beginners’, Kogyou Chosakai, 2002. 6. http://www.nanoelectronics.jp/index.htm 7. http://www.e-insite.net/semiconductor 8. http://public.itrs.net/ 9. http://www.intel.com/labs/index.htm?iid=devnav+lab& 10. http://pr.fujitsu.com/jp 11. http://www.selete.co.jp 12. http://www.samsung.com/Products/Semiconductor/index.htm

25

Fitr Tanjuang. Pendahuluan

Recommend Documents