HT Eurep Electronic. Nové možnosti testovacích programovacích nástrojů JTAG. Konference EVV Ing. Richard Pospíšil

HT Eurep Electronic

Nové možnosti testovacích programovacích nástrojů JTAG

Ing. Richard Pospíšil [email protected] 1

Copyright 2007, JTAG Technologies ©

Konference EVV 2011 7.6.2011 07/06/2011

Agenda -

2

Pár slov o firmě Testování a diagnostika Boundary scan Produkty JTAG Technologies


07/06/2011

HT-Eurep Electronic

www.hte.cz

Založen 1995 Činnost Elektronické součástky Zastoupení firem a distribuce jejich produktů Technická podpora, literatura,…

Vývojové prostředky pro elektroniku Překladače, emulátory Testovací systémy, programátory

3


07/06/2011

Komponenty

Dallas/Maxim

Silicon Laboratories Alliance Memory Brilliance Semi Supertex …

4


07/06/2011

Vývojové prostředky

Keil IAR Systems JTAG SMH Technology …

5


07/06/2011

Problémy při testování V současných složitých výrobních prostředích se stává obtížnější detekce a diagnostika strukturálních chyb, zvláště u vícevrstvých PCB, kde je omezený přístup k testovaným oblastem. -

Miniaturizace pouzder např. BGA, CSP, FCA atd. Vyšší hustota propojení (včetně vnitřních prokovů a mikropropojů) Tradiční testovací body mají dnes velikost pasivních komponent. Vyvedení všech signálů na povrch PCB je již téměř nemožné. Vliv lead-free technologie na strategie testování.

Nezbývá dost místa na testovací body pro ICT. Testovací body musí být menší a jejich počet snížen na nejmenší možný. 6


07/06/2011

TECHNOLOGICKÉ TRENDY - Zvyšování počtu vývodů

- Menší rozměr vývodů - Menší rozteč vývodů - Miniaturizace PCB a vodivých cest - Nové technologie - Surface mount / Fine Pitch - Multi-Chip-Moduly (MCM) - Chip-on-Board (COB) - QFP, BGA, µBGA, CSP - Flip-chip-attach (FCA) - System-in/on-package (SIP) 7


07/06/2011

TRENDY POUZDŘENÍ Hidden Joint Trend (package volume) For All High Pin Count Packages With IO >50

30000

80.00% 70.00%

25000

60.00% millions of units

20000

50.00%

15000 10000 5000 QFP

BGA

20 mm

30.00%

Hidden

10.00%

0

0.00% 2000

2001

2002

2003

2004

2005

TAB

15 mm

COB CSP

8

Visible

20.00%

30 mm

10 mm (.4 in.)

40.00%

FC

Změny velikosti pouzder a posun do oblasti použití typu BGA apod. vede ke snižování možnosti zjištění chyb jak pomocí ICT, AOI, tak i vizuální kontrolou


07/06/2011

% Hidden

Solder

• • • • •

X-Ray ( bez napájení) Insufficient Excess Cold Solder Marginal Joints Voids

• Extra Part • Bridging • Tombstone • Misaligned

In-Circuit

Electrical

•

Polarity (PCAP)

• • • •

Missing Gross Shorts Lifted Leads Bent Leads

• Shorts • Open • Inverted • Wrong Part

• Polarity

AOI (bez napájení) Placement 9


• • • • •

07/06/2011

Dead Part Bad Part In-System Programming Functionally Bad Short/Open on PCB

JTAG • At-speed memory tests • At-speed interconnect • Gate level diagnosis • Fault Insertion

VLIV LEAD-FREE PÁJENÍ NA TESTOVÁNÍ

Dopad většího množství zbytku tavidla - Vznik přechodového odporu na sondách: - Nové invazivnější tvary kontaktů - Agresívnější čištění - Kratší intervaly výměny sond - Opakované testování

Lead free pájené spoje přerušené - Nadměrným průhybem na testeru - Ostrými hroty sond - Vícečetným atakováním FPT

Problémy při opravách - Vysoká teplota přetavení : - Poškození součástky a/nebo PCB - Přerušení nebo zkrat u jiných komponent

10


07/06/2011

Boundary scan IEEE 1149.1

Použití boundary-scan jako alternativní testovací strategie : -

11

Poskytuje velké testovací pokrytí i složitých PCB návrhů Nabízí krátký vývojový cyklus testovacích postupů (bez přípravků). Nízké náklady. Má velké diagnostické rozlišení. Poskytuje infrastrukturu pro podporu in-system konfigurace. Podporuje analýzu testovatelnosti ještě před návrhem PCB, určením boundary-scan propojení, která nepotřebují testovací body.


07/06/2011

BOUNDARY-SCAN PŘEHLED (ARCHITEKTURA V OBVODU) Silicon nails

Data Register

Physical nails

Shift-DR Shift Bypass Shift IR

Internal Core Logic

M U X

TDI TDI

Bypass Identification Instruction

TCK TMS TRST

12


TAP Controller

07/06/2011

M U X

TDO TDO

PRINCIP PŘÍKAZU “EXTEST”

0 X

0

1

0

1

X

0

X

0

X

1

TDI

0

1

X

0

X

0

X

1

X

TDO

TDI

TDO EXTEST

TMS

1

EXTEST

TRST*

TRST*

Data Register Shift Output after Update and Capture phases :TDI =>XXXX0101001 1001010XXXX=> TDO

TCK

13


07/06/2011

BOUNDARY-SCAN POKRYTÍ CHYB 0 driver 1

0 sensor 1

D

S

EXTEST mód: pokrytí je: scancell - driver - bondwire - vývod – pájený spoj - propojení pájený spoj - vývod - bondwire - senzor - scancell

14


07/06/2011

IMPLEMENTACE NA ÚROVNI PCB TORS

SCAN BUFFERS

DRAM SRAM EDRAM

CONNEC

MICRO

FLASH

cPLD

TAP 2

or FPGA NON-SCAN BUFFERS

TAP 1

15

MEMOR I ES

EDGE

JTAG TEST & ISP CONTROLLER

PF 2111 DIOS DIGITAL I/O SCAN MODULE

CLUSTER


07/06/2011

BOUNDARY-SCAN „BEZPŘÍPRAVKOVÉ“ TESTOVÁNÍ

Schematic Capture

Device design Netlist & B.O.M

ATPG

In-Circuit or Functional Test 16


TPG 07/06/2011

IN-SYSTEM KONFIGURACE CPLD & FPGA

core logic

TDI

TDI

Bypass

core logic

TDO

TDI

Identification

TCK

TDO

Device 1

TCK

Bypass Identification

Instruction TMS

TAP Controller

TDI

Identification

Instruction TMS

Bypass

core logic

Instruction TMS

TAP Controller

TCK

Device 2

TAP Controller

Device 3

TMS

TCK

q In-System konfigurace již zapájených obvodů (odpadá potřeba skladovat předprogramované obvody). q SRAM-based např. CPLD a FPGA konfigurované pomocí specifických registrů – ostatní v BYPASS/HIGHZ. q Nový standard IEEE 1532 - in-system konfigurace. 17


07/06/2011

TDO

TDO

IN-SYSTEM KONFIGURACE FLASH PAMĚTÍ POMOCÍ 1149.1 “EXTEST”

DATA

BOUNDARY BOUNDARY SCAN DEVICE SCAN DEVICE

FLASH FLASH

DATA

MEMORY MEMORY ADDRESS

PC PC

ADDRESS

TAP

TAP CONTROLLER CONTROLLER POD POD

TDI TDO TMS TCK

Control

TAP

HIZ

TAP WE WE RDY/BUSY RDY/BUSY Vpp Vpp

Board - under - Test

Data, adresa a kontrolní signály přístupné přes boundary-scan data registry a bscan device v EXTEST modu. Flash programovací signály, jako WE, RDY/BUSY a VPP řízeny diskrétními IO piny z testovacího interface POD 18


07/06/2011

INTEGRACE BOUNDARY-SCAN A ICT

-

Obnova zájmu výrobců o integraci third-party boundary-scan přístrojů a software do komerčně dostupných in-circuit test platform.

-

Boundary-scan a ICT jsou doplňkové testovací metody, jejich kombinace často nabízí optimální testovací strategii s minimálními náklady a maximálním pokrytí chyb.

-

Vzájemná spolupráce third-party boundary-scan s ATE výrobci je klíčová pro přípravu optimálního řešení pro různé požadavky zákazníků

19


07/06/2011

Production

Stand Alone

Application Development

Test Application Data

• Test • FLASH • PLD

Functional Test

ICT

Application Validation FPT

20


07/06/2011

Products • • • • •

Development SW: JTAG ProVision Classic HSL JTAG Visualizer

• • • • •

Hardware: Controllers Embedded Tester Module IO Modules Tap Communicator

21


• • • •

07/06/2011

Production Alternatives: Stand Alone Functional Test ICT & FP integrations

JTAG ProVision

22


07/06/2011

Basic Structure Explorers View & manipulate settings

Design Data

Viewers

Project Database

See results

Generators Automatic Appl. Gener.

Models

23


07/06/2011

Project Explorer

Detailed Structure

Netlist Explorer B2B Con Editor

Netlist

TAP Con Editor Test/Flash/PLD Compilers

Device Mngr

Map(s)

Project Database

Test/Flash/PLD Executors

JT 37xx

Viewer TTR

Target

Models

Test Generation & Fault Coverage

BSDL

Flash Generation

Model Editor Model Wizard 24

PLD Generation Project Wizard


07/06/2011

Visualizer

Appl.Wizard

Viewer BSD

Help Site

25


07/06/2011

Net and Device Explorer

26


07/06/2011

Coverage report

27


07/06/2011

Device Type Manager

28


07/06/2011

Models for non-Bscan devices • • • • • • • • • • • • •

29

Used to: Enable / disable devices automatically in case Bscan access is provided Determine if a safe state for each net on the board can be accomplished Calculate Bscan access up to 10 levels deep through transparent devices like buffers and combinatorial logic Generate cluster test if non Bscan component pins are accessible by surrounding Bscan devices (CD12) Generate memory cluster tests (CD12) Features: Models are in binary format Model library provided with JTAG ProVision Model Editor to create / modify models for Passives and Logic Model IBIS import capabilities ABEL used for describing functionality of non Bscan device Models for memory devices are supplied by JTAG Technologies


07/06/2011

Truth Table Reporter

30


07/06/2011

Diagnostics

31


07/06/2011

Board 2 Board Connections • • •

Connectors on the same boards Between a board and a DIOS Between different boards

32


07/06/2011

Connecting the TAP’s • •

• • • •

33

Direct connections Switch Controller TAP’s and Board Tap’s Between connectors on the same board

TAP Extenders Streamed Chains System level devices TAP Communicator


07/06/2011

Benefits •

Minimal boundary-scan knowledge needed

•

Minimal knowledge of design needed

•

Minimal Learning curve

•

Minimal Application Development Time

•

Re-use model information for other projects

•

Applicable to single board and multi board designs

•

All information visible, nothing hidden

•

Netlist(s) are not modified

•

Infra might differ for every application

•

Can be used with existing production stations

•

Does generate input information for Visualizer

34


07/06/2011

Achieved level of Automation • • • • •

Automatic recognition of boundary-scan chain topology Automatic recognition of device types; scan and non-scan Automatic setting of devices as needed for an application Automatic board settings based on device models (disable buffer, transparent R, parallel R, …) Manual override settings at device and net level possible

If models are available for all device types on a PCB, then generation is a push button operation

35


07/06/2011

Controllers

36


07/06/2011

Controllers Sustained TCK Number of TAP’s Form Factor

JT3705

JT3705/USB

JT3707

JT3717

JT3727

»100 kHZ

100Hz - 6Mhz

40MHZ

40MHZ

40MHZ

2

2

4

4

4

Parallel

USB

PCI/PXI

PCI/PXI

PCI//PXI

Burst

USB2/Ether. /FW

Port

USB2/Ether. /FW USB2/Ether. /FW

ETT (Enhanced Throughput Technology)

No

No

No

Yes

Yes

Gang Test & FLASH

No

No

Yes

Yes

Yes

Option

Option

Yes

Yes

Yes

3v3

In 1v5 – 3v6

5v Tolerant

Out 0 – 4v1

Yes

Yes

Yes

SW Static I/O Control

No

No

Yes

Yes

Yes

Long TAP Cables

No

No

Yes

Yes

Yes

Image Buffer

No

No

No

64Mbit

128Mbit

Max FLASH Width

n.a.

n.a.

n.a.

256bit

256bit

AutoWrite SW Variable Thresholds

37


07/06/2011

JT 3705 / USB

38


07/06/2011

JT 37x7/TSI

39


07/06/2011

Production Alternatives

40


07/06/2011

Stand-alone PIP Packages •

•

41

Software – PSA – PIP/TS – PIP/LV – PIP/LW – PIP/VB – PIP/DLL – PIP/EXE

Production Stand Alone TestStand LabView LabWindows Visual Basic DLL Executables

Hardware – All JTAG Technologies controllers


07/06/2011

One development environment for all test methods Production Application development • Test • FLASH • PLD

Stand alone

Application data

F-Tester

Application validation

ICT

FPT

42


07/06/2011

JTAG Integration with ICT & Flying Probe Testers

43


07/06/2011

2 Types of Products •

Symphony Products:

– Sold by JTAG Technologies – Supported by JTAG Technologies + Local test services provider •

OEM products:

– –

44

Sold by OEM Supported 1st line by OEM; 2nd line by JTAG Technologies


07/06/2011

Overview of Product Updates JTAG Live parts

New Hardware

45


07/06/2011

JTAG ProVision: -

JFT: JTAG Functional Test 2010 Best in Test Award Winner

- Buzz added to ProVision - Differential pins and nets included in interconnect test - NAND Flash generation; new application type - MDOC added; new application type - Serial memories (generation) - Simplified instrument settings - Support for JT 2149/MPV added - Various problems fixed -…

46


07/06/2011

uP with Embedded Flash (see Spec Sheet) ü Type of Solution: ü Prog:

•

•

• R2R

Ready-to-Run; no customer application dev needed

• R2R + PA

R2R plus Programming Adapter

• Exe

Special executable; no customer application dev needed

• 1532 + util

Application development using JTAG ProVision / Pld

Library: • PV models

Application dev using JTAG ProVision / Flash

• APL templ.

Application dev using JTAG ProVision / Flash

AVRSVF from Atmel: • SVF file

47

With other devices in Bypass R2R, else Application development using JTAG ProVision / Pld


07/06/2011

New Hardware ü ü

48

JT 2149 / eMPV - 001 Further completed range of DIMM STM modules. The following STM modules are now available:


07/06/2011

Cluster Testing Alternatives

49


07/06/2011

Cluster from Boundary-scan technology point of view

From point of view of boundary-scan technology “cluster” is single or group of non-boundary-scan devices (in other words – devices which don’t support IEEE 1149.1std.) TDI

TDO

FPGA

CPLD

However, most of cluster interconnections can be tested by using boundaryscan technology 50


DSP

CLUSTER

07/06/2011

FPGA

Cluster Types •

Transparent – “Output = Input”

•

Combinatorial – Output direct function of Inputs

•

Sequential – Output function of Inputs and History (State)

•

Memory

– Output function of what was previously stored •

Mixed Signal – Circuit containing a mix of analog and digital signals

51


07/06/2011

Cluster Test Tools •

All cluster types are supported by: – ActiveTest (interactive; no diagnostics) – JFT

(coded by user; diagnostics may be part of user code)

•

(In the case of mixed signal clusters this can for example mean run ActiveTest step by step and read analog value from a multimeter)

•

Special, automated tools are available for

– Transparent devices – Combinatorial logic clusters – Memory clusters •

52

These special tools automatically generate the test and pin-level diagnostics is available


07/06/2011

Transparent Devices •

Natural description as interconnect (“Output = Input”) – Examples: Buffers, Multiplexers, Jumpers, Series-R’s – Pull-Up / Pull-Down R’s

•

Best supported by automatic Tools: – PV / Model

53


07/06/2011

Combinatorial Cluster •

Natural description by means of a truth table (vectors)

Inputs

•

54

Outputs

Best supported by automatic Tools: – PV / Model

(single device)

– PV / SLF, SDF

(single, or mutliple devices)


07/06/2011

Memory Cluster (mem, reg, FIFO) •

Natural description by – Control cycle, Addressbus, Databus

•

– Read:

Data := [ Address ]

– Write:

[ Address ] := Data

Best supported by automatic Tools: – PV / Model (single device) – PV / MCD

55


(single, or mutliple devices)

07/06/2011

Sequential Cluster •

Natural description by variables and flow control (loop contructs, etc.)

•

Constructs like If ... Then ... Else ; While ... ; Repeat ...; For ...

•

Beste supported by Tools: – PV / JFT

56


07/06/2011

Mixed Signal Cluster •

Requires representation of analog values and/or control of analog instruments in combination with boundary-scan

•

Natural description by “scripting”

•

Beste supported by Tools: – PV / JFT

57


07/06/2011

Summary Cluster Type

Suggested ProVision tool (see notes)

Diagnostics

Transparent Buf, Mux, Jmp, R

Autogen interconnect, Model

Yes, Auto generated

Pull-up / down R

Autogen interconnect, Model

Yes, Auto generated

1 logic device

Autogen, Model

Yes, Auto generated

1 or more devices

Autogen, SLF, SDF, Dic (files man. created)

Yes, based on dic file

Autogen, Model

Yes, Auto generated

Autogen, MCD

Yes, Auto generated

Sequential

JFT

If coded in Py module

Mixed signal

JFT

If coded in Py module

Combinatorial

Memory

Notes: 1. ActiveTest can be used for all types of clusters. No diagnostics 2. JFT can be used for all types of clusters. Diagnostics may be part of user code. 58


07/06/2011

HT Eurep Electronic. Nové možnosti testovacích programovacích nástrojů JTAG. Konference EVV Ing. Richard Pospíšil

Recommend Documents