Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto
Elemen Rangkaian Sekuensial: Latch dan Flip-flop TKC-305 - Sistem Digital Lanjut Eko Didik Widianto Sistem Komputer - Universitas Diponegoro
Tentang Kuliah � Sebelumnya dibahas tentang desain blok rangkaian
kombinasional beserta HDLnya. Nilai keluaran rangkaian ini hanya tergantung dari nilai sinyal yang diberikan di masukannya
� Rangkaian sekuensial, keluarannya tergantung juga dari
perilaku sebelumnya. Rangkaian ini menggunakan elemen penyimpan, yaitu � �
latch: set-reset (SR) dan data (D) flip-flop: data (DFF), toggle (TFF) dan JK
� Pokok Bahasan: �
Rangkaian logika yang dapat menyimpan informasi � � � �
� �
Flip-flop untuk menyimpan data 1 bit Register untuk menyimpan data n-bit Register geser untuk menggeser data register (kanan/kiri) Pencacah
Implementasi HDL rangkaian penyimpan Desain subsistem komputer
Rangkaian Sekuensial Latch Flip-flop
Kompetensi Dasar
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto
� Kompetensi dasar yang diharapkan � �
Mahasiswa akan mampu menjelaskan perbedaan antara latch dan flip-flop dengan tepat Mahasiswa akan mampu menjelaskan fungsi karakteristik latch (SR, D) dan flip-flop (D, T, dan JK) dengan tepat
Rangkaian Sekuensial Latch Flip-flop
� Referensi:
1. Bab 7: Stephen Brown and Zvonko Vranesic,
Fundamentals of Digital Logic with Verilog/VHDL, 2nd Edition, McGraw-Hill, 2005 2. Sumber-sumber lain dari internet
Bahasan
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto
Rangkaian Sekuensial Rangkaian Sekuensial Elemen Memori
Rangkaian Sekuensial Latch Flip-flop
Latch Latch SR Gated SR Latch Latch D (Data) Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
Bahasan Rangkaian Sekuensial Rangkaian Sekuensial Elemen Memori Latch Latch SR Gated SR Latch Latch D (Data)
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Rangkaian Sekuensial Elemen Memori
Latch Flip-flop
Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
Rangkaian Sekuensial Elemen Penyimpan dan Statenya
�
�
Rangkaian yang nilai keluarannya tidak hanya tergantung dari masukan saat ini, juga dari perilaku rangkaian sebelumnya Rangkaian mempunyai elemen penyimpan � �
�
Isi dari elemen penyimpan merepresentasikan keadaan (state) dari rangkaian Perubahan nilai masukan dapat menyebabkan keadaan rangkaian tidak berubah atau berubah ke keadaan baru Keluaran rangkaian berubah sesuai urutan keadaan sebagai hasil dari perubahan masukannya
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Rangkaian Sekuensial Elemen Memori
Latch Flip-flop
Contoh Sistem Kontrol Alarm (Mis: Alarm Mobil) �
Diinginkan rangkaian untuk mengontrol alarm �
Alarm merespon kontrol masukan On/Off � �
�
Alarm berbunyi saat sensor membangkitkan sinyal tegangan positif (Set) jika terjadi event tidak diinginkan � �
�
akan berbunyi saat On/Off = 1 mati saat On/Off = 0
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Rangkaian Sekuensial Elemen Memori
Latch Flip-flop
Diinginkan alarm tetap aktif (berbunyi) walaupun keluaran sensor tidak aktif (Set=0) Alarm dimatikan manual menggunakan kontrol Reset
Rangkaian ini memerlukan elemen memori untuk mengingat bahwa alarm telah aktif hingga datangnya sinyal Reset
Bahasan Rangkaian Sekuensial Rangkaian Sekuensial Elemen Memori Latch Latch SR Gated SR Latch Latch D (Data) Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Rangkaian Sekuensial Elemen Memori
Latch Flip-flop
Elemen Memori Dasar
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Rangkaian Sekuensial Elemen Memori
Latch Flip-flop
�
Elemen memori dasar: loop dengan 2 inverter �
Terdapat 2 keadaan (state) dengan perulangan tidak terbatas � �
�
Jika A=0, maka B akan terus bernilai 1 Jika A=1, maka B akan terus bernilai 0
Bagaimana mengubah keadaan?
Elemen Memori Terkontrol
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Rangkaian Sekuensial Elemen Memori
Latch Flip-flop
� �
Rangkaian menyediakan cara untuk mengubah state/keadaan, dengan sinyal Load Menggunakan TG (transmission gate) untuk mengontrol jalur feedback dan jalur data � �
Load=0, TG2=on: menyediakan jalur feedback untuk menyimpan nilai keluaran Load=1, TG1=on: data baru diumpankan ke elemen memori, bisa membangkitkan keadaan baru
Bahasan
Elemen Rangkaian Sekuensial: Latch dan Flip-flop
Rangkaian Sekuensial Rangkaian Sekuensial Elemen Memori
@2012,Eko Didik Widianto Rangkaian Sekuensial Latch Latch SR Gated SR Latch
Latch Latch SR Gated SR Latch Latch D (Data)
Latch D (Data)
Flip-flop
Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
Latch SR Elemen Memori dengan Gerbang NOR �
Elemen memori terkontrol dapat disusun menggunakan gerbang logika NOR � �
Set (S) dan Reset (R) menyediakan masukan untuk mengubah state/keadaan, Q, dari rangkaian Rangkaian tersebut membentuk latch SR � � �
Q tidak berubah saat R=S=0 Q=0 saat R=1 Q=1 saat R=0 dan S=1
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Latch SR Gated SR Latch Latch D (Data)
Flip-flop
Latch SR Dasar Rangkaian dan Tabel Karakteristik
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Latch SR Gated SR Latch Latch D (Data)
Flip-flop
�
Rangkaian dihubungkan secara cross-coupled
�
Saat R=S=0, rangkaian tetap berada di state saat ini �
Baik (Qa = 0 dan Qb = 1) atau (Qa = 1 dan Qb = 0)
�
Saat S=1 dan R=0, latch diset ke keadaan dimana Qa = 1 dan Qb = 0
�
Saat S=0 dan R=1, latch diset ke keadaan dimana Qa = 0 dan Qb = 1
�
Saat S=1 dan R=1, Qa = Qb = 0 →Kondisi race
Latch SR Dasar Diagram Pewaktuan
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Latch SR Gated SR Latch Latch D (Data)
Flip-flop
� Jika delay propagasi dari Qa dan Qb sama, osilasi di waktu t10
akan berlanjut secara tak terbatas � Di rangkaian realnya, mungkin terdapat perbedaan dalam delay dan latch berada di salah satu dari 2 keadaan � �
Tidak dapat ditentukan: kondisi race Sehingga, kombinasi S=R=1 merupakan kombinasi yang tidak diijinkan di latch SR
Analisis Latch SR Dasar
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Latch SR Gated SR Latch Latch D (Data)
Flip-flop
� Inisial, nilai Qa = 0 dan Qb = 1. State tetap sampai t2 karena S = R = 0 � Saat t2 , nilai S=1 menyebabkan Qb = 0 dan kemudian menyebababkan Qa = 1. State tetap sampai t4 karena S = R = 0 � Saat t4 , nilai R=1 menyebabkan Qa = 0 dan kemudian menyebababkan Qb = 1 � Saat t5 , nilai S=1 memaksa Qb = 0 dan saat t6 , nilai S=0 nilai Qb kembali ke 1. State tetap sampai t8 � Saat t8 , nilai S=1 menyebabkan Qb = 0 dan Qa = 1 � Saat t9 , nilai R=1 memaksa Qa = 0 � Saat t10 , nilai R=0 dan S=0 bersamaan, memaksa Qa = Qb = 1 �
Tapi nilaiQa = Qb = 1 memaksaQa = Qb = 0 (osilasi) →kondisi race
Implementasi Latch SR �
Rangkaian alarm menggunakan elemen penyimpan berupa latch SR � � �
Masukan Reset dihubungkan dengan R, Set dengan S Keluaran On/Off dihubungkan dengan Qa Kondisi inisial: reset, alarm mati.
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Latch SR Gated SR Latch Latch D (Data)
Flip-flop
Kode HDL Latch SR Dasar Secara Struktural Menggunakan Rangkaian
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial
0����� ���������������� ����� �� ����� �� ������ ��� ������ �� �� ��� ������������ ��� ������������
Latch Latch SR Gated SR Latch Latch D (Data)
Flip-flop
���0������ Latihan: simulasikan kode di atas!
Kode HDL Latch SR Dasar Secara Perilaku Menggunakan Tabel Karakteristik
0����� ��������� ����� �� ����� �� ������ ��� ��� ������ ��� �� �� ������ ��� �� � �� �� �� ��� ����� ���� ������� ������ ����� ������� ������� ��� ������ ����� ������ ������ ��� ������ ����� ������ ������ ��� ������ ����� ������ ������ ��� ������ ������� ��� ���0������ Latihan: simulasikan kode di atas!
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Latch SR Gated SR Latch Latch D (Data)
Flip-flop
Bahasan
Elemen Rangkaian Sekuensial: Latch dan Flip-flop
Rangkaian Sekuensial Rangkaian Sekuensial Elemen Memori
@2012,Eko Didik Widianto Rangkaian Sekuensial Latch Latch SR Gated SR Latch
Latch Latch SR Gated SR Latch Latch D (Data)
Latch D (Data)
Flip-flop
Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
Gated SR Latch Rangkaian, Tabel Karakteristik
� Latch SR dasar mengubah statenya saat masukannya berubah � Seringkali diinginkan untuk menambah satu sinyal enable ke latch SR dasar �
Digunakan untuk mengontrol kapan rangkaian dapat mengubah state-nya �
�
Saat disable, apapun nilai R dan S tidak akan mempengaruhi state atau keluaran
Disebut sebagai gated SR latch �
Sinyal Clk sebagai pengontrol
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Latch SR Gated SR Latch Latch D (Data)
Flip-flop
Gated SR Latch Diagram Pewaktuan
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Latch SR Gated SR Latch Latch D (Data)
Flip-flop
�
Latch set (Q=1) saat S=1, R=0 dan Clk=1
�
Latch reset (Q=0) saat R=1, S=0 dan Clk=1
�
Keadaan saat S=R=1 dihindari, menyebabkan keluaran undefined
Kode HDL Gated SR Latch 0����� ��������������� ����� �� ����� �� ����� ���� ������ �� ������ �� �� ������ ��� �� � �� ���� ����� �� �������� ����� ���� ������ ��� ���� ����� ���� ������� ������ ����� ���� ������ ��� ������ ����� ���� ����� ��� ������ ����� ���� ����� ��� ������ ����� ���� ����� ��� ������� ��� ���� ���0������ Latihan: simulasikan kode di atas!
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Latch SR Gated SR Latch Latch D (Data)
Flip-flop
Gated SR Latch Rangkaian dengan Gerbang NAND
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Latch SR Gated SR Latch Latch D (Data)
Flip-flop
�
Masukan S dan R dibalik dibandingkan dengan rangkaian dengan gerbang AND
�
Gerbang NAND memerlukan transistor lebih sedikit daripada gerbang AND
Bahasan Rangkaian Sekuensial Rangkaian Sekuensial Elemen Memori
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Latch SR Gated SR Latch
Latch Latch SR Gated SR Latch Latch D (Data) Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
Latch D (Data)
Flip-flop
Gated D (Data) Latch �
Gated latch lainnya adalah D latch �
Mempunyai sebuah masukan data, D �
� �
Tidak akan terjadi kondisi race seperti latch RS
Menyimpan nilai masukan dengan kontrol sinyal clock Digunakan di rangkaian yang perlu menyimpan nilai � � �
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Latch SR Gated SR Latch Latch D (Data)
Flip-flop
Misalnya ’mengingat’ nilai keluaran dari rangkaian adder/substractor Latch dapat dikatakan sebagai elemen penyimpan 1-bit Diimplementasikan dengan 18 transistor CMOS
Gated D (Data) Latch Simbol, Tabel Karakteristik dan Diagram Pewaktuan
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Latch SR Gated SR Latch Latch D (Data)
Flip-flop
�
Selama Clk=1 dapat terjadi lebih dari 1 perubahan state. Contoh di t3
Gated D (Data) Latch Kode HDL
0����� �������������� ����� ������� ���� ������ ��� �� ������ ��� ���� �� ������ ��� �� ���� �����
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Latch SR Gated SR Latch Latch D (Data)
Flip-flop
�� ���� �� �� ����� � � �� ���� � ��� ��� ���� ����� � � �� ���� � ��� ��� ���� ���0������ Latihan: simulasikan kode di atas!
Sensitivitas Elemen Storage
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto
� �
Sensitivitas elemen storage: Level-sensitive dan Edge-triggered Level-sensitive: state dan keluaran elemen dikontrol oleh level masukan clock (0 atau 1) �
Latch adalah elemen storage dengan level-sensitive � �
�
Clk=0, maka state dan keluaran tidak berubah Clk=1, maka state dan keluaran berubah
Edge-triggered: state dan keluaran elemen hanya berubah di titik transisi nilai clock � �
Positive-edge: transisi sinyal clock dari 0 ke 1 Negative-edge: transisi sinyal clock dari 1 ke 0
Rangkaian Sekuensial Latch Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
Flip-flop
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial
�
Rangkaian latch (gated) merupakan level-sensitive �
�
State dapat berubah lebih dari sekali selama periode ’aktif’ dari sinyal clock
Flip-flop � �
Latch Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
Elemen penyimpan dengan menggunakan prinsip gated latch Statenya berubah hanya sekali dalam satu periode clock
Bahasan Rangkaian Sekuensial Rangkaian Sekuensial Elemen Memori
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-flop
Latch Latch SR Gated SR Latch Latch D (Data) Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
Edge-triggered Flip-flop Positive-edge dan Negative-edge D Flip-flop
�
Dua tipe rangkaian: �
positive-edge triggered D flip-flop �
�
rangkaian merespon di transisi positif sinyal clock
negative-edge triggered D flip-flop �
Struktur, Simbol dan Diagram Pewaktuan
Berisi 2 buah gated D latch (38 transistor CMOS) � �
@2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
rangkaian merespon di transisi negatif sinyal clock
Master-slave D Flip-flop �
Elemen Rangkaian Sekuensial: Latch dan Flip-flop
master mengubah statenya saat clock = 1 slave mengubah statenya saat clock = 0
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
Master-slave D Flip-flop: Perilaku
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T
� Saat clock=1, master melihat nilai dari sinyal masukan D, slave tidak berubah �
Flip-flop JK
Qm mengikuti perubahan D, dan Qs konstan
� Saat clock=0, master berhenti mengikuti perubahan nilai masukan D, sebaliknya slave merespon masukan Qm dan mengubah statenya �
Karena Qm tidak berubah selama clock=0, slave hanya mengubah statenya sekalis aja selama satu siklus clock
� Dari sudut pandang keluaran � �
Rangkaian mengubah Qs (keluaran flip-flop) di titik transisi negatif sinyal clock (perubahan dari 1→0) Disebut negative-edge flip-flop
Positive-Edge-Triggered Flip-flop � Rangkaian berfungsi sama dengan master-slave D flip-flop
dapat dibentuk dengan 6 gerbang NAND (24 transistor)
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
� Saat clock = 0, keluaran gerbang 2 dan 3 tinggi � �
P1 = P2 = 1, keluaran latch tidak berubah, berada di state saat ini (present state) P4 = D dan P3 = D
� Saat clock = 1, nilai P3 dan P4 ditransmisikan lewat gerbang 2
dan 3 �
P2 = D dan P1 = D, sehingga Q = D dan Q = D
Negative-Edge-Triggered Flip-Flop
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-flop Edge-Triggered D Flip-flop
�
disusun dengan menggantikan gerbang NAND dengan NOR di rangkaian sebelumnya
Kode HDL D Flip-Flop (Positive-Edge-Triggered)
D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial
0����� ���� ����� �� ����� ���� ������ ��� �� ������ ��� ���� �� ������ ��������� ���� ����� � � �� ���� � ��� ���� ���0������ Latihan: simulasikan kode di atas!
Latch Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
Efek Delay Propagasi �
Sebelumnya efek delay propagasi diabaikan �
�
Dalam prakteknya, delay ini perlu diperhatikan
Di gated D latch (negative-edge) �
nilai D harus tidak berubah (stabil) saat transisi clock dari 1 ke 0 � � �
Waktu minimum dimana sinyal D harus stabil sebelum transisi clock disebut setup time (tsu ) Waktu minimum dimana sinyal D harus stabil setelah transis clock disebut hold time (th ) Nilai tipikal di CMOS: tsu = 3ns dan th = 2ns
Membandingkan Elemen Penyimpan Data Latch, Positive-edge DFF dan Negative-edge DFF
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
Bahasan
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto
Rangkaian Sekuensial Rangkaian Sekuensial Elemen Memori
Rangkaian Sekuensial Latch Flip-flop
Latch Latch SR Gated SR Latch Latch D (Data)
Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
Masukan Preset dan Clear � Diinginkan untuk mengeset keluaran flip-flop (Q = 1) atau meng-clear-kannya (Q = 0) � �
Flip-flop umumnya mempunyai masukan preset dan clear Input ini asinkron (tidak tergantung dari sinyal clock) �
�
Keluaran Q berubah seketika saat preset atau clear aktif
Contoh aplikasi di rangkaian pencacah n bit � �
Dibuat dengan n buah flip-flip Untuk mereset ke nilai awal digunakan clear dan mengeset ke nilai tertinggi dengan preset
posedge triggered DFF
negedge triggered DFF
� Jika Preset = 0, keluaran Q = 1 � Jika Clear = 0, keluaran Q = 0
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
Masukan Preset dan Clear Master-Slave D Flip-flop (negedge DFF)
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
Masukan Preset dan Clear Posedge-triggered D Flip-flop (posedge DFF)
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
D Flip-Flop dengan Clear Sinkron
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
�
Flip-flop beroperasi normal saat masukan Clear = 1
�
Jika Clear=0, maka di transisi positif clock berikutnya, keluaran flip-flop Q = 0
Kode HDL DFF dengan Preset dan Clear (Asinkron) 0����� ������� ����� �� ����� ���� ����� ������� ����� ������ ������ ��� �� ������ ��� ���� �� ������ ��������� ���� ����� � � �� ���� � ��� ���� ������ �������� �� ������ ����� �� ����������� ����� � � �� ���� � �� ��� �� ���������� ����� � � �� ���� � �� ��� ��� ���0������ Latihan: simulasikan kode di atas!
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
DFF dengan Preset dan Clear Sinkron
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto
0����� ������� ����� �� ����� ���� ����� ������� ����� ������ ������ ��� �� ������ ��� ���� �� ������ ��������� ���� ����� �� ����������� ����� � � �� ���� � �� ��� ���� �� ���������� ����� � � �� ���� � �� ��� ���� ����� � � �� ���� � ��� ��� ���� ���0������
Rangkaian Sekuensial Latch Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
Latihan: simulasikan kode di atas!
Bahasan Rangkaian Sekuensial Rangkaian Sekuensial Elemen Memori
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-flop
Latch Latch SR Gated SR Latch Latch D (Data) Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
Flip-flop T (Toggle) Rangkaian, Tabel Karakteristik dan Diagram Pewaktuan � Menggunakan sebuah posedge D flip-flop dan rangkaian logika untuk mendrive masukannya � Feedback membuat sinyal masukan D sama dengan nilai Q atau Q di bawah kontrol sinyal T � � �
Saat T = 1 → state rangkaian ’toggle’ Saat T = 0 → statenya tetap Digunakan sebagai elemen di rangkaian pencacah
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
T (Toggle) Flip-Flop Kode HDL (Positive-edge Triggered)
0����� ���� ����� �� ����� ���� ������ �� ������ ���� �� ��� �� ��� ����� ������ ��������� ���� ����� �� ������ � � ��� ���� � � �� ���� � ��� ���� ���0������
Latihan: simulasikan kode di atas!
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
Bahasan Rangkaian Sekuensial Rangkaian Sekuensial Elemen Memori
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-flop
Latch Latch SR Gated SR Latch Latch D (Data)
Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
Flip-flop JK �
�
Flip-flop JK dapat diturunkan dari flip-flop D, dengan menggunakan 2 masukan J dan K, sehingga D = JQ + K Q Flip-flop JK mengkombinasikan perilaku flip-flop SR dan flip-flop T � �
J = S dan K = R untuk semua nilai, kecuali untuk J = K = 1 (flip-flop SR) Jika J=K=1, flip-flop men-toggle statenya seperti flip-flop T
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
Flip-flop JK Diagram Pewaktuan
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
JK Flip-Flop Kode HDL (Positive-edge Triggered)
0����� ����� ����� �� ����� �� ����� ���� ������ �� ������ ���� �� ��� �� ��� ����� ������ ��������� ���� ����� ���� ������� ������ � � �� ������ � � �� ������ � � �� ������ � � ��� ������� ���� � ��� ���� ���0������
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK
