2012. Eko Didik Widianto. Teknik Sistem Komputer - Universitas Diponegoro

Elemen Rangkaian Sekuensial: Latch dan Flip-op @2011,Eko Didik Widianto

Elemen Rangkaian Sekuensial: Latch dan Flip-op

Rangkaian Sekuensial

Kuliah#11 TSK205 Sistem Digital - TA 2011/2012

Flip-op

Latch Dasar Ringkasan Lisensi

Eko Didik Widianto Teknik Sistem Komputer - Universitas Diponegoro

Umpan Balik


I

Sebelumnya dibahas tentang rangkaian kombinasional yang nilai keluarannya di suatu saat hanya ditentukan oleh nilai-nilai masukannya pada saat itu I

I

I

multiplekser, dekoder, demultiplekser, enkoder dan code converter Peraga 7-segmen

Teorema ekspansi Shannon untuk mendesain rangkaian logika menggunakan multiplekser

Rangkaian Sekuensial Latch Dasar Flip-op Ringkasan Lisensi

Tentang Kuliah #11


I

Membahas tentang rangkaian sekuensial yang keluarannya tidak hanya tergantung dari masukan saat ini, juga dari nilai keluaran sebelumnya I elemen penyimpan I

Rangkaian ini membutuhkan nilai dari sinyal logika Element penyimpan: latch dan ip-op untuk menyimpan informasi 1 bit I I

Latch: D-latch, RS-latch Flip-op: perbedaannya dengan latch, master-slave D ip-op, edge-trigerred ip-op, T ip-op dan JK ip-op


Kompetensi Dasar

I

I

Setelah mempelajari bab ini, mahasiswa akan mampu:

1. [C2] Mahasiswa akan mampu menjelaskan perbedaan antara latch dan ip-op 2. [C4] Mahasiswa akan mampu menjelaskan fungsi karakteristik D-latch, RS-latch 3. [C4] Mahasiswa akan mampu menjelaskan fungsi karakteristik ip-op (D, T, dan JK)

Link I

I

Website: http://didik.blog.undip.ac.id/2012/02/24/ kuliah-sistem-digital-tsk-205-2011/ Email: [email protected]

Elemen Rangkaian Sekuensial: Latch dan Flip-op @2011,Eko Didik Widianto Rangkaian Sekuensial Latch Dasar Flip-op Ringkasan Lisensi

Bahasan Rangkaian Sekuensial Latch Dasar Latch SR Gated Latch D (Data) Flip-op Master-slave D Flip-op Edge-triggered Flip-op Flip-op Toggle (T) Flip-op JK Ringkasan Lisensi



Elemen Penyimpan dan Statenya


I

I

Rangkaian yang nilai keluarannya tidak hanya tergantung dari masukan saat ini, juga dari nilai keluaran sebelumnya Rangkaian mempunyai elemen penyimpan I keadaan I

I

Isi dari elemen penyimpan merepresentasikan (state) dari rangkaian Perubahan nilai masukan dapat menyebabkan keadaan rangkaian tidak berubah atau berubah ke keadaan baru Rangkaian berubah sesuai urutan keadaan sebagai hasil dari perubahan masukannya


Contoh

Sistem Kontrol Alarm (Mis: Alarm Mobil) I

Diinginkan rangkaian untuk mengontrol alarm I On/O

Alarm merespon kontrol masukan I I

I

Alarm berbunyi saat sensor membangkitkan sinyal tegangan positif (Set ) jika terjadi event tidak diinginkan I

I

I

akan berbunyi saat On/O = 1 mati saat On/O = 0

Diinginkan alarm tetap aktif (berbunyi) walaupun keluaran sensor tidak aktif (Set=0) Alarm dimatikan manual menggunakan kontrol Reset

Rangkaian ini memerlukan elemen memori untuk mengingat bahwa alarm telah aktif hingga datangnya sinyal Reset


Elemen Memori


Latch

Elemen Rangkaian Sekuensial: Latch dan Flip-op @2011,Eko Didik Widianto Rangkaian Sekuensial

I

I

Elemen memori terkontrol di atas membentuk latch (pengunci) Latch merupakan elemen penyimpan 1-bit I

Untuk menyimpan 1-bit data/state diperlukan 1 buah latch

Latch Dasar

Latch SR Gated Latch D (Data)

Flip-op Ringkasan Lisensi


Elemen Rangkaian Sekuensial: Latch dan Flip-op @2011,Eko Didik Widianto Rangkaian Sekuensial Latch Dasar



Latch SR

Elemen Memori dengan Gerbang NOR I

Rangkaian latch dapat disusun menggunakan gerbang logika NOR (selain dengan TG) Masukannya, Set (S) dan Reset (R), digunakan untuk mengubah state/keadaan, Q, dari rangkaian Rangkaian tersebut membentuk latch SR I

I




I

Perilaku rangkaian: Jika R=S=0, maka state tidak berubah (terkunci) Jika R=1 (S=0 atau S=1), maka state Q=0 Jika R=0 dan S=1, maka state Q=1 I I I

Latch SR

Rangkaian dan Tabel Karakteristik



Rangkaian dihubungkan secara cross-coupled I Saat R=S=0, rangkaian tetap berada di state saat ini I

I

I I I

Baik (Qa = 0 dan Qb = 1) atau (Qa = 1 dan Qb = 0)

Saat S=1 dan R=0, latch diset ke keadaan dimana Qa = 1 dan

Qb = 0

Saat S=0 dan R=1, latch diset ke keadaan dimana Qa = 0 dan

Qb = 1

Saat S=1 dan R=1, Qa = Qb = 0 →Kondisi race I

Terjadi osilasi antara Qa = Qb = 0 dan Qa = Qb = 1


Latch SR


Diagram Pewaktuan

@2011,Eko Didik Widianto Rangkaian Sekuensial Latch Dasar



Jika delay propagasi dari Q dan Q sama, osilasi di waktu akan berlanjut secara tak terbatas I Di rangkaian realnya, mungkin terdapat perbedaan dalam delay dan latch berada di salah satu dari 2 keadaan Tidak dapat ditentukan Sehingga, kombinasi S=R=1 merupakan kombinasi yang tidak diijinkan di latch SR I

t10

I I

a

b

Gated SR Latch

Rangkaian, Tabel Karakteristik I Latch SR dasar mengubah statenya saat masukannya berubah I Seringkali diinginkan untuk menambah satu sinyal enable ke latch SR dasar I Sinyal enable diberikan oleh masukan Clk I Digunakan untuk mengontrol kapan rangkaian dapat mengubah state-nya I Saat Clk=0 state tidak berubah, saat Clk=1 state tergantung masukan S dan R I Disebut sebagai gated SR latch




Gated SR Latch Diagram Pewaktuan




I

I

Keadaan saat S=R=1 dihindari, menyebabkan keluaran undened Latch set saat Q=1 dan latch reset saat Q=0

Gated SR Latch

Rangkaian dengan Gerbang NAND




I

I

I

Masukan S dan R dibalik dibandingkan dengan rangkaian dengan gerbang AND Gerbang NAND memerlukan transistor lebih sedikit daripada gerbang AND Akan lebih banyak digunakan daripada Gated SR Latch dengan NOR

TTL IC I I

Latch SR NOR: CD4043BE (Texas) Latch SR NAND: CD4044BE (Texas), 54LS279 , 74LS279 (Quad SR LAtch)








Gated D (Data) Latch I I

Latch dapat digunakan sebagai elemen memori untuk sistem alarm di contoh sebelumnya Gated latch lainnya adalah D latch I

Mempunyai sebuah masukan data, D Tidak akan terjadi kondisi race seperti latch RS Menyimpan nilai masukan dengan kontrol berupa sinyal clock Digunakan di rangkaian yang perlu menyimpan nilai I

I

I

I

I

I

Misalnya 'mengingat' nilai keluaran dari rangkaian adder/substractor Latch dapat dikatakan sebagai elemen penyimpan 1 bit data Diimplementasikan dengan 18 transistor CMOS




Gated D (Data) Latch

Simbol, Tabel Karakteristik dan Diagram Pewaktuan




Sensitivitas Sinyal I

Sensitivitas elemen storage: Level-sensitive dan Edge-triggered Level-sensitive: keluaran elemen dikontrol oleh level masukan clock (0 atau 1) Edge-triggered: keluaran elemen hanya berubah di titik transisi nilai clock Positive-edge: transisi sinyal clock dari 0 ke 1 Negative-edge: transisi sinyal clock dari 1 ke 0 I

I

I I

I

Latch merupakan elemen penyimpan dengan sensitivitas level I clk = D I

Selama clock 1 nilai keluaran akan tergantung dari nilai masukan Dalam satu periode clock bisa terjadi lebih dari 1 perubahan state keluaran Q I

Ini akan membedakannya dengan elemen penyimpan ip-op yang akan dibahas berikutnya




Flip-op

I


Rangkaian latch (gated) merupakan level-sensitive I lebih dari sekali

State dapat berubah 'aktif' dari sinyal clock I

I

Untuk logika positif, periode aktif adalah saat clk=1. Dan sebaliknya

Flip-op I I

I

selama periode

Elemen penyimpan 1 bit Statenya berubah hanya sekali dalam satu periode clock Tipe: master-slave ip-op dan edge-triggered ip-op

@2011,Eko Didik Widianto Rangkaian Sekuensial Latch Dasar Flip-op

Master-slave D Flip-op Edge-triggered Flip-op Flip-op Toggle (T) Flip-op JK

Ringkasan Lisensi


Elemen Rangkaian Sekuensial: Latch dan Flip-op @2011,Eko Didik Widianto Rangkaian Sekuensial Latch Dasar Flip-op


Ringkasan Lisensi

Master-slave D Flip-op

Struktur, Simbol dan Diagram Pewaktuan I

Dibentuk dari 2 buah gated D latch (38 transistor CMOS): sebagai master dan slave I master I slave

mengubah statenya saat clock = 1 mengubah statenya saat clock = 0



Ringkasan Lisensi

Master-slave D Flip-op: Perilaku I

Saat clock=1, master melihat nilai dari sinyal masukan D, slave tidak berubah I Q Qs m

mengikuti perubahan D, dan konstan

I

Saat clock=0, master berhenti mengikuti perubahan nilai masukan D, sebaliknya slave merespon masukan Qm dan mengubah statenya I Qm

Karena tidak berubah selama clock=0, slave hanya mengubah statenya sekalis aja selama satu siklus clock

I

Dari sudut pandang keluaran I Qs I

Rangkaian mengubah (keluaran ip-op) di titik transisi negatif sinyal clock (perubahan dari 1→0) Disebut negative-edge-triggered D Flip-op



Ringkasan Lisensi

Efek Delay Propagasi I

I

Sebelumnya efek delay propagasi diabaikan

Dalam prakteknya, delay ini perlu diperhatikan Di master-slave D ip-op (negative-edge) nilai D harus tidak berubah (stabil) saat clock berubah dari 1 ke 0 (transisi turun)


I

@2011,Eko Didik Widianto

I


I

I

I

Waktu minimum dimana sinyal D harus stabil sebelum transisi clock turun disebut setup time (tsu ) Waktu minimum dimana sinyal D harus stabil setelah transisi clock disebut hold time (th ) Nilai tipikal di CMOS: tsu = 3ns dan th = 2ns

Latch Dasar Flip-op


Ringkasan Lisensi

I

Untuk positive-edge triggered?




Ringkasan Lisensi

Edge-triggered Flip-op I

Rangkaian berfungsi sama dengan master-slave D ip-op dapat dibentuk dengan 6 gerbang NAND (24 transistor)



Ringkasan

Saat clock = 0, keluaran gerbang 2 dan 3 tinggi I P 1 = P 2 = 1, keluaran latch tidak berubah, berada di present statenya I P 3 = D dan P 4 = D I Saat clock = 1, nilai P3 dan P4 ditransmisikan lewat gerbang 2 dan 3 I P 2 = D dan P 1 = D , sehingga Q = D dan Q = D I

Lisensi

Disiplin Pewaktuan

Untuk dapat beroperasi dengan reliabel, P 3 dan P 4 harus stabel saat clock berubah dari 0 ke 1 (transisi naik) Setup time dari ip-op sama dengan delay dari masukan D lewat gerbang 4 dan 1 ke P 3 Hold time diberikan oleh delay lewat gerbang 3, sebab sekali P2 stabil, perubahan di D tidak akan berpengaruh (mengubah state) I Harus dipastikan bahwa setelah clock berubah ke 1, setiap perubahan di D tidak akan mempengaruhi keluaran latch selama clock=1 Kasus 1: jika D=0 saat transisi naik clock, maka P2=0 yang akan membuat keluaran gerbang 4 sama dengan 1 selama clock=1, apapun nilai dari masukan D Kasus 2: jika D=1 saat transisi naik clock, maka P1=0 yang memaksa keluaran gerbang 1 dan 3 sama dengan 1, apapun nilai dari masukan D Sehingga, ip-op akan mengabaikan perubahan masukan D selama clock=1

I

I

I

I

I

I



Ringkasan Lisensi

Edge-triggered Flip-op

Positive-edge dan Negative-edge D Flip-op I

Dua tipe rangkaian: I positive-edge triggered D ip-op I I

rangkaian merespon di transisi positif sinyal clock

negative-edge triggered D ip-op I I

rangkaian merespon di transisi negatif sinyal clock disusun dengan menggantikan gerbang NAND di atas dengan NOR



Ringkasan Lisensi

Membandingkan Elemen Penyimpan Data Latch, Positive-edge DFF dan Negative-edge DFF

I

Elemen storage: Level-sensitive, positive-edge-sensitive, dan negative-edge-sensitive



Ringkasan Lisensi

Masukan Preset dan Clear di DFF I

Diinginkan untuk mengeset sebuah ip-op (Q = 1) atau meng-clear-kannya (Q = 0) Flip-op umumnya mempunyai masukan preset dan clear Input ini asinkron (tidak tergantung dari sinyal clock) Keluaran Q berubah seketika saat preset atau clear aktif (active-low) I

I

I



Ringkasan Lisensi

posedge triggered DFF negedge triggered DFF I Jika Preset = 0, keluaran Q = 1 I Jika Clear = 0, keluaran Q = 0

Masukan Preset dan Clear

Master-Slave D Flip-op with Preset and Clear


I

Negative-edge-trigerred DFF

Rangkaian Sekuensial Latch Dasar Flip-op


Ringkasan Lisensi

Masukan Preset dan Clear

Posedge-triggered D Flip-op with Preset and Clear



Ringkasan Lisensi

IC 74LS74A I

Dual D-type Positive-Edge-Trigerred Flip-Flops with Preset and Clear



Ringkasan Lisensi




Ringkasan Lisensi

Flip-op Toggle (T)

Rangkaian, Tabel Karakteristik dan Diagram Pewaktuan I Menggunakan sebuah posedge D ip-op dan rangkaian logika untuk mendrive masukannya I Feedback membuat sinyal masukan D sama dengan nilai Q atau Q di bawah kontrol sinyal T I Saat T = 1 → state rangkaian 'toggle' saat transisi clock naik I Saat T = 0 → statenya tetap I Digunakan sebagai elemen di rangkaian pencacah



Ringkasan Lisensi




Ringkasan Lisensi

Flip-op JK

Flip-op JK dapat diturunkan dari ip-op D, dengan menggunakan 2 masukan J dan K, sehingga D = JQ + K Q I Flip-op JK mengkombinasikan perilaku ip-op SR dan ip-op T J = S dan K = R untuk semua nilai, kecuali untuk J = K = 1 (ip-op SR) Jika J=K=1, ip-op menbalik (toggle) statenya seperti ip-op T I Dapat digunakan sebagai storage seperti DFF dan SR FF. Dan juga T FF dengan menghubungkan J dan K sebagai T I

I

I



Ringkasan Lisensi

Flip-op JK

Diagram Pewaktuan (posedge)



Ringkasan Lisensi

Ringkasan Kuliah I

Yang telah kita pelajari hari ini: I

Elemen rangkaian sekuensial berupa latch dan ip-op: I I

I

I

Latihan: I

I

Latch: RS-latch, D-latch, gated latch Flip-op: master-slave D ip-op, edge-trigerred ip-op, T ip-op dan JK ip-op Perbedaan antara latch dan ip-op

Lihat Tugas#9

Yang akan kita pelajari di pertemuan berikutnya adalah tentang rangkaian sekuensial berupa register dan counter/pencacah. SRAM sebagai rangkaian penyimpan data juga akan dibahas. I

Pelajari: TBD


Bacaan Lebih Lanjut

: Stephen Brown and Zvonko Vranesic, Fundamentals of Digital Logic with Verilog/VHDL, 2nd Edition, McGraw-Hill, 2005 Tentang ip-op, register, pencacah dan prosesor sederhana 2. Datasheet CD4043BE (Texas): Quad Latch SR NOR. http://www.ti.com/lit/gpn/CD4043B 3. Datasheet CD4044BE (Texas), 54LS279 , 74LS279: Quad Latch SR NAND. http://www.ti.com/lit/gpn/CD4044B 4. Datasheet SN74LS74A: Dual D-type Positive-Edge-Trigerred Flip-Flops with Preset and Clear. http://www.ti.com/lit/gpn/SN74LS74A 1. Bab 7


Lisensi Creative Common Attribution-ShareAlike 3.0 Unported (CC BY-SA 3.0) I

Anda bebas: I Membagikan

untuk untuk menyalin, mendistribusikan, dan menyebarkan karya, dan untuk Remix untuk mengadaptasikan karya I Di bawah persyaratan berikut: Atribusi Anda harus memberikan atribusi karya sesuai dengan cara-cara yang diminta oleh pembuat karya tersebut atau pihak yang mengeluarkan lisensi. Berikan atribusi secukupnya jika Anda menggunakan karya ini. Pembagian Serupa Jika Anda mengubah, menambah, atau membuat karya lain menggunakan karya ini, Anda hanya boleh menyebarkan karya tersebut hanya dengan lisensi yang sama, serupa, atau kompatibel. I

I

I

I

Lihat: Creative Commons Attribution-ShareAlike 3.0 Unported License


2012. Eko Didik Widianto. Teknik Sistem Komputer - Universitas Diponegoro

Recommend Documents