Review Kuliah. TKC305 - Sistem Digital Lanjut. Eko Didik Widianto

Rangkaian Sekuensial Sinkron @2011,Eko Didik Widianto

Rangkaian Sekuensial Sinkron TKC305 - Sistem Digital Lanjut

Rangkaian Sekuensial Sinkron Rangkaian Sekuensial Sinkron Lisensi

Eko Didik Widianto Sistem Komputer - Fakultas Teknik Universitas Diponegoro

Review Kuliah Desain rangkaian sekuensial sinkron �

FSM (Finite State Machine): diagram state, tabel state

�

Model Moore dan Mealy

�

Desain FSM dengan HDL � �

Counter: up dan down, asinkron dan sinkron Counter dengan paralel load

�

Analisis rangkaian

�

Contoh desain tersintesis menggunakan Xilinx

Referensi: �

(Bab 8) Stephen Brown and Zvonko Vranesic, Fundamentals of Digital Logic with Verilog/VHDL, 2nd Edition, McGraw-Hill, 2005

Rangkaian Sekuensial Sinkron @2011,Eko Didik Widianto Rangkaian Sekuensial Sinkron Rangkaian Sekuensial Sinkron Lisensi

Kompetensi Dasar


Setelah mempelajari bab ini, mahasiswa akan mampu: �

[C3] menerapkan model-model FSM untuk mendesain rangkaian sekuensial sinkron

�

[C5] mendesain modul pencacah up-down dengan paralel load

�

[C5] mendesain modul serial adder

�

[C5] membuat modul-modul HDL tersintesis untuk counter dengan fungsi serupa dengan IC seri 74xx

�

[C6] menganalisis modul-modul tersebut dengan simulasi

Bahasan



Rangkaian Sekuensial Sinkron Konsep Rangkaian Sekuensial Sinkron Kebutuhan Desain Diagram State Tabel Keadaan dan Penugasan Keadaan Peta Next-state dan Keluaran Implementasi Rangkaian Rangkaian Sekuensial Sinkron Contoh Desain Pencacah Implementasi dengan Flip-Flip D Implementasi dengan Flip-flop Lain Lisensi


Bahasan

Rangkaian Sekuensial Sinkron

Rangkaian Sekuensial Sinkron Konsep Rangkaian Sekuensial Sinkron Kebutuhan Desain Diagram State Tabel Keadaan dan Penugasan Keadaan Peta Next-state dan Keluaran Implementasi Rangkaian Rangkaian Sekuensial Sinkron Contoh Desain Pencacah Implementasi dengan Flip-Flip D Implementasi dengan Flip-flop Lain

@2011,Eko Didik Widianto Rangkaian Sekuensial Sinkron Konsep Rangkaian Sekuensial Sinkron Kebutuhan Desain Diagram State Tabel Keadaan dan Penugasan Keadaan Peta Next-state dan Keluaran Implementasi Rangkaian

Rangkaian Sekuensial Sinkron Lisensi

Lisensi

Rangkaian Sekuensial Sinkron � Rangkaian sekuensial sinkron: rangkaian yang menggunakan

sinyal clock untuk mengontrol operasi rangkaian �

Transisi clock aktif menunjukkan transisi clock yang menyebabkan terjadinya perubahan state/keadaan. Transisi bisa positif atau negatif � �

Transisi positif: state dievaluasi saat transisi clock naik dari 0 ke 1 Transisi negatif: state dievaluasi saat transisi clock turun dari 1 ke 0

� Direalisasikan menggunakan rangkaian kombinasional dan

setidaknya satu buah flip-flop

� Model rangkaian sekuensial sinkron: � �

Moore: keluaran rangkaian hanya tergantung pada state rangkaian saat ini Mealy: keluaran rangkaian tergantung dari state rangkaian saat ini dan masukan primernya

� Rangkaian sekuensial disebut juga finite state machine (FSM)

Rangkaian Sekuensial Sinkron @2011,Eko Didik Widianto Rangkaian Sekuensial Sinkron Konsep Rangkaian Sekuensial Sinkron Kebutuhan Desain Diagram State Tabel Keadaan dan Penugasan Keadaan Peta Next-state dan Keluaran Implementasi Rangkaian


Model Moore versus Mealy



Bahasan Rangkaian Sekuensial Sinkron Konsep Rangkaian Sekuensial Sinkron Kebutuhan Desain Diagram State Tabel Keadaan dan Penugasan Keadaan Peta Next-state dan Keluaran Implementasi Rangkaian Rangkaian Sekuensial Sinkron Contoh Desain Pencacah Implementasi dengan Flip-Flip D Implementasi dengan Flip-flop Lain Lisensi



Kebutuhan Rangkaian Sekuensial


�

Desain rangkaian sekuensial sinkron yang memenuhi spesifikasi berikut: � � �

�

Rangkaian Sekuensial Sinkron Konsep Rangkaian Sekuensial Sinkron Kebutuhan Desain Diagram State

Rangkaian mempunyai satu masukan, w, dan satu keluaran, z Semua perubahan dalam rangkaian terjadi saat transisi naik dari sinyal clock Keluaran z=1 jika masukan w=1 secara berurutan selama 2 clock

Tabel Keadaan dan Penugasan Keadaan Peta Next-state dan Keluaran Implementasi Rangkaian


Dari spesifikasi terlihat bahwa keluaran z tidak hanya tergantung dari nilai w semata

Urutan Sinyal

Rangkaian Sekuensial Sinkron @2011,Eko Didik Widianto Rangkaian Sekuensial Sinkron Konsep Rangkaian Sekuensial Sinkron

�

Kebutuhan Desain

Urutan sinyal masukan dan keluaran berikut mendeskripsikan rangkaian yang diinginkan

Siklus clock w z

t0 0 0

t1 1 0

t2 0 0

t3 1 0

t4 1 0

t5 1 1

t6 0 1

t7 1 0

t8 1 0

Diagram State Tabel Keadaan dan Penugasan Keadaan

t9 0 1

t10 1 0

Peta Next-state dan Keluaran Implementasi Rangkaian


Bahasan Rangkaian Sekuensial Sinkron Konsep Rangkaian Sekuensial Sinkron Kebutuhan Desain Diagram State Tabel Keadaan dan Penugasan Keadaan Peta Next-state dan Keluaran Implementasi Rangkaian Rangkaian Sekuensial Sinkron Contoh Desain Pencacah Implementasi dengan Flip-Flip D Implementasi dengan Flip-flop Lain



Lisensi

Diagram State


�

Langkah pertama untuk mendesain FSM adalah dengan menentukan berapa state yang dibutuhkan dan transisi apa yang mungkin dari satu state ke state lain � �

�

Tanpa prosedur preset Desainer harus berpikir tentang rangkaian untuk memenuhi FSM ini

Desain dimulai dengan mendefinisikan state reset �

State saat sumber daya diberikan ke rangkaian atau sinyal reset diterima

Rangkaian Sekuensial Sinkron Konsep Rangkaian Sekuensial Sinkron Kebutuhan Desain Diagram State Tabel Keadaan dan Penugasan Keadaan Peta Next-state dan Keluaran Implementasi Rangkaian


Diagram State (1)


�

Asumsi, state mulai adalah A (state saat reset)

�

Selama masukan w=0, rangkaian tidak melakukan apapun dan nilai z=0



Diagram State (2)


� �

Saat w=1, rangkaian akan mengalami transisi ke state baru (B) Transisi ini terjadi di transisi naik sinyal clock berikutnya



Diagram State (3)


�

Saat rangkaian berada di state B dan w=1, rangkaian akan mengalami transisi ke state baru (C) �

Transisi ini terjadi di transisi naik sinyal clock berikutnya



Diagram State (4)


�

Diagram state lengkap (Model Moore)



Bahasan





Lisensi

Tabel Keadaan (State Table) �

Diagram keadaan menjabarkan fungsionalitas rangkaian (bukan implementasinya) �

�


Translasi ke bentuk tabular dari tabel

�

Konsep Rangkaian Sekuensial Sinkron Diagram State

Semua transisi dari tiap present state ke next state untuk semua valuasi dari nilai masukan Keluaran, z, ditentukan oleh present state Present

Rangkaian Sekuensial Sinkron Kebutuhan Desain

Tabel keadaan berisi: �

@2011,Eko Didik Widianto

Next state

Output

state

w=0

w=1

z

A

A

B

0

B

A

C

0

C

A

C

1

Tabel Keadaan dan Penugasan Keadaan Peta Next-state dan Keluaran Implementasi Rangkaian


Penugasan Keadaan (State Assignment)


� � � �

Keadaan (state) didefinisikan sebagai variabel, yaitu A, B, dan C Tiap state direpresentasikan dengan valuasi dari variabel state Tiap variabel state diimplementasikan dengan sebuah flip-flop

�

Konsep Rangkaian Sekuensial Sinkron Kebutuhan Desain Diagram State Tabel Keadaan dan Penugasan Keadaan Peta Next-state dan Keluaran Implementasi Rangkaian

Karena terdapat 3 state yang perlu direalisasikan, maka akan diperlukan dua buah variabel state �



Menggunakan y2 y1 untuk present state (sebagai variabel present state) Menggunakan Y2 Y1 untuk next state (sebagai variabel next state)

Tabel Penugasan Keadaan (State-assigned Table)

Rangkaian Sekuensial Sinkron @2011,Eko Didik Widianto Rangkaian Sekuensial Sinkron

State A B C

Valuasi 00 01 10

Present state

Next state Y2 Y1

Output

Konsep Rangkaian Sekuensial Sinkron

y2 y1

w=0

w=1

z

Kebutuhan Desain

00

00

01

0

Tabel Keadaan dan Penugasan Keadaan

01

00

10

0

10

00

10

1

11

dd

dd

d

Diagram State

Peta Next-state dan Keluaran Implementasi Rangkaian


�

State D, y2 y1 = 11 ditambahkan dalam tabel �

Tidak digunakan, namun diperlukan untuk kelengkapan

Bahasan





Lisensi

Peta Next-state dan Keluaran


�

Peta Karnaugh disusun dari tabel state untuk: � �

�

Rangkaian luaran (z) Masukan dari flip-flop (next-state K-map)

Mengkonstruksi peta next-sate tergantung dari tipe flip-flop (D, T, JK) yang akan digunakan untuk implementasi �

Flip-flop D dapat digunakan secara langsung �

Peta next-state disusun secara langsung dari tabel state karena Q(t + 1) = Q + = D



Tabel Keadaan dan Peta Next state



Tabel Keadaan dan Peta Keluaran



Bahasan Rangkaian Sekuensial Sinkron Konsep Rangkaian Sekuensial Sinkron Kebutuhan Desain Diagram State Tabel Keadaan dan Penugasan Keadaan Peta Next-state dan Keluaran Implementasi Rangkaian Rangkaian Sekuensial Sinkron Contoh Desain Pencacah Implementasi dengan Flip-Flip D Implementasi dengan Flip-flop Lain



Lisensi

Diagram Rangkaian



Diagram Pewaktuan



Bahasan Rangkaian Sekuensial Sinkron Konsep Rangkaian Sekuensial Sinkron Kebutuhan Desain Diagram State Tabel Keadaan dan Penugasan Keadaan Peta Next-state dan Keluaran Implementasi Rangkaian

Rangkaian Sekuensial Sinkron @2011,Eko Didik Widianto Rangkaian Sekuensial Sinkron Rangkaian Sekuensial Sinkron Contoh Desain Pencacah Implementasi dengan Flip-Flip D Implementasi dengan Flip-flop Lain

Lisensi

Rangkaian Sekuensial Sinkron Contoh Desain Pencacah Implementasi dengan Flip-Flip D Implementasi dengan Flip-flop Lain Lisensi

Kebutuhan Desain �

Desain pencacah 2-bit untuk mencacah dengan ketentuan berikut: � �

�

Desain ini membuat pencacah up/down 2-bit � � � �

�

Urutan 0,1,2,3,0,... (up-counter) jika sinyal kontrol U=1 atau Urutan 0,3,2,1,0,... (down-counter) jika sinyal kontrol U=0 Masukan U mengontrol arah pencacahan (up/down) Masukan Reset mereset pencacah ke NOL Dua keluaran (Z1 Z0 ) menunjukkan nilai keluaran (0-3) Pencacah menghitung saat transisi positif sinyal clock


Lisensi

Tujuan: mendesain rangkaian pencacah sebagai mesin sekuensial sinkron menggunakan �

Flip-flop D, T, dan JK

Diagram Keadaan Pencacah


Lisensi

Tabel Keadaan Pencacah

Rangkaian Sekuensial Sinkron @2011,Eko Didik Widianto Rangkaian Sekuensial Sinkron

Present

Next state


Output

state

U=0

U=1

Z1 Z0

A

D

B

00

B

A

C

01

C

B

D

10

D

C

A

11

Contoh Desain Pencacah Implementasi dengan Flip-Flip D Implementasi dengan Flip-flop Lain

Lisensi

Tabel Penugasan Keadaan


�

Memilih penugasan keadaan dari A=00, B=01, C=10 dan D=11 �

Keluaran Z1 Z0 menjadi output dari flip-flop secara langsung Present state

Next state Y2 Y1

Output

y2 y1

U=0

U=1

Z1 Z0

00

11

01

00

01

00

10

01

10

01

11

10

11

10

00

11

Rangkaian Sekuensial Sinkron Rangkaian Sekuensial Sinkron Contoh Desain Pencacah Implementasi dengan Flip-Flip D Implementasi dengan Flip-flop Lain

Lisensi

Bahasan Rangkaian Sekuensial Sinkron Konsep Rangkaian Sekuensial Sinkron Kebutuhan Desain Diagram State Tabel Keadaan dan Penugasan Keadaan Peta Next-state dan Keluaran Implementasi Rangkaian


Lisensi


Implementasi dengan Flip-Flip D


�

Saat flip-flop D digunakan untuk mengimplementasikan FSM, next-state dalam tabel penugasan state berkaitan secara langsung dengan sinyal yang harus diaplikasikan ke masukan D

�

Kemudian peta Karnaugh untuk masukan D dapat diturunkan secara langsung dari tabel penugasan state

�

Tidak berlaku untuk tipe flip-flop lain (T, JK)


Lisensi

Tabel Keadaan dan Peta Next state


Lisensi

Diagram Rangkaian (Flip-flop D)


Lisensi

Bahasan



@2011,Eko Didik Widianto Rangkaian Sekuensial Sinkron Rangkaian Sekuensial Sinkron Contoh Desain Pencacah Implementasi dengan Flip-Flip D Implementasi dengan Flip-flop Lain

Lisensi


Implementasi dengan Flip-flop Lain


�

Untuk flip-flop T- dan JK-, langkah yang perlu dilakukan adalah menurunkan input yang diinginkan ke flip-flop �

Dimulai dengan mengkonstruksi tabel transisi untuk flip-flop yang akan digunakan �

�

Tabel ini menyederhanakan daftar masukan yang diinginkan untuk satu perubahan keadaan

Tabel ini digunakan dengan tabel state-assigned untuk menyusun sebuah tabel eksitasi �

Tabel eksitasi menentukan masukan flip-flop yang diperlukan yang harus dieksitasi untuk menyebaban transisi ke masukan berikutnya


Lisensi

Tabel Transisi


�

Tabel transisi mendaftar masukan flip-flop yang mempengaruhi perubahan tertentu


Lisensi

Implementasi dengan Flip-flop T


�

Menggunakan daftar dari tabel transisi untuk menurunkan masukan flip-flop berdasarkan tabel state-assignment �

Membentuk tabel eksitasi


Lisensi

Q 0 0 1 1

Q+ 0 1 0 1

T 0 1 1 0

Tabel Eksitasi dan Peta Karnaugh


Lisensi

Diagram Rangkaian (Flip-flop T)


Lisensi

Implementasi flip-flop JK


�

Menggunakan daftar dari tabel transisi untuk menurunkan masukan flip-flip berdasarkan tabel state-assignment �

Harus dilakukan untuk tiap masukan (J dan K) di tiap flip-flop


Lisensi

Implementasi flip-flop JK (2)


�

Membuat tabel eksitasi


Lisensi

Tabel Eksitasi dan Peta Karnaugh


Lisensi

Tabel Eksitasi dan Peta Karnaugh (2)


Lisensi

Diagram Rangkaian (Flip-flop JK)


Lisensi

Lisensi

Creative Common Attribution-ShareAlike 3.0 Unported (CC BY-SA 3.0) � Anda bebas: � �

�

Di bawah persyaratan berikut: �

�

�

untuk Membagikan — untuk menyalin, mendistribusikan, dan menyebarkan karya, dan untuk Remix — untuk mengadaptasikan karya Atribusi — Anda harus memberikan atribusi karya sesuai dengan cara-cara yang diminta oleh pembuat karya tersebut atau pihak yang mengeluarkan lisensi. Berikan atribusi secukupnya jika Anda menggunakan karya ini. Pembagian Serupa — Jika Anda mengubah, menambah, atau membuat karya lain menggunakan karya ini, Anda hanya boleh menyebarkan karya tersebut hanya dengan lisensi yang sama, serupa, atau kompatibel.

Lihat: Creative Commons Attribution-ShareAlike 3.0 Unported License

Rangkaian Sekuensial Sinkron @2011,Eko Didik Widianto Rangkaian Sekuensial Sinkron Rangkaian Sekuensial Sinkron Lisensi

Review Kuliah. TKC305 - Sistem Digital Lanjut. Eko Didik Widianto

Recommend Documents