Review Kuliah. TSK205 Sistem Digital. Eko Didik Widianto

Elemen Dasar Rangkaian Sekuensial @2011,Eko Didik Widianto

Elemen Dasar Rangkaian Sekuensial TSK205 Sistem Digital Eko Didik Widianto Teknik Sistem Komputer - Universitas Diponegoro

Review Kuliah I

I

Sebelumnya dibahas tentang rangkaian kombinasional yang nilai keluarannya di suatu saat hanya ditentukan oleh nilai-nilai masukannya saat itu juga Selanjutnya adalah tentang rangkaian sekuensial yang keluarannya tidak hanya tergantung dari masukan saat ini, juga dari nilai keluaran sebelumnya I Rangkaian ini membutuhkan elemen penyimpan nilai I

dari sinyal logika Element penyimpan: latch dan ip-op I I

Latch: D-latch, RS-latch Flip-op: perbedaannya dengan latch, master-slave D ip-op, edge-trigerred ip-op, T ip-op dan JK ip-op

Rangkaian Sekuensial Latch Flip-op

Bahasan


Rangkaian Sekuensial

Rangkaian Sekuensial Latch

Latch Latch SR Latch D (Data)

Flip-op

Flip-op Master-slave D Flip-op Edge-triggered Flip-op Flip-op T Flip-op JK


Elemen Penyimpan dan Statenya

I

I

Rangkaian yang nilai keluarannya tidak hanya tergantung dari masukan saat ini, juga dari nilai keluaran sebelumnya Rangkaian mempunyai elemen penyimpan I Isi dari elemen penyimpan merepresentasikan keadaan I

I

(state) dari rangkaian Perubahan nilai masukan dapat menyebabkan keadaan rangkaian tidak berubah atau berubah ke keadaan baru Rangkaian berubah sesuai urutan keadaan sebagai hasil dari perubahan masukannya

Elemen Dasar Rangkaian Sekuensial @2011,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-op

Contoh

Sistem Kontrol Alarm (Mis: Alarm Mobil) I

Diinginkan rangkaian untuk mengontrol alarm I Alarm merespon kontrol masukan On/O I I I

@2011,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-op

Alarm berbunyi saat sensor membangkitkan sinyal tegangan positif (Set ) jika terjadi event tidak diinginkan I

I I

akan berbunyi saat On/O = 1 mati saat On/O = 0

Elemen Dasar Rangkaian Sekuensial

Diinginkan alarm tetap aktif (berbunyi) walaupun keluaran sensor tidak aktif (Set=0) Alarm dimatikan manual menggunakan kontrol Reset

Rangkaian ini memerlukan elemen memori untuk mengingat bahwa alarm telah aktif hingga datangnya sinyal Reset

Elemen Memori


Latch SR

Elemen Memori dengan Gerbang NOR

I

Rangkaian yang sama dapat disusun menggunakan gerbang logika NOR I Masukannya, Set (S) dan Reset (R), digunakan untuk mengubah state/keadaan, Q, dari rangkaian I Rangkaian tersebut membentuk latch SR

Latch SR Dasar

Rangkaian dan Tabel Karakteristik

Elemen Dasar Rangkaian Sekuensial @2011,Eko Didik Widianto Rangkaian Sekuensial Latch

Latch SR Latch D (Data)

Flip-op



Flip-op

I I

I

I

I

Rangkaian dihubungkan secara cross-coupled Saat R=S=0, rangkaian tetap berada di state saat ini I Baik (Q = 0 dan Q = 1) atau (Q = 1 dan Q = 0) a b a b Saat S=1 dan R=0, latch diset ke keadaan dimana Qa = 1 dan Qb = 0 Saat S=0 dan R=1, latch diset ke keadaan dimana Qa = 0 dan Qb = 1 Saat S=1 dan R=1, Qa = Qb = 0 →Kondisi race

Latch SR Dasar Diagram Pewaktuan



Flip-op

I I

Jika delay propagasi dari Qa dan Qb sama, osilasi di waktu t10 akan berlanjut secara tak terbatas Di rangkaian realnya, mungkin terdapat perbedaan dalam delay dan latch berada di salah satu dari 2 keadaan I Tidak dapat ditentukan I Sehingga, kombinasi S=R=1 merupakan kombinasi yang tidak diijinkan di latch SR

Gated SR Latch

Rangkaian, Tabel Karakteristik I I

Latch SR dasar mengubah statenya saat masukannya berubah Seringkali diinginkan untuk menambah satu sinyal enable ke latch SR dasar I

I

Digunakan untuk mengontrol kapan rangkaian dapat mengubah state-nya Disebut sebagai gated SR latch



Flip-op

Gated SR Latch Diagram Pewaktuan



Flip-op

I

I

Keadaan saat S=R=1 dihindari, menyebabkan keluaran undened Latch set saat Q=1 dan latch reset saat Q=0

Gated SR Latch

Rangkaian dengan Gerbang NAND



Flip-op

I

I

Masukan S dan R dibalik dibandingkan dengan rangkaian dengan gerbang AND Gerbang NAND memerlukan transistor lebih sedikit daripada gerbang AND

Gated D (Data) Latch I

I

Latch dapat digunakan sebagai elemen memori untuk sistem alarm di contoh sebelumnya Gated latch lainnya adalah D latch I

Mempunyai sebuah masukan data, D I

I I

Tidak akan terjadi kondisi race seperti latch RS

Menyimpan nilai masukan dengan kontrol sinyal clock Digunakan di rangkaian yang perlu menyimpan nilai I

I I



Flip-op

Misalnya 'mengingat' nilai keluaran dari rangkaian adder/substractor Latch dapat dikatakan sebagai elemen penyimpan Diimplementasikan dengan 18 transistor CMOS

Gated D (Data) Latch

Simbol, Tabel Karakteristik dan Diagram Pewaktuan



Flip-op

I

Sensitivitas elemen storage: Level-sensitive dan

Edge-triggered I Level-sensitive: keluaran elemen dikontrol oleh level masukan clock (0 atau 1) → latch I Edge-triggerd: keluaran elemen hanya berubah di titik transisi nilai clock I Positive-edge: transisi sinyal clock dari 0 ke 1 I Negative-edge: transisi sinyal clock dari 1 ke 0

Efek Delay Propagasi I

Sebelumnya efek delay propagasi diabaikan I

I

Dalam prakteknya, delay ini perlu diperhatikan

Di gated D latch (negative-edge) I

nilai D harus tidak berubah (stabil) saat transisi clock dari 1 ke 0 I

I

I

I

Waktu minimum dimana sinyal D harus stabil sebelum transisi clock disebut setup time (tsu ) Waktu minimum dimana sinyal D harus stabil setelah transis clock disebut hold time (th ) Nilai tipikal di CMOS: tsu = 3ns dan th = 2ns



Flip-op

Untuk positive-edge triggered?

Flip-op


I

Rangkaian latch (gated) merupakan level-sensitive I State dapat berubah lebih dari sekali selama periode 'aktif' dari sinyal clock

I

Flip-op I

I

I

Elemen penyimpan (versatile) dengan menggunakan prinsip gated latch Statenya berubah hanya sekali dalam satu periode clock Tipe: master-slave ip-op dan edge-triggered

ip-op


Master-slave D Flip-op Edge-triggered Flip-op Flip-op T Flip-op JK

Master-slave D Flip-op

Struktur, Simbol dan Diagram Pewaktuan I

Berisi 2 buah gated D latch (38 transistor CMOS) I master mengubah statenya saat clock = 1 I slave mengubah statenya saat clock = 0



Master-slave D Flip-op: Perilaku


I

I

Saat clock=1, master melihat nilai dari sinyal masukan D, slave tidak berubah I Q m mengikuti perubahan D, dan Qs konstan Saat clock=0, master berhenti mengikuti perubahan nilai masukan D, sebaliknya slave merespon masukan Qm dan mengubah statenya I Karena Qm tidak berubah selama clock=0, slave hanya mengubah statenya sekalis aja selama satu siklus clock

I

Dari sudut pandang keluaran I Rangkaian mengubah Q (keluaran ip-op) di titik s transisi negatif sinyal clock (perubahan dari 1→0)



Edge-triggered Flip-op I

Rangkaian berfungsi sama dengan master-slave D ip-op dapat dibentuk dengan 6 gerbang NAND (24 transistor)



I

I

Saat clock = 0, keluaran gerbang 2 dan 3 tinggi I P 1 = P 2 = 1, keluaran latch tidak berubah, berada di present statenya I P 3 = D dan P 4 = D Saat clock = 1, nilai P3 dan P4 ditransmisikan lewat gerbang 2 dan 3 I P 2 = D dan P 1 = D , sehingga Q = D dan Q = D

Edge-triggered Flip-op

Positive-edge dan Negative-edge D Flip-op I

Dua tipe rangkaian: I positive-edge triggered D ip-op I I

rangkaian merespon di transisi positif sinyal clock

negative-edge triggered D ip-op I I

rangkaian merespon di transisi negatif sinyal clock disusun dengan menggantikan gerbang NAND dengan NOR



Membandingkan Elemen Penyimpan Data Latch, Positive-edge DFF dan Negative-edge DFF



Masukan Preset dan Clear I

Diinginkan untuk mengeset sebuah ip-op (Q = 1) atau meng-clear-kannya (Q = 0) I

@2011,Eko Didik Widianto

Flip-op umumnya mempunyai masukan preset dan


Input ini asinkron (tidak tergantung dari sinyal clock)

Flip-op

clear

I

Elemen Dasar Rangkaian Sekuensial

I

Keluaran Q berubah seketika saat preset atau clear aktif

posedge triggered DFF negedge triggered DFF I Jika Preset = 0, keluaran Q = 1 I Jika Clear = 0, keluaran Q = 0

Latch Master-slave D Flip-op Edge-triggered Flip-op Flip-op T Flip-op JK

Masukan Preset dan Clear

Master-Slave D Flip-op (negedge DFF)



Masukan Preset dan Clear

Posedge-triggered D Flip-op (posedge DFF)



Flip-op T (Toggle)

Rangkaian, Tabel Karakteristik dan Diagram Pewaktuan I Menggunakan sebuah posedge D ip-op dan rangkaian logika untuk mendrive masukannya I Feedback membuat sinyal masukan D sama dengan nilai Q atau Q di bawah kontrol sinyal T I Saat T = 1 → state rangkaian 'toggle' I Saat T = 0 → statenya tetap I Digunakan sebagai elemen di rangkaian pencacah

Flip-op JK I

Flip-op JK dapat diturunkan dari ip-op D, dengan menggunakan 2 masukan J dan K, sehingga

D = JQ + K Q I

Flip-op JK mengkombinasikan perilaku ip-op SR dan ip-op T I

I

J = S dan K = R untuk semua nilai, kecuali untuk J = K = 1 (ip-op SR) Jika J=K=1, ip-op men-toggle statenya seperti ip-op T





Flip-op JK

Latihan: Diagram Pewaktuan



Review Kuliah. TSK205 Sistem Digital. Eko Didik Widianto

Recommend Documents