Basisschakelingen en poorten in de CMOS technologie

CMOS schakelingen

Jan Genoe KHLim

Basisschakelingen en poorten in de CMOS technologie Jan Genoe KHLim Universitaire Campus, Gebouw B B-3590 Diepenbeek www.khlim.be/~jgenoe

In dit hoofdstuk bespreken we de basisschakelingen en poorten in de CMOS technologie. Deze schakelingen kunnen ook geïmplementeerd worden in andere technologie. We beperken ons in deze cursus echter tot de CMOS technologie, omdat deze steeds dominanter wordt. In logische schema’s worden schakelingen voorgesteld door symbolen. We vermelden hier steeds de verschillende symbolen behoren bij deze schakelingen.

Versie: dinsdag 7 oktober 2008

1

CMOS schakelingen

Jan Genoe KHLim

1. Invertor

V dd

In

out

Grond

Jan Genoe: CMOS Circuits

2008/10/07

2

De invertor-schakeling is de basis schakeling van de CMOS technologie. De meeste andere CMOS schakelingen bouwen hierop verder. Ze bestaat uit een P-kanaal MOSFET en een N-kanaal MOSFET. De ingang van deze poort (In) is verbonden met de gate van de nMOS en de gate van de pMOS. De ingang van deze schakeling, en van alle volgende CMOS schakelingen die we bespreken, is enkel maar capaciteit, namelijk de som van de gate capaciteiten van de nMOS en de pMOS. De ingang trekt dus geen enkele stroom, behalve om de ingangscapaciteiten op te laden. Dit is een enorm voordeel van de CMOS technologie in vergelijking met de bipolaire technologieën.


2

CMOS schakelingen

Jan Genoe KHLim

CMOS schakelen Vdd

5V 5 V -> 0V

In

Out

Grond

f ∝

W 1 ∝ i Ri Ci +1 Li

∑L

1

i +1Wi +1

n


2008/10/07

3

We beschrijven hier de werking van de invertor. Daar in de CMOS technologie de ingang steeds kan voorgesteld worden als een capaciteit, en daar de uitgang de ingang wordt van een volgende trap kunnen we de werking van de invertor beschrijven door aan de uitgang een capaciteit te veronderstellen. We veronderstellen een technologie waarbij de voedingsspanning nog steeds 5 Volt is en de drempelspanningen VT van beide transistors ongeveer 1 Volt zijn. Dit houdt in dat de nMOS zal geleiden als de spanning boven 1 Volt is, en de pMOS zal geleiden als de spanning aan de ingang onder de 4 Volt daalt. De bovenstaande figuur beschrijft de CMOS invertor met 5 Volt aan de ingang. Deze 5 Volt brengt de nMOS in geleiding en door de pMOS vloeit er geen stroom. De stroom die vloeit in de nMOS zal de uitgang naar 0 Volt brengen.De snelheid waarmee de uitgang van de voedingsspanning naar 0 Volt gaat hangt van 2 parameters af, namelijk: 1. De grootte van de capaciteit (Ci+1) die moet ontladen worden, en daar dit de gate capaciteiten van de transistors van de volgende trap zijn, de oppervlakte van de gate van de transistors van de volgende trap. 2. De geleidbaarheid van de nMOS transistor met 5 Volt aan de gate. Deze verhoogt met kleiner wordende gate lengte (Li) en groter wordende gate breedte (Wi). De weerstand Ri is het omgekeerde van deze geleidbaarheid.


3

CMOS schakelingen

Jan Genoe KHLim

Invertor transfer karakteristiek Vout

Vout

Vdd

Vdd

Vdd


Vin

Vdd

2008/10/07

Vin

4

De verhouding tussen de breedte van de gate van de nMOS en de breedte van de gate van de pMOS bepaalt ook de DC transferkarakteristiek van de invertor. De standaard karakteristiek is weergegeven in de linkerhelft van de bovenstaande figuur. Zolang het ingangssignaal boven de helft van de voedingsspanning is zien we dat we een lage uitgangsspanning bekomen. We hebben dus een ruismarge van ongeveer de helft van de voedingsspanning op het hoge ingangssignaal. Op gelijkaardige wijze merken we dat als de ingangsspanning kleiner is als de helft van de voedingsspanning we een hoge uitgangsspanning zullen bekomen. Ook op de lage ingangsspanning hebben we hier een ruismarge van ongeveer de helft van de voedingsspanning. Deze transfer karakteristiek wordt bekomen als de geleidbaarheid van de pMOS transistor even groot is als deze van de nMOS transistor. Dit is het geval als de W/L van de pMOS ongeveer het dubbele is van de W/L van de nMOS. Op de rechterhelft van de bovenstaande figuur hebben we enkele karakteristieken gegeven met gewijzigde gate breedte (W) van de pMOS transistor. We zien dat de ruismarges voor de hoge en de lage ingang hierdoor aangepast worden.


4

CMOS schakelingen

Jan Genoe KHLim

Symbool en waarheidstabel 7404

A

1

Z

IEC-symbool

A

Z

Amerikaans symbool

1

1

2

3

1

4

5

1

6

9

1

8

11

1

10

13

1

A

Z

0 1

1 0

12

VCC=14 GND=7



2008/10/07

5

5

CMOS schakelingen

Jan Genoe KHLim

2. NAND Poort

Vdd

Pull-up netwerk InB

InA

Out

Pull-down netwerk Grond


2008/10/07

6

De NAND poort geeft een hoge uitgang als een (of meer) ingangen laag is en is laag als alle ingangen hoog zijn. Het is eigenlijk een EN bewerking met een omgekeerde uitgang, zoals dat in de waarheidstabel van de NAND poort is weergegeven (zie volgende bladzijde). De CMOS-implementatie van de NAND-poort is hierboven weergegeven. Bovenaan zien we 2 pMOS transistors die in parallel staan. We noemen dit deel het Pull-up network (PUN). Onderaan staan 2 nMOS transistors die in serie staan. We noemen dit deel van de NAND poort het Pull-down network (PDN). Als een of meer ingangen laag zijn, zullen de pMOS transistors die bij deze ingangen horen in geleiding gaan en wordt de uitgang hoog (werking van het PUN). Als alle ingangen hoog zijn, zijn alle nMOS transistors in geleiding en enkel dan kan er stroom lopen door de serieschakeling van deze transistors. Het PDN zal de uitgang naar 0 brengen. De NAND poort hoeft niet beperkt te blijven tot 2 ingangen. We kunnen eenvoudig ingangen bijplaatsen. In het PUN van een NAND worden alle transistors in parallel geplaatst. In het PDN van een NAND worden alle transistors in serie geplaatst. We merken dat de nMOS transistors in serie geschakeld worden. Dit houdt in dat de aan-weerstand van het PDN toeneemt, tenzij de gate breedte van de nMOS transistors evenredig breder wordt genomen. Oefening: teken een NAND-poort met 5 ingangen en bepaal de vertraging voor het opladen en het ontladen van de volgende trap als alle transistors een gelijke grote hebben.


6

CMOS schakelingen

Jan Genoe KHLim

Symbool en waarheidstabel 7400 1 A 1

3

B 2

3

2

Z

4 6 5

IEC-symbool A 1 B 2

9 8

10 3

Z

12

11

13 Amerikaans symbool VCC=14 GND=7



A

B

Z

0 0 1 1

0 1 0 1

1 1 1 0 2008/10/07

7

7

CMOS schakelingen

Jan Genoe KHLim

3. NOR poort Vdd

InB

Out

InA

Grond


2008/10/07

8

De NOR poort geeft een lage uitgang als een (of meer) ingangen hoog is en is hoog als alle ingangen laag zijn. Het is dus de omgekeerde poort van de NAND poort. In het PUN vinden we alle transistors in serie en in het PDN staan de transistors in parallel De werking kan op een gelijkaardige wijze als voor de NAND poort beschreven worden.


8

CMOS schakelingen

Jan Genoe KHLim

Symbool en waarheidstabel 7402 A B

1

2 3 5 6 8 9 11 12

Z

IEC-symbool A B

Z

Amerikaans symbool



1

1

1

4

1

10

1

13

VCC=14 GND=7

A

B

Z

0 0 1 1

0 1 0 1

1 0 0 0 2008/10/07

9

9

CMOS schakelingen

Jan Genoe KHLim

NAND en NOR als basis voor schakelingen • Logische uitdrukking één inversie (en dit op het hoogste niveau) kan gerealiseerd worden in een CMOS schakeling – Vertrek van de NAND of de NOR op het hoogste niveau – Daal stapsgewijs af naar een lager niveau door verfijning • AND – parallelschakeling van PMOS transistors in het PUN – serieschakeling van NMOS transistors in het PDN

• OR – serieschakeling van PMOS transistors in het PUN – parallelschakeling van NMOS transistors in het PDN

• Indien er meerdere inversies aanwezig zijn – realisatie in meerdere trappen – herschrijven van de uitdrukking (zie later) Jan Genoe: CMOS Circuits 2008/10/07


10

10

CMOS schakelingen

Jan Genoe KHLim

Voorbeeld A⋅ B + C + D

•

te realiseren functie

•

Hoog niveau beschrijving als NOR –

F +C + D

F = A⋅ B

met

•

Hoog niveau realisatie

•

invoeren van F als AND Vdd

Vdd F

A

C

C

D

B

D Out

Out

F

A

C

C

D

D

B Grond


Grond

2008/10/07

11

Als voorbeeld beschouwen we de te realiseren functie NOT(OR(AND(A,B),C,D). We gaan deze functie eerst realiseren als NOR(F,C,D), met F=AND(A,B). Deze realisatie is hierboven weergegeven aan de linkerzijde. Vervolgens gaan we F vervangen door een parallelschakeling van pMOS transistors (A en B) in het PUN en een serieschakeling van nMOS transistors (A en B) in het PDN. De uiteindelijke realisatie van deze functie wordt hierboven weergegeven aan de rechterzijde.


11

CMOS schakelingen

Jan Genoe KHLim

Opgave •

Realiseer de volgende CMOS schakelingen

•

Wat is de vertraging van deze schakelingen, in vergelijking met een eenvoudige invertor om een gegeven capaciteit op te laden, wanneer standaard gate lengtes en gate breedtes genomen worden? (Wn=1µ, Wp= 2µ)

• •

Hoe passen we alle gate breedtes aan om deze schakelingen toch even snel als een invertor te krijgen? Hoeveel maken we de vorige trap (opladen van de verschillende ingangen) hierdoor trager?

out1 = ( A + B ) ⋅ (C + D + E ) ⋅ F

out 2 = ( A + B + C ) ⋅ D + E + F out3 = ( A + B ) ⋅ C

out 4 = A ⋅ B + A ⋅ B



2008/10/07

12

12

CMOS schakelingen

Jan Genoe KHLim

4. Doorgeef poort C

Out

In

C Controle In

Controle uit

In

Controle uit

In

Controle

uit

Controle Controle



2008/10/07

13

13

CMOS schakelingen

Jan Genoe KHLim

5. Tristate invertor poort Vdd

In

controle Out controle

Grond



2008/10/07

14

14

CMOS schakelingen

Jan Genoe KHLim

6.1 And poort NAND In1

INV uit

In2 A Z B

A

B

Z

0 0 1 1

0 1 0 1

0 0 0 1

IEC-symbool A Z B Amerikaans symbool



2008/10/07

15

15

CMOS schakelingen

Jan Genoe KHLim

6.2 OR poort NOR

INV

In1 uit

In2

A

1

B

Z

IEC-symbool

A Z B

A

B

Z

0 0 1 1

0 1 0 1

0 1 1 1

Amerikaans symbool



2008/10/07

16

16

CMOS schakelingen

Jan Genoe KHLim

6.3 EXOR en NEXOR poort EXNOR

EXOR

A

A

B B

uit

uit A A B B

A

B

Z

0 0 1 1

0 1 0 1

0 1 1 0

A

Z

B IEC-symbool A B

Z

Amerikaans symbool Jan Genoe: CMOS Circuits


2008/10/07

17

17

CMOS schakelingen

Jan Genoe KHLim

6.4 Trompet

Wn=1 Wp=2

Wn=5 Wp=10

Wn=25 Wp=50

in



uit

2008/10/07

18

18

CMOS schakelingen

Jan Genoe KHLim

Voordelen CMOS • Geen statisch vermogenverbruik • Enorm hoge densiteit mogelijk



2008/10/07

19

19

CMOS schakelingen

Jan Genoe KHLim

verpakkingen

aantal poorten

IC categorie

afkorting

1-12 13-100 100-10.000 10.000-100.000 meer dan 100.000

Small Scale Integration Medium Scale Integration Large Scale Integration Very Large Scale Integration Ultra Large Scale Integration

SSI MSI LSI VLSI ULSI



2008/10/07

20

20

CMOS schakelingen

Jan Genoe KHLim

Verpakkingen

(a) 14-pin DIP; (b) 24-pin DIP; (c) 40-pin DIP; (d) ceramic flatpack; (e) surface mount DIP = SOP; (f) ceramic chip carrier; (g) pin-grid array PGA; (h) J-lead surface mount.



2008/10/07

21

21

Basisschakelingen en poorten in de CMOS technologie

Recommend Documents