BAB IV HASIL SIMULASI DAN ANALISIS

BAB IV HASIL SIMULASI DAN ANALISIS

4.1

Efektifitas penggunaan diversitas antena pada kinerja power control

tanpa diversitas dengan diversitas

Gambar 4.1 Kinerja Algoritma Power Control dengan menggunakan diversitas antena (MRC, L=2) dan tanpa diversitas antenna, tanpa bit PCC error pada kecepatan V=50 km/jam.

Dari gambar 4.1 di atas, terlihat jelas perbedaan kinerja yang diberikan oleh algoritma power control dengan menggunakan sinyal hasil kombinasi diversitas antena dan tanpa diversitas antena. Dimana kinerja yang diberikan setiap power control dengan menggunakan diversitas antena jauh lebih baik (mendekati kanal AWGN) dibanding tanpa menggunakan diversitas antena. Hal ini dikarenakan dengan menggunakan diversitas antena maka sinyal yang akan diproses semakin baik (deep fade yang terjadi lebih dangkal). Hasil ini yang menjadi dasar dari simulasi-simulasi berikutnya untuk mengetahui algoritma yang lebih baik dan efektif dipakai dalam sistem CDMA. 46

4.2

Optimasi level step size pada kinerja algoritma FSPC power control dengan menggunakan diversitas antena (MRC, L=2).

Gambar 4.2 Kinerja Algoritma FSPC Power Control setiap level step size dengan menggunakan diversitas antena (MRC, L=2) tanpa bit PCC error pada kecepatan V=10 km/jam.

Gambar 4.3 Kinerja Algoritma FSPC Power Control setiap level step size dengan menggunakan diversitas antena (MRC, L=2) tanpa bit PCC error pada kecepatan V=30 km/jam.

47

Gambar 4.4 Kinerja Algoritma FSPC Power Control setiap level step size dengan menggunakan diversitas antena (MRC, L=2) tanpa bit PCC error pada kecepatan V=50 km/jam.

Dari gambar 4.2, dapat dilihat bahwa dengan kecepatan user 10 km/jam atau fdTp =0,011 (fd=16,67 Hz,Tp=0,667 ms) kinerja algoritma FSPC dengan level step size 0,8 dB lebih baik (mendekati kurva kanal AWGN) dari semua level step size. Hal ini dikarenakan dengan fdTp=0,011 dan adanya diversitas antena, sehingga terjadinya deep-

fade sangat sedikit dengan itu power control dapat dengan cepat mengejar level daya yang diinginkan oleh Base Station (BS). Sedangkan pada Gambar 4.3 dan 4.4, dengan kecepatan user berturut-turut 30 km/jam (fdTp=0,033) dan 50 km/jam (fdTp=0,055) kinerja algoritma terbaik ditunjukkan oleh level step size 2 dB, ini dikarenakan dengan menggunakan sinyal hasil kombinasi diversitas, deep-fade yang terjadi lebih cepat dikejar dengan level step size 2 dB dibanding dengan level step size yang lebih kecil dari 2 dB dan lebih efektif dibanding level step di atasnya. Pada gambar 4.2, kinerja algoritma FSPC dengan level step size 2 dB juga tidak terlalu buruk. Sehingga algoritma FSPC yang lebih baik dan efektif adalah dengan menggunakan step size 2 dB pada berbagai kecepatan.

48

4.3

Efek fading rate pada kinerja power control dengan menggunakan diversitas antena (MRC, L=2).

4.3.1 Efek fading rate pada kinerja algoritma FSPC power control dengan menggunakan diversitas antena (MRC, L=2).

Gambar 4.5 Kinerja Algoritma FSPC level step size 2 dB Power Control dengan menggunakan diversitas antena (MRC, L=2) tanpa bit PCC error

Dari gambar 4.5, dapat dilihat bahwa dengan bertambah besarnya kecepatan maka kinerja power control dengan menggunakan algoritma FSPC semakin buruk (mendekati kurva fading). Hal ini disebabkan dengan step size yang tetap sebesar 2 dB pada FSPC akan terlambat untuk mencapai nilai power yang diinginkan jika terjadi deep fade karena pada nilai kecepatan yang besar (fdTp besar) maka frekuensi update power control akan semakin berkurang. Seperti pada kecepatan V 50 km/jam (fdTp=0,055) artinya dalam satu time slot tersebut frekuensi update power control sekitar 20 kali, dengan kecepatan V 30 km/jam (fdTp=0,033) frekuensi update power control-nya 30, sedangkan kecepatan V 10 km/jam (fdTp=0,011) 100 kali.

49

4.3.2 Efek fading rate pada kinerja algoritma ASPC power control dengan menggunakan diversitas antena (MRC, L=2).

Gambar 4.6 Kinerja Algoritma ASPC Power Control dengan menggunakan diversitas antena (MRC, L=2) tanpa bit PCC error

Dari gambar 4.6, dapat dilihat juga bahwa dengan bertambah besarnya kecepatan maka kinerja power control dengan menggunakan algoritma ASPC semakin buruk (mendekati kurva fading). Hal ini disebabkan jika terjadi deep fade pada algoritma ASPC maka sebelum mencapai nilai step size maksimum (∆p=3 dB) maka terlebih dahulu digunakan step size (∆p=1 dB) selama dua kali Tp, sehingga pada nilai kecepatan yang besar (fdTp besar) dengan frekuensi update power control yang semakin berkurang maka kinerja power control semakin berkurang juga (mendekati kurva fading).

50

4.3.3 Efek fading rate dan level step size pada kinerja algoritma VSPC power control dengan menggunakan diversitas antena (MRC, L=2).

∆p = 2dB ∆p = 1dB

Gambar 4.7 Kinerja Algoritma VSPC Level step size (∆p)1 dB dan 2 dB Power Control dengan menggunakan diversitas antena (MRC, L=2) tanpa bit PCC error

Pada gambar 4.7 di atas, dapat dilihat bahwa peningkatan kecepatan tidak mempengaruhi kinerja VSPC power control secara signifikan baik dengan menggunakan level step size 1 dB ataupun step size 2 dB seperti pada algoritma FSPC dan ASPC. Hal ini disebabkan jika terjadi deep fade maka algoritma VSPC dapat mendekati nilai power yang diinginkan dengan cepat dengan step size sebesar 3 dB tanpa menunggu beberapa perintah sebelumnya, karena VSPC langsung menggunakan 3 bit PCC dalam up-

datingpower control. Dan dari gambar 4.7 dapat dilihat juga bahwa algoritma VSPC dengan level step size 1 dB lebih baik dari pada level step size 2 dB. Hal ini disebabkan dengan menggunakan sinyal hasil kombinasi diversitas maka deep fade yang terjadi tidak terlalu dalam sehingga untuk mencapai power yang diinginkan sudah cukup baik dengan maksimum step size 3 dB, sedangkan dengan step size 6 dB sudah melebihi nilai power

51

yang diinginkan. Hal ini dapat dilihat dari grafik ∆p=1 dB dengan kecepatan 50 km/jam masih dibawah (mendekati kurva AWGN) dari grafik kecepatan 10 km/jam pada ∆p=2 dB. Dari gambar 4.5, 4.6 pada algoritma FSPC dan ASPC, dapat dilihat peningkatan kecepatan secara signifikan mempengaruhi kinerja power control dengan semakin buruk. Sedangkan pada gambar 4.7, pada VSPC, peningkatan kecepatan tidak mempengaruhi kinerja power control secara signifikan baik dengan menggunakan level step size 1 dB ataupun step size 2 dB.

4.4

Perbandingan algoritma power control FSPC, ASPC dan VSPC pada setiap kecepatan menggunakan diversitas antena dan tanpa bit PCC error.

Gambar 4.8 Kinerja Algoritma power control FSPC, ASPC dan VSPC menggunakan diversitas antena (MRC,L=2) dan tanpa bit PCC error pada kecepatan 10 km/jam

52

Gambar 4.9 Kinerja Algoritma power control FSPC, ASPC dan VSPC menggunakan diversitas antena (MRC,L=2) dan tanpa bit PCC error pada kecepatan 30 km/jam

Gambar 4.10 Kinerja Algoritma power control FSPC, ASPC dan VSPC menggunakan diversitas antena (MRC,L=2) dan tanpa bit PCC error pada kecepatan 50 km/jam.

53

Dari gambar 4.8, dapat dilihat bahwa hasil kinerja dari setiap algoritma hampir berimpit, artinya setiap algoritma dapat mengejar daya yang diinginkan BS untuk dikirimkan MS pada deep fade karena pada kecepatan 10 km/jam (fdTp =0,011) memiliki

frekuensi update power control-nya 100 kali. Dari gambar 4.9, algoritma ASPC memberikan kinerja yang paling buruk dari algoritma lainnya, sedangkan FSPC dan VSPC hampir berimpit. Hal ini disebabkan dengan kecepatan 30 km/jam dari gambar 3.2 lebih banyak memiliki deep fade dan lebih terjal, sedangkan untuk mencapai step yang tinggi maka algoritma ASPC membutuhkan selang waktu tertenti maka terjadi delay waktu dibandingkan algoritma FSPC dan VSPC yang langsung memberikan respon akan situasi tersebut. Dari gambar 4.10, algoritma VSPC memberikan kinerja yang paling baik dari algoritma lain, sedangkan ASPC memberikan kinerja yang terburuk. Sama halnya dengan hasil yang diberikan pada gambar 4.8, ASPC mengalami efek delay untuk mengejar deep

fade yang terjal disbanding algoritma lain. Sedangakan untuk algoritm FSPC lebih buruk dari VSPC karena nilai step maksimum ∆p = 3 dB. VSPC dan variasi nilainya dapat mengejar deep fade dengan lebih baik dibanding FSPC yang tetap sebesar ∆p = 2 dB.

54

4.5

Efek bit PCC error pada kinerja power control dengan menggunakan diversitas antena (MRC, L=2).

4.5.1 Efek bit PCC error pada kinerja algoritma FSPC power control dengan menggunakan diversitas antena (MRC, L=2).

Gambar 4.11

Kinerja Algoritma FSPC Level step size 2 dB Power Control dengan menggunakan diversitas antena (MRC,L=2) dengan bit PCC error pada kecepatan 30 km/jam

Dari gambar 4.11, dapat dilihat bahwa ketika bit PCC error sebanyak 10 % dengan menggunakan algoritma FSPC maka grafik kinerja lebih ke arah kurva fading (lebih buruk). Hal ini disebabkan ketika terjadi error pada bit PCC maka akan terjadi kesalahan sebesar 4 dB (2x2 dB). Misalkan, ketika bit PCC dari BS memerintahkan MS untuk menaikkan daya sebesar 2 dB dan terjadi error maka MS akan menurunkan sebesar 2 dB sehingga untuk perintah berikutnya dibutuhkan 2 kali pengiriman bit PCC untuk menaikkan daya MS sebesar 2 dB.

55

4.5.2 Efek bit PCC error pada kinerja algoritma ASPC power control dengan menggunakan diversitas antena (MRC, L=2).

Gambar 4.12

Kinerja Algoritma ASPC Power Control dengan menggunakan diversitas antena (MRC, L=2) dengan bit PCC error pada kecepatan 30 km/jam

Dari gambar 4.12, dapat dilihat bahwa ketika bit PCC error sebanyak 10 % maka grafik kinerja lebih ke arah kurva fading (lebih buruk) dan terlihat signifikan dengan menggunakan algoritma ASPC. Hal ini disebabkan ketika terjadi error pada bit PCC maka akan terjadi 2 jenis kesalahan sebesar 2 dB (2x1 dB) dan 6 dB (2x3 dB) dan juga efek yang disebabkan untuk menaikkan atau menurunkan daya MS jika terjadi deep fade. Misalkan, ketika bit PCC dari BS memerintahkan MS untuk menaikkan daya sebesar 2 dB maka akan dikirimkan bit PCC pada waktu ke-t sebesar 1 untuk menaikkan 1 dB dan waktu ke-t+1 sebesar 1 untuk menaikkan 1 dB berikutnya. Untuk menaikkan daya sebesar 6 dB maka akan ada 3 perintah seperti di atas untuk menaikkan daya MS sebesar 3 dB secara periodik dalam waktu ke-t hingga ke-t+2, dan jika terjadi kesalahan pada bit PCC pada waktu ke-t+2 maka bit PCC tersebut menjadi -1 maka untuk berikutnya MS 56

akan menurunkan daya sebesar 1 dB yang seharusnya menaikkan 3 dB. Maka untuk menaikkan sebesar 3 dB lagi maka akan menunggu waktu sebesar 3 Tp lagi dan hanya menaikkan sebesar 1 dB setiap Tp kemudian dilanjut dengan menaikkan sebesar 3 dB. Hal ini menyebabkan daya kelebihan 2 dB. 4.5.3 Efek bit PCC error pada kinerja algoritma VSPC power control dengan menggunakan diversitas antena (MRC, L=2).

Gambar 4.13

Kinerja Algoritma VSPC Power Control dengan menggunakan diversitas antena (MRC, L=2) dengan bit PCC error pada kecepatan 30 km/jam

57

Gambar 4.14 Kinerja Algoritma VSPC Power Control dengan menggunakan diversitas antena (MRC, L=2) dengan bit PCC error pada kecepatan 30 km/jam dilihat dari posisi bit yang error

Dari gambar 4.13, dapat dilihat bahwa kinerja power control dengan menggunakan algoritma VSPC juga akan terlihat semakin buruk secara signifikan pada bit PCC error sebanyak 10 %. Hal ini dikarenakan algoritma VSPC yang menggunakan 3 bit PCC, dimana bit pertama (most significant value) menyatakan untuk menaikkan dan menurunkan, sedangkan bit ke-dua dan bit terakhir (less significant value) dan jika error terjadi pada bit PCC yang memberikan perintah menaikkan atau menurunkan maka daya yang diberikan oleh MS akan error sebesar 2 kali dari nilai daya yang akan ditambahkan atau dikurangkan dan akan menyebabkan waktu up-dating bertambah. Seperti yang ditunjukkan pada gambar 4.14, dimana jika error bit pertama (most significant value) maka kinerja power control akan lebih buruk, dari pada kesalahan yang terletak pada bit lain.

58

4.6

Perbandingan algoritma power control FSPC, ASPC dan VSPC pada setiap kecepatan menggunakan diversitas antena dan dengan bit PCC error 10 %.

Gambar 4.15

Kinerja Algoritma power control FSPC, ASPC dan VSPC menggunakan diversitas antena (MRC,L=2) dan dengan bit PCC error 10 % pada kecepatan 10 km/jam.

Gambar 4.16

Kinerja Algoritma power control FSPC, ASPC dan VSPC menggunakan diversitas antena (MRC,L=2) dan dengan bit PCC error 10 % pada kecepatan 30 km/jam. 59

Gambar 4.17

Kinerja Algoritma power control FSPC, ASPC dan VSPC menggunakan diversitas antena (MRC,L=2) dan dengan bit PCC error 10 % pada kecepatan 50 km/jam.

Dari gambar 4.15, dapat dilihat bahwa kinerja yang paling buruk ditunjukkan oleh algoritma VSPC. Hal ini disebabkan VSPC menggunakan 3 bit PCC dimana most

significant value sebagai bit perintah dalam memutuskan naik atau turun sebesar step yang diminta BS. Jika bit ini yang terkena error maka akan terjadi kesalahan persepsi sehingga akan memerlukan waktu lagi dalam mengejar daya yang diinginkan BS. Dari gambar 4.16 dan 4.17, algoritma ASPC memberi kinerja paling buruk dan diikuti VSPC, sedangkan FSPC memberi kinerja paling baik. Hal ini disebabkan, selain disebabkan error bit PCC algoritma ASPC mengalami efek delay dalam mengejar daya yang besar. Sehingga setelah terjadi error maka untuk mengejar kesalahan menaikkan dan menurunkan daya ASPC mengalami delay waktu dalam mengejar daya tersebut. Sedangkan VSPC seperti penjelasan sebelumnya error menyebabkan kesalahan nilai step yang lebih besar dari FSPC.

60