BAB 3 PERANCANGAN SISTEM
Perancangan sistem pengendalian posisi 3 buah motor DC dengan algoritma PID berbasiskan FPGA yang bekerja secara multiplexing untuk pemberian data set point tiap masing-masing motor DC, sehingga perancangan sistem ini dapat dikatakan sistem pengendali single input dan single output (SISO) dimana nilai set point sebagai inputnya dan putaran motor sebagai outputnya. Algoritma PID yang dipakai sepenuhnya berdasarkan implementasi dari sebuah algoritma matematika yang di tuangkan kedalam rangkaian elektronika. Untuk membuat sistem pengontrolan PID dalam rangkaian elektronika, dalam perancangannya sistem ini dibagi-bagi menjadi beberapa sub sistem untuk melakukan kerja sama dengan fungsi-fungsi khusus.
Gambar 3.1 : Blok Diagram Keseluruhan dari Perancangan Sistem Kontrol Posisi 3 buah motor DC dengan FPGA
40
41 Berikut ini adalah bagian-bagian dari sistem yang diperlukan untuk membangun sistem pengendalian posisi motor DC dengan algoritma PID berbasiskan FPGA.
3.1 Power Supply Power Supply yang diperlukan untuk memenuhi konsumsi daya listrik dari DAC (Digital to Analog Converter), ADC (Analog to Digital Converter), Op-Amp (Operasional Amplifier), Penguat Arus dan FPGA(Field Programable Gate Array). Power Supply yang digunakan untuk modul DAC, ADC, Op-Amp, Penguat Arus diperlukan tegangan sebesar +15Volt, -15Volt ,+12Volt, -12Volt , +5Volt. Sedangkan power supply yang digunakan untuk modul FPGA sudah disediakan oleh vendor dari FPGA sebesar 5Volt 400mA. 3.1.1 Perancangan Power Supply Dalam perancangan modul Power Supply ini dibuat dengan cara setiap modul diberikan regulator tegangan yang terpisah, hal ini dimaksudkan agar pada setiap modul mendapat tegangan yang teregulasi masing-masing, sehingga pada saat seluruh modul elektronika ini dijalankan, daya yang tersedia antara setiap modul dengan modul-modul lainnya tidak saling mempengaruhi, karena pada keadaan yang sebenarnya, perbedaan kondisi yang berubah-ubah setiap saat tertentu pada masing-masing modul, menyebabkan daya yang dipakai oleh masing-masing modul juga berubah-ubah, sehingga hal ini dapat menyebabkan naik dan turunnya daya yang tersedia. Sedangkan pada modul ADC, bila terjadi kenaikan atau penurunan daya yang kecil saja pada bagian pembagi tegangan untuk analog input, yang di akibatkan oleh modul lain, dapat
42 menyebabkan output sinyal diskrit pada ADC berubah-ubah, hal ini tentu saja harus dihindari. Begitu juga pada modul DAC, yang memiliki tegangan referensi yang kecil, sehingga perubahan daya yang kecil dapat membuat konversi sinyal diskrit ke sinyal analog terjadi penyimpangan.
Gambar 3.2 : Skematik Power Supply 3.2 ADC (Analog to Digital Converter) ADC berfungsi untuk mengkonversi input sinyal analog menjadi sinyal diskrit. setelah sinyal analog di konversi ke dalam sinyal diskrit, maka sinyal diskrit tersebut akan menjadi data umpan balik untuk modul FPGA yang selanjutnya akan diproses di dalam modul FPGA.
43 3.2.1 Perancangan ADC (Analog To Digital Converter) Pada perancangan modul ADC ini yang digunakan adalah ADC 744 12 bit, dimana ADC ini memproses sinyal analog yang berasal dari rangkaian pembagi tegangan, yang dikendalikan dengan sebuah potensiometer, yang tuas pengatur hambatannya dihubungkan pada poros putaran motor DC yang menyebabkan sinyal analog berubah-ubah mengikuti pergerakan motor DC, dan kemudian sinyal analog tersebut dikonversikan menjadi sinyal diskrit, yang selanjutnya sinyal diskrit pada output ADC ini dimasukan ke dalam modul FPGA sebagai umpan balik posisi motor DC. Dalam merancang Modul ADC ini, tipe data pada output sinyal diskrit adalah bilangan tidak bertanda (unsign) dan dibuat menjadi bilangan binary bertanda (sign) dengan cara pada 1 bit MSB dari data diskrit dijadikan penanda untuk mengenali apakah output data berupa bilangan negative atau bilangan positive, contohnya bila 1bit pada MSB berlogic high (1), maka bilangan binary dikenal sebagai bilangan negative, dan bila 1bit pada MSB berlogic low (0), maka bilangan binary dikenal sebagai bilangan positive. Dan output sinyal diskrit pada ADC, yang hendak di hubungkan kedalam FPGA haruslah terlebih dahulu di pulldown dan tegangannya di turunkan, sehingga untuk membuat logic high (1) tegangan yang di gunakan adalah 3.3Volt, oleh karena itu pada pin output data pada IC ADC harus dimasukan ke dalam rangkaian resistor pembagi tegangan terlebih dahulu sebelum terhubung dengan Modul FPGA.
44
Gambar 3.3 : Skematik Modul ADC
Cara kerja IC ADC diatas adalah: Pin 1 : Digunakan untuk Vcc, dimana konsumsi daya ADC 744 sehingga dapat beroperasi membutuhkan Vcc sebesar +5V. Pada Vcc diberikan transistor tantalum 10μF yang berfungsi untuk menghilangkan noise pada Vcc. Pin 2 : Digunakan untuk mengendalikan metode pembacaan data binary yang sama fungsinya sebagai output enable pada suatu IC, bila interface untuk membaca binary hanya terdapat 8 bit maka pin ini dihubungkan ke ground (GND) sehingga nantinya data dikirim 2 kali, bila interface untuk membaca binary output pada ADC terdapat 12 bit maka pin ini diberikan logic high (1).
45 Pin 3 : Digunakan sebagai chip select dari ADC dinama konversi data akan beroperasi bila Chip Select aktif. Karena Chip Select ini aktif low maka dihubung ke ground (GND). Pin 4 : Cara pengontrolan pin ini bergantung pada input yang diberikan pada pin 2, dimana bila pin 2 berlogic low (0) maka pin ini digunakan untuk mengontrol pengiriman data pada data output ADC dalam 2 kali pengiriman, caranya ketika Pin ini diberi logic low (0), maka output data yang valid adalah 8 bit dari MSB kemudian pada clock berikutnya untuk mengirim 4 bit sisanya maka pin ini diberikan logic high (1). Pin 5 : merupakan pin read/convert (R/C). read akan aktif bila diberikan logic high (1) , dan convert akan aktif bila terjadi perubahan dari logic high (1) menuju low (0) atau dinamakan falling edge. Pin 6 : Merupakan pin Chip Enable, jadi pada saat diberikan logic high (1) maka output IC ADC akan mengeluarkan logic high (1) atau logic low (0), dan pada saat pin ini diberikan logic low(1) maka output diskrit pada IC ADC tidak aktif. Pada saat IC ADC tidak aktif maka output diskrit memiliki hambatan yang sangat tinggi. Fungsi ini diberikan agar pada saat penggabungan output diskrit pada ADC tidak terjadi hubungan singkat yang disebabkan salah satu output yang berlogic high (1) tidak bertemu langsung dengan salah satu output yang berlogic low (0), karena bila hal ini terjadi maka serupa dengan terjadinya hubungan singkat yang mengakibatkan IC ADC rusak. Pin 7 : tidak terhubung / Not Connected (NC).
46 Pin 8 dan 10 : Merupakan Pin Full Scale Adjust. Full Scale ini digunakan untuk mensetting agar output diskrit dapat mencapai output maksimal yaitu setiap bit pada output diskrit memiliki logic high (1) semua pada saat input analog diberikan nilai yang maksimal yaitu dengan cara mengunakan potensiometer 100 KΩ yang berfungsi untuk mengatur tegangan analog dari 0V – 10V. Pin 11 : ketika pin ini diberikan logic low (0) maka IC bekerja dalam keadaan emulation mode, keadaan ini digunakan untuk menjaga kesetabilan analog input IC ADC pada saat melakukan konversi, karena pada faktanya ketika menyambung IC dengan menggunakan soket dapat membuat analog input menjadi kurang stabil dengan kata lain analog input lebih besar kemungkinan untuk menyerap noise disekitarnya, akan tetapi keadaan emulation mode ini memiliki kerugian, yaitu membutuhkan waktu yang lebih lama untuk melakukan konversi setelah pin pada read/convert (R/C) mendapat sinyal falling edge. Bila pin ini diberikan logic high (1) maka IC bekerja dalam keadaan control mode keadaan ini digunakan untuk mendapatkan selang waktu untuk melakukan konversi setelah pin pada read/convert mendapat sinyal falling edge menjadi lebih cepat dengan kata lain kerja IC juga akan lebih cepat dalam menkonversi dari sinyal analog ke sinyal diskrit. Pin 12 : Merupakan pin offset adjust. offset Adjust ini digunakan untuk men-setting agar output diskrit mengeluarkan logic low (0) pada setiap bitnya yaitu setiap bit pada output diskrit memiliki logic low (0) semua pada saat input analog diberikan nilai yang minimum yaitu dengan cara mengunakan pontensiometer 100 KΩ yang berfungsi untuk mengatur tegangan analog pada pin ini.
47 Pin 13 : merupakan pin input analog dimana pin input ini diberikan tegangan analog yang berasal dari rangkaian pembagi tegangan (potensiometer 100KΩ), untuk membaca posisi motor DC, dimana tegangan maksimum input analog sebesar 10 V dan tegangan minimumnya 0V. Pada pin ini digunakan dua buah resistor 1KΩ dikarenakan untuk menjaga arus yang lewat dari sumber tegangan +12V pada catu daya, melalui potensiometer. Pin 15 : merupakan pin ground (GND) Pin 16 – 27 : merupakan pin output sinyal diskrit 12 bit dimana pin 16 (LSB) dan Pin 27 (MSB). Pada output diskrit dari seluruh pin ini akan di hubungkan kedalam Modul FPGA, melalui rangkaian resistor pembagi tegangan. Pin 28 : merupakan pin convertion status. Pin ini akan aktif ketika proses konversi beroperasi, dan dapat digunakan sebagai media visual dengan cara dihubungkan dengan komponen led.
3.3 DAC (Digital to Analog Converter) DAC berfungsi untuk mengkonversi input sinyal diskrit menjadi sinyal analog. Setelah sinyal diskrit di konversi ke dalam sinyal analog, maka sinyal analog tersebut akan digunakan untuk menggerakan posisi pada motor DC. Sebelum sinyal analog yang berupa tegangan listrik ini di gunakan untuk menggerakan motor DC, maka tegangan listrik pada sinyal analog harus disesuaikan dengan kebutuhan tegangan listrik pada motor DC dengan cara menggunakan pengali tegangan dan arus listrik pada sinyal analog
48 ini juga perlu dikuatkan terlebih dahulu oleh rangkaian penguat arus, agar arus listrik yang masuk kedalam motor DC cukup kuat untuk menggerakan motor DC.
3.3.1 Perancangan DAC (Digital To Analog Converter) Pada perancangan modul DAC ini, komponen yang digunakan adalah DAC 7624P 12 bit. DAC ini memproses sinyal diskrit dari proses algoritma PID pada Modul FPGA menjadi sinyal analog, dimana sinyal analog yang berupa tegangan listrik tersebut digunakan untuk mengatur pergerakan pada motor DC. Pada IC DAC ini dapat mengeluarkan tegangan maksimal +2.5Volt sampai dengan –2.5 Volt, sedangkan motor DC yang di gunakan membutuhkan tegangan maksimal +12Volt sampai dengan –12Volt, oleh karena itu hasil sinyal output analog pada DAC perlu di sesuaikan terlebih dahulu dengan memberikan pengali tegangan agar output sinyal analog pada modul DAC dapat mencapai +12Volt sampai –12Volt. Untuk mengalikan sinyal analog yang berupa tegangan listrik tersebut, maka pada modul DAC ditambahkan rangkaian penguat diferensial dengan menggunakan komponen Op-Amp LF356N. Setelah modul DAC ini sudah dapat menghasilkan output sinyal analog yang berupa tegangan listrik dengan maksimum +12Volt sampai dengan –12Volt, selanjutnya akan dihubungkan kedalam modul Penguat Arus, hal ini di perlukan karena output sinyal analog pada rangkaian penguat diferensial dalam modul DAC memiliki arus listrik yang sangat kecil dan tidak cukup kuat untuk menggerakan motor DC.
49
Gambar 3.4 : Skematik Modul DAC
Cara kerja IC DAC 7624 adalah: Pin 1:merupakan pin tegangan referensi maksimum dari DAC dimana tegangannya diberikan sebesar +2,5V, maka dengan demikian tegangan output maksimum dari DAC ini adalah +2,5V. Pada Vrefh ini diberikan kapasitor 0,1 μF yang digunakan untuk menghilangkan noise pada Vrefh. Pin 2 : merupakan pin output DAC (B) yang berupa output sinyal analog. Pin 3 : merupakan pin output DAC (A) yang berupa output sinyal analog. Pin 4 dan Pin 25 : pin 4 adalah pin Vss dan pin 25 adalah pin Vdd. Pada pin ini membutuhkan supply tegangan analog negatif (Vss) sebesar –5V dan supply tegangan analog positif (Vdd) sebesar +5V. Pada Vss dan Vdd masing-masing diberikan dua buah kapasitor yang besar 10μF dan 0,1μF yang berfungsi untuk menghilangkan noise.
50 Pin 5 : merupakan pin Ground (GND). Pin 6 : merupakan pin Reset DAC, dimana pin Reset akan aktif bila diberikan logic low (0) atau active low. Pin 7 : merupakan pin Load DAC, dimana pin ini digunakan sebagai latch enable dari internal latch dalam IC DAC. Pin 8 – 19 : merupakan pin data input DAC, dimana pin 8 merupakan nilai LSB dan pin 19 merupakan nilai MSB dari 12 bit data input yang ada. Pin 20 : merupakan pin read/write (R/W). read akan aktif bila diberikan logic high (1), dan write akan aktif bila terjadi perubahan dari logic low (0). Pin 21 dan pin 22 : pin 21 merupakan pin A1 dan pin 22 merupakan pin A0. Pada DAC 7624 ini memiliki 4 buah output analog, yang didalam satu buah IC DAC ini memiliki 4 buah internal DAC, dimana pin 21 dan 22 ini berfungsi sebagai selector internal DAC yang akan digunakan.
Tabel 3.1 Selector Internal DAC. A0
A1
DAC yang aktif
0 (low)
0 (low)
DAC (A)
0 (low)
1 (high)
DAC (B)
1 (high)
0 (low)
DAC (C)
1 (high)
1 (high)
DAC (D)
51 Pada perancangan sistem PID yang dibuat, dibutuh 3 buah DAC yang masing-masing digunakan untuk mengontrol 3 buah motor DC. Pin 23 : Digunakan sebagai Chip Select dari DAC dimana konversi data akan beroperasi bila Chip Select aktif. Karena Chip Select ini aktif low maka dihubung ke ground (GND). Pin 24 : tidak terhubung / Not Connected (NC). Pin 26 : merupakan pin output DAC (D) yang berupa output sinyal analog. Pada pin ini tidak digunakan karena hanya dibutuhkan 3 buah DAC saja dalam perancangan sistem PID ini. Pin 27 : merupakan pin output DAC (C) yang berupa output sinyal analog. Pin 28 : merupakan pin tegangan referensi minimum dari DAC dimana tegangannya diberikan sebesar -2,5V, maka dengan demikian tegangan output maksimum dari DAC ini adalah -2,5V. Pada Vrefl ini diberikan kapasitor 0,1 μF yang digunakan untuk menghilangkan noise pada Vrefl.
3.4 Modul Penguat Tegangan dan Penguat Arus Pada IC DAC 7624 hanya dapat mengeluarkan tegangan maksimal +2.5Volt sampai dengan –2.5 Volt, sedangkan motor DC yang di gunakan membutuhkan tegangan maksimal +12Volt sampai dengan –12Volt, oleh karena itu hasil sinyal output analog pada DAC perlu di sesuaikan terlebih dahulu dengan memberikan pengali tegangan agar output sinyal analog pada modul DAC dapat mencapai +12Volt sampai –12Volt. Untuk mengalikan sinyal analog yang berupa tegangan listrik tersebut, maka modul DAC ditambahkan rangkaian penguat diferensial dengan menggunakan komponen Op-Amp
52 LF356N. Setelah modul DAC ini sudah dapat menghasilkan output sinyal analog yang berupa tegangan listrik dengan maksimum +12Volt sampai dengan –12Volt, selanjutnya akan dihubungkan kedalam modul Penguat Arus, hal ini di perlukan karena output sinyal analog pada rangkaian penguat diferensial dalam modul DAC memiliki arus listrik yang sangat kecil dan tidak cukup kuat untuk menggerakan motor DC yang besarnya 1,5 Amp.
3.4.1 Perancangan Penguat Tegangan dan Penguat Arus
Gambar 3.5 : Rangkaian Penguat Tegangan dan Penguat Arus
Rangkaian diatas adalah rangkaian penguat diferensial dimana sinyal input yang berupa tegangan analog akan dikuatkan dengan membagi nilai Rf dengan nilai R1 lalu dikalikan dengan sinyal input, dimana penjabaran rumusnya adalah :
Output dari penguat diferensial masih memiliki arus yang kecil sehingga dibutuhkan penguat arus. Penguat arus yang digunakan adalah model penguat arus tarikdorong (Push-Pull) dimana menggunakan 2 buah transistor PNP dan NPN dengan cara
53 menggabungkan pin emitter pada 2 buah transistor melalui dua buah resistor. Transistor yang digunakan dalam membuat penguat arus ini adalah transistor 2N3055 dengan transistor 2N2955, dimana kedua transistor diatas mampu menguatkan arus listrik sampai 3 Amper, dan keunggulan lainnya adalah pada fisik dari transistor tersebut dibuat dengan bahan besi khusus yang dapat dengan mudah menghantarkan panas, sehingga membuat komponen transistor ini lebih tahan panas.
3.5 Modul Interconnection Modul interconnection digunakan sebagai terminal penghubung dari semua modul-modul rangkaian elektronik yang memiliki fungsi yang berlainan dan saling mendukung antara satu modul dengan modul lainnya, sehingga dalam perancangan sistem ini dapat terbentuk suatu kerja sama antara suatu sub sistem dengan sub sistem lainnya. Keuntungan lainnya yang didapat dengan menggunakan modul ini adalah dalam merancang alat dapat dengan mudah untuk mencari kemungkinan adanya kesalahan pada setiap modul yang dirancang, sehingga bila ada kesalahan perancangan pada sebuah modul, maka tidak perlu merubah modul lainnya yang sudah baik, dan dalam menggabungkan atau memisahkan antara satu modul dengan modul lainnya dapat dilakukan dengan mudah.
3.6 Modul FPGA Modul FPGA digunakan sebagai media untuk mengimplementasikan sebuah sistem pengontrolan yang berdasarkan algoritma PID. Algoritma PID akan memproses data pada input set point yang masuk dan menerima data umpan balik error posisi dari hasil pemrosesan sebelumnya sampai tercapainya hasil output yang sesuai. Output dari
54 hasil pemrosesan akan diubah menjadi sinyal analog dengan menggunakan DAC dan selanjutnya dipakai untuk mengendalikan tiga buah motor DC.
3.6.1 Perancangan Implementasi Algoritma PID Pada FPGA Dalam merancang PID dengan menggunakan FPGA, langkah awal yang dilakukan adalah menjabarkan rumus PID yang akan dipakai, dimana rumus PID yang yang digunakan dalam perancangan ini masih berupa analog, yang dapat dituliskan sebagai berikut: U(t)= Kp + (Ki .(1/s)) + (Kd . s) (Ogata, 1996, p203) Sehingga dari persamaan PID analog yang tersebut dapat dicari bentuk persamaan PID diskrit yang terpisah (Parsial), dimana persamaannya adalah :
(Sofyan Tan, Lie Hian, 2004-2005, p4)
Setelah rumus PID sudah dalam bentuk diskrit terpisah (Parsial) barulah algoritma PID ini dapat dibuat dengan menggunakan FPGA. Dimana atribut-atribut dari rumus PID diskrit diatas berupa: U(t): output PID sekarang. Kp : Proportional output gain. P
: nilai konstanta Proportional.
55 Ki
: Integral output gain.
I
: nilai konstanta integral.
Kd
: Differensial output gain.
D
: nilai konstanta differensial.
E(t) : error posisi sekarang. E(t-1): error sebelum E(t).
Operasi-operasi yang digunakan yaitu: •
perkalian (multiplier)
•
pengurangan (substractor)
•
penjumlahan (adder) Setelah atribut-atribut dan operasi-operasi aritmatik dari rumus PID diskrit
diinisialisasi maka langkah selanjutnya membuat gambar skematik proses PID. Yang mana skematik tersebut akan dijadikan acuan untuk membuat coding program (PID system) didalam modul FPGA. Program yang akan dibuat menggunakan bahasa VHDL. Coding program yang akan dibuat didalam modul FPGA dibagi atas 2 proses utama, proses-proses itu adalah: •
Clock Controller dan Kp, Ki, Kd, Set Point.
•
PID Arithmatic Processing.
3.6.1.1 Clock Controller dan KP, KI, KD, Set Point Dalam merancang arsitektur proses ini modul-modul yang akan digunakan dan akan dibuat adalah:
56 •
Reset.
•
Clock source.
•
Decoder select register Kp, Ki, Kd dan set point 2 to 4.
•
Counter instruction decoder (7 bit).
•
Counter clock divider (10 bit).
•
Decoder select motor 2 to 3 (2 bit).
•
Multiplexer select motor 2 to 1.
•
Multiplexer select 2 to 1.
•
Register KP, KI, KD dan Set Point.
•
Instruction Decoder.
Dalam merancang arsitektur proses ini dibutuhkan total keseluruhan 28 bit input. Dimana 28 bit tersebut digunakan untuk: •
1 bit untuk clock source.
•
2 bit untuk reset.
•
2 bit untuk Decoder select register Kp, Ki, Kd dan Set Point.
•
2 bit untuk input select motor (Dalam perancangan ini menggunakan 3 buah motor DC yaitu R1, R2, R3 ).
•
12 bit untuk data input.
•
7 bit untuk input konstanta tetapan.
•
1 bit untuk read/write register Kp, Ki, Kd dan Set Point.
•
1 bit untuk input run/stop.
57 3.6.1.1.1 Clock Controller Hal yang terpenting dalam merancang PID sistem adalah sinkronisasi clock, karena setiap modul yang dibutuhkan didalam merancang sistem PID didalam FPGA memiliki clock yang berbeda-beda dan urutan dari penggunaan clock sangatlah berpengaruh terhadap hasil output. Sebagai contoh ADC read/Convert (R/C) dalam perancangan ini
membutuhkan 1 kali clock, register error dan proses perkalian,
penjumlahan, pengurangan membutuhkan 3 kali clock untuk menyelesaikan prosesnya karena sebelum nilai tersebut diproses nilainya dilatch terlebih dahulu. Dan modul-modul yang dibuat saling berkaiatan satu sama lainnya. Oleh karena itu maka dibuat instruction decoder, dimana merupakan sebuah lookup table atau instruction decoder memiliki fungsi mengeluarkan clock yang digunakan untuk modul yang berbeda-beda dan pengurutan pengunaan clock diatur di sini.
Gambar 3.6 : Skematik Clock Controller Dari gambar diatas Clock Controller terdiri dari Clock Source, Counter clock devider 11 bit, Counter Instruction Decoder 7 bit, Instruction Decoder. Cara kerja rangkaian diatas adalah Clock Source yang berasal dari komponen kristal sebagai clock generator didalam modul FPGA, dan pemberian logic high (1) pada keypad Run/Stop akan mengaktifkan Counter Clock Devider, sehingga Counter Clock Devider akan melakukan proses Counting yaitu menjumlahan nilai output binary dengan 1 setiap adanya clock. Counter ini memiliki lebar data sebesar 11 bit, tetapi pada counter ini
58 hanya bit MSB saja yang dijadikan output, sehingga pada output akan mengalami perubahan dari logic low (0) ke logic high (1) mengikuti nilai MSB dari counter 11 bit. Metode tersebut digunakan untuk membuat delay time. Kemudian Output dari Counter Clock Devider akan digunakan sebagai input clock untuk Counter Instruction Decoder. Maka dengan aktifnya Clock pada Counter Instruction Decoder maka proses counting 7 bit berjalan. Output dari Counter instruction Decoder yang berupa data 7 bit hasil counting tersebut akan digunakan sebagai input untuk Instruction Decoder. Instruction Decoder yang berfungsi sebagai lookup table yang menggunakan 7 bit input dari Counter instruction Decoder sebagai selector ouput untuk mengurutkan clock pada bagian -bagian yang ada dalam modul FPGA. Pada lookup table dibawah ini akan dijabarkan kegunaan dan urutan dari setiap input pada Instruction Decoder.
Tabel 3.2 Lookup Table Instruksi Decoder. Input
Output ke- Output
Dipakai untuk
0000000
0
0
Clock
0000001
0
1
ADC
0000010
0
0
0000011
1
0
0000100
1
1
0000101
1
0
0000110
1
1
0000111
1
0
Read/Conv
Clock register 0
Command
59 0001000
1
1
0001001
1
0
0001010
2
0
0001011
2
1
0001100
2
0
0001101
2
1
0001110
2
0
0001111
2
1
0010000
2
0
0010001
3
0
0010010
3
1
0010011
3
0
0010100
3
1
0010101
3
0
0010110
3
1
0010111
3
0
0011000
4
0
0011001
4
1
0011010
4
0
0011011
4
1
0011100
4
0
0011101
4
1
0011110
4
0
Clock Substractor 1
Clock Register 2
Clock Register 1
60 0011111
5
0
Clock Substractor 2, Clock Adder
0100000
5
1
1, Clock Multiplier 1
0100001
5
0
0100010
5
1
0100011
5
0
0100100
5
1
0100101
5
0
0100110
6
0
Clock Reducer bit 14 to 7, Clock
0100111
6
1
Register 3, Clock Multiplier 2
0101000
6
0
0101001
6
1
0101010
6
0
0101011
6
1
0101100
6
0
0101101
7
0
0101110
7
1
0101111
7
0
0110000
7
1
0110001
7
0
0110010
7
1
0110011
7
0
0110100
8
0
0110101
8
1
Clock Multiplier 3, Clock Adder 2
Clock Multiplier 4
61 0110110
8
0
0110111
8
1
0111000
8
0
0111001
8
1
0111010
8
0
0111011
9
0
0111100
9
1
0111101
9
0
0111110
9
1
0111111
9
0
1000000
9
1
1000001
9
0
1000010
10
0
1000011
10
1
1000100
10
0
1000101
10
1
1000110
10
0
1000111
10
1
1001000
10
0
1001001
11
0
Clock
1001010
11
1
DAC
1001011
11
0
Clock Adder 3
Clock Reducer 27 to 12
Read/Conv
Command
62 1001100
12
0
Clock Counter 2 bit selector
1001101
12
1
register
1001110
12
0
Motor DC1 , Motor DC2, Motor DC3
3.6.1.1.2 Register Kp, Ki, Kd, Set Point
Gambar 3.7 : Skematik Input KP, KI, KD, Set Point
63 Kp, Kd, Ki adalah konstanta yang diberikan pada algoritma PID sesuai karateristik motor yang digunakan dimana nilainya mempengaruhi keoptimalan dari algoritma PID itu sendiri dalam mengontrol posisi pada setiap motor DC. Input Kp, Ki, Kd yang akan dimasukan ke dalam algoritma PID haruslah berdasarkan karateristik motor yang dipakai, Akan tetapi, berhubung pada motor DC yang digunakan tidak di ketahui nilai - nilai karakteristiknya, maka nilai konstanta tersebut akan dicoba-coba dengan memasukan nilai pemisalan, dan dilakukan berulang ulang sehingga output respon dari motor DC untuk menuju ke suatu posisi yang ditentukan dapat mendekati pada respon yang baik. Cara kerja dari rangkaian diatas adalah ketika input data (12 bit) diberikan dengan menggunakan saklar geser, input data tidak langsung masuk ke dalam register, tetapi data akan menunggu sinyal read/write aktif dan input Chip select register aktif. kemudian di ikuti select register R1, R2, R3 mana yang aktif untuk menentukan data akan disimpan pada R1, R2 atau R3 dalam register tersebut. Chip select berfungsi untuk memilih memilih register (Kp, Ki, Kd atau Set Point) mana yang aktif berdasarkan input 2 bit dari user, sebagai contoh ketika input select register yang diberikan bernilai 00 maka input tersebut akan masuk kedalam decoder 2 to 4(Decoder Select Register), ketika inputnya bernilai 00 maka output decoder pada bit yang pertama dari empat bit yang ada, akan bernilai 1 (high). Pada kasus ini output decoder pada bit pertama digunakan untuk mengaktifkan Chip select pada register Kp. Berikut adalah tabel kebenaran untuk modul decoder 2 to 4(Decoder Select Register).
64 Tabel 3.3 Tabel Kebenaran modul Select store Input Select store
Output
Dipakai untuk mengaktifkan
00
Out decoder (0) = 1
Chip Select Register Kp
01
Out decoder (1) = 1
Chip Select Register Ki
10
Out decoder (2) = 1
Chip Select Register Kd
11
Out decoder (3) = 1
Chip Select Register Set Point
Setelah ditentukan register mana yang akan aktif selanjutnya user juga harus memberikan sinyal input untuk selector register motor (R1, R2, R3) untuk menentukan nilai setiap motor DC yang masing-masing memiliki konstanta tetap pada register Kp, Ki, Kd, dan Set Point. Ketika selector Multiplexer Select 2 to 1 diberikan logic low (0), maka counter akan mati (off) sehingga proses counting berhenti. Dengan demikian maka user baru dapat memberikan sinyal input dengan switch geser untuk menentukan register motor (R1, R2, R3) untuk motor DC yang ingin diaktifkan, dimana lebar data selectornya sebesar 2 bit. Sebagai contoh, misal pada input selector register motor (R1, R2, R3) yang dimasukan bernilai 00 maka output Multiplexer Select 2 to 1 bernilai 00. Pada kasus ini nilai 00 digunakan untuk mengaktifkan semua register R1 dalam sistem ini. Berikut adalah tabel fungsi input untuk register motor.
Tabel 3.4 fungsi input untuk Register motor Input untuk Selector Register Output
Dipakai untuk mengaktifkan
R1, R2, R3 00
00
Seluruh R1 untuk motor DC 1
65 01
01
Seluruh R2 untuk motor DC 2
10 / 11
10 / 11
Seluruh R3 untuk motor DC 3
Dengan telah ditentukannya Chip select Register KP, KI, KD, Set Point dan register motor (R1, R2, R3) selanjutnya data input yang sebelumnya masih menunggu, sekarang sudah bisa dimasukan ke dalam register yang telah ditentukan dengan memberikan logic high (1) sesaat pada input read/write. Input read/write juga digunakan untuk mengaktifkan led Set Point sebagai media visualisasi untuk nilai Set Point yang dimasukan oleh user, untuk memilih modul set point yang berupa tampilan led ini, sinyal Input read/write dan sinyal output dari Decoder Select ADC dimasukan kedalam gerbang AND dan outputnya digunakan untuk mengaktifkan pin latch enable pada komponen latch dalam modul Set Point.
Gambar 3.8 : Skematik feedback Posisi
66 ADC memberikan inputan untuk PID Arithmatic yang berupa inputan umpan balik yang menunjukan posisi dari motor DC, dimana cara kerja gambar diatas adalah sinyal analog yang berasal dari rangkaian pembagi tegangan yang di atur oleh pergerakan motor DC akan masuk ke ADC (Analog to Digital Converter), didalam ADC sinyal analog dikonversi ke dalam bentuk diskrit. Karena menggunakan 3 buah motor DC maka diperlukan 3 buah ADC pula. ADC akan aktif ketika sinyal convert dan chip select di dalam ADC aktif. Chip select ADC ini digunakan untuk memilih salah satu ADC dari tiga buah ADC yang ada untuk aktif. Sebagai contoh ketika decoder 2 to 3 mendapatkan input dari counter select register (2 bit) atau pemberian 2 bit input dari user yang bernilai 00 maka output decoder pada bit (0) akan benilai 1 (high). Pada kasus ini decoder pada bit (0) digunakan untuk mengaktifkan ADC 1 pada motor DC 1.
Tabel 3.5 Fungsi input dan output decoder 2 to 3 Input
Output di-
Fungsi
00
Bit (0) = ‘1’
Mengaktifkan Chip Select ADC 1
01
Bit (1) = ‘1’
Mengakifkan Chip Select ADC 2
10
Bit (2) = ‘1’
Mengaktifkan Chip Select ADC 3
Untuk sinyal convert pada ADC berasal dari output instruction decoder bit (0). Ketika output instruction decoder bit (0) berlogic high (1) maka output tersebut nilainya akan dibalik menjadi logic low (0) dengan gerbang NOT. Hal tersebut dikarenakan sinyal convert didalam ADC adalah saat terjadi perubahan dari logic high (1) menuju logic low (0) atau disebut juga pada saat falling edge . Dengan aktifnya Chip select dan sinyal
67 Convert ADC tersebut, maka IC ADC akan memproses sinyal analog input dari rangkaian pembagi tegangan untuk diubah menjadi sinyal diskrit, dan selanjutnya sinyal diskrit tersebut dimasukan ke dalam modul PID Arithmatic Processing yang digunakan sebagai data umpan balik dari posisi motor DC. Counter Select Register juga digunakan untuk memilih (selector) dari DAC. dimana Counter Select Register dihubungkan ke pin 21 (A1) dan pin 22 (A0) pada IC DAC sebagai selector dari 4 buah internal DAC dalam 1 buah IC DAC7624P.
3.6.1.2 PID Arithmatic Dalam merancang arsitektur proses ini modul-modul yang akan dibuat adalah: •
4 buah register error
•
4 buah multiplier
•
2 buah subtractor
•
3 buah adder
•
modul reducer bit (14 bit ke 7 bit)
•
modul reducer bit (27 bit ke 12 bit) PID Arithmetic adalah modul yang digunakan untuk melakukan perhitungan
Algoritma PID, dimana nilai input yang masuk ke dalam modul FPGA yang diberikan oleh user akan diproses berdasarkan rumus algoritma PID yang sudah diimplementasikan kedalam bentuk rangkaian diskrit, selain itu karena algoritma PID merupakan sistem loop tertutup maka nilai error umpan balik akan dibandingkan kembali dengan nilai inputnya, yang selanjutnya diproses kembali sampai nilai error ≈ 0.
68
Gambar 3.9 : Skematik dari PID Arithmatic Cara kerja dari rangkaian diatas adalah setiap bagian yang dibuat didalam PID Arithmetic bekerja berdasarkan urutan dari instruction decoder yang dibuat, dimana langkah-langkah pemrosesannya bekerja secara berurutan mengikuti pemberian clock dari instruction decoder. Ketika user telah memberikan nilai konstanta Kp, Ki, Kd dan Set Point untuk motor, selanjutnya nilai konstanta Kp, Ki, Kd dan Set Point akan diproses secara terpisah (Parsial) dimana nilai Kp akan langsung dikalikan dengan nilai error sekarang (E(t)), untuk nilai Ki akan dikalikan dengan nilai dari penjumlahan error dari t=0 sampai t sekarang, untuk nilai Kd akan dikalikan dengan nilai dari hasil pengurangan error sekarang (E(t)) dengan nilai error sebelumnya (E(t-1)) dan kemudian dikalikan dengan konstanta tetap, Maka berdasarkan rumus PID terpisah (Parsial) tersebut dibuatlah rancangan skematik dari modul PID Arithmatic seperti pada gambar diatas.
69 Ketika output instruction decoder bit (0) aktif maka ADC melakukan konversi sinyal analog yang berupa tegangan yang berasal dari rangkaian pembagi tegangan (potensiometer) ke dalam bentuk diskrit lalu selanjutnya nilai hasil konversi yang berupa nilai diskrit sebanyak 12 bit, pada MSB-nya di-NOT untuk mengubah tipe bilangan tak bertanda (Unsign) yang berasal dari ADC kedalam bentuk tipe bilangan bertanda (Sign), karena didalam perancangan modul PID Arithmatic semua bilangan mengunakan tipe bilangan bertanda (Sign). Setelah itu nilai error 12 bit bilangan bertanda (Sign) tersebut digunakan sebagai input untuk register (0), dimana register (0) akan aktif ketika mendapatkan clock dari output instruction decoder bit (1). Selanjutnya output dari register (0) akan digunakan untuk input ke 2 dari Operasi pengurangan (Substractor) (1), pada modul pengurangan ini nilai Set Point (12bit) akan dikurangi nilai umpan balik dari ADC sehingga didapatkan nilai error sekarang (E(t)). Operasi pengurangan (Substractor) ini akan mengeluarkan hasil pengurangannya setelah mendapatkan clock, dimana clock tersebut berasal dari aktifnya output instruction decoder bit (2). Output dari Operasi pengurangan (Substractor) (1) sebanyak 13 bit, akan digunakan sebagai input untuk register (1). tetapi input tersebut tidak langsung masuk ke dalam register dimana menunggu adanya clock. Selanjutnya output instruction decoder bit (3) mengaktifkan register (2), sehingga nilai error (E(t-1)) akan masuk dan akan menjadi output dari register (2). Output dari register (2) akan digunakan sebagai input ke 1 untuk Operasi pengurangan (Substractor) (2), dimana nilai error sekarang (E(t)) akan dikurangkan dengan dengan nilai error sebelumnya (E(t-1)) tetapi operasi pengurangan ini akan menunggu waktu untuk mendapatkan clock untuk melakukan operasinya. Selanjutnya output instruction decoder bit (4) akan aktif, yang digunakan untuk mengaktifkan register (1). dengan aktifnya register (1) maka nilai error sekarang (E(t)) akan masuk ke
70 dalam register dan menjadi output dari register ini. Output register (1) akan digunakan untuk input pada operasi perkalian (Multiplier) (1), dimana nilai error (E(t)) akan dikalikan dengan nilai Kp selain itu output dari register 1 akan dijadikan sebagai input ke 1 dari operasi pengurangan (Subtractor) (2) dan digunakan sebagai nilai error (E(t-1)) yang baru. Urutan clock selanjutnya adalah berasal dari aktifnya output instruction decoder bit (5). Dalam hal ini output instruction decoder bit (5) digunakan untuk clock operasi perkalian (Multiplier) (1), operasi penjumlahan (Adder) (1) dan operasi pengurangan (Subtractor) (2). dengan demikian maka operasi perkalian (Multiplier) (1) akan aktif dan nilai error (E(t)) (13 bit) akan dikalikan dengan nilai penguatan (propotional) (12bit) dimana pada output operasi perkalian (Multiplier) (1) akan menghasilkan nilai Kp sebanyak 24 bit, operasi penjumlahan (Adder) (1) juga melakukan operasi penjumlahannya dimana nilai error sekarang (E(t)) akan dijumlahkan dengan nilai error sebelumnya (E(t-1)), dimana nilai (E(t-1)) masih 0 karena pada siklus pertama dari PID sistem nilai error sebelumnya belum ada. Dan modul operasi pengurangan (Subtractor) (2) juga melakukan operasi pengurangannya dimana nilai error yang sekarang (E(t)) (13bit) akan dikurangkan dengan nilai error sebelumnya (E(t-1)) (13bit) dimana akan menghasilkan output sebanyak (14bit). Pada proses selanjutnya output instruction decoder bit (6) akan aktif dalam hal ini output instruction decoder ini digunakan untuk clock operasi perkalian (Multiplier) (2), register (2) dan modul bit reducer 24 to 7 . Dengan demikian maka nilai output dari operasi penjumlahan (Adder) (1) akan masuk kedalam register (3) dan outputnya akan di umpan balik input ke dalam operasi penjumlahan (Adder) (1) sehingga fungsinya menjadi hasil penjumlahan nilai error dari t = 0 sampai t yang sekarang. Begitu pula pada operasi perkalian (Multiplier) (2) modul ini akan aktif dan akan mengkalikan nilai output dari
71 operasi penjumlahan (Adder) (1) (14bit) dengan nilai konstanta integral (12bit) dimana pada output operasi perkalian (Multiplier) (2) akan menghasilkan nilai Ki. Pada bit reducer 14 to 7 akan melakukan operasinya dengan cara membatasi nilai
bilangan
yang
“11110000000000”
dan
masuk
dengan
kemudian
maksimal
membulatkan
“00001111111111”, pada
4
bit
LSB
minimal dengan
membulatkannya selalu ke atas dan output MSB diambil mulai pada bit ke 11 hingga LSB diambil pada bit ke 4, sehingga dari 14 bit data pada input menjadi 7 bit pada output yang mana tujuannya yaitu mereduksi banyaknya bit- bit yang tidak terlalu berpengaruh dalam sistem pengontrolan ini, dan dengan adanya bit-bit yang hilang maka bit-bit tersebut dianggap error dari sistem. Pada reducer (1) bit yang dihilangkan adalah bit pada MSB, sebanyak 3 bit, hal ini disebabkan karena 3 bit pada MSB nilainya akan selalu sama dan hasil pengurangan dari E(t) dengan E(t-1) memiliki selisih yang kecil yang disebabkan time sampling yang cepat. Dan 4 bit pada LSB selalu dibulatkan ke atas dengan cara setiap ada bilangan yang bernilai ‘1’ maka output selalu ditambahkan dengan nilai ‘1’. Pada proses selanjutnya output instruction decoder bit (7) akan aktif dalam hal ini output instruction decoder ini digunakan untuk clock operasi perkalian (Multiplier) (3) dan operasi penjumlahan (Adder) (2). dengan demikian maka operasi perkalian (Multiplier) (3) akan aktif dimana nilai output dari reducer bit 14 to 7 (7bit) akan dikalikan dengan nilai konstanta tetap (7bit) oleh user dengan menggunakan saklar geser dari modul FPGA, pada operasi perkalian (Multiplier) ini akan menghasilkan output dengan 13 lebar bit dan selanjutnya akan digunakan untuk nilai input ke (2) dari operasi perkalian (Multiplier) (4). Pada operasi penjumlahan (Adder) (2) nilai Kp (24bit) dan nilai Ki (25bit) akan ditambahkan juga. Pada proses selanjutnya output instruction
72 decoder bit (8) akan aktif dalam hal ini output instruction decoder ini digunakan untuk clock operasi perkalian (Multiplier) (4) dengan demikian maka operasi perkalian (Multiplier) (4) akan aktif dimana nilai turunan (differensial) akan dikalikan dengan nilai (konstanta tetap . ((E(t))-(E(t-1))) dimana pada output operasi perkalian (Multiplier) (4) akan menghasilkan nilai Kd (24bit). Pada proses selanjutnya output instruction decoder bit (9) akan aktif dalam hal ini output instruction decoder ini digunakan untuk clock operasi penjumlahan (Adder) (3). dengan demikian maka operasi penjumlahan (Adder) (3) akan aktif dimana nilai (Kp+Ki) (26bit) akan dijumlahkan dengan nilai Kd (24bit). Sehingga output pada operasi penjumlahan (Adder) ini akan menghasilkan nilai Kp + Ki + Kd. Modul yang terakhir adalah modul reducer bit, dimana modul ini digunakan sebagai pembulatan nilai bit dari total keseluruhan operasi-operasi aritmatik yang ada di dalam PID Arithmatic. Dimana banyaknya bit dari output PID Arithmatic adalah 27 bit. Sedangkan DAC (digital to analog converter) yang digunakan adalah 12 bit sehingga perlu dilakukan pengurangan bit. Dimana pada rancangan pengurangan bit dilakukan dengan cara mereduksi banyaknya bit dari 27 menjadi 12 bit. Dalam mereduksi bit dari input dilakukan dengan cara membatasi nilai bilangan yang masuk dengan maksimal “000000001111111111111111111”, minimal “111111110000000000000000000” dan kemudian membulatkan pada 8 bit LSB dengan membulatkannya selalu ke atas dan output MSB diambil mulai pada bit ke 20 hingga LSB diambil pada bit ke 8, sehingga dari 27 bit data pada input menjadi 12 bit pada output yang mana tujuannya yaitu mereduksi banyaknya bit- bit pada output PID Arithmatic. Dengan adanya bit-bit yang dihilangkan maka bit-bit tersebut dianggap error dari sistem.
73 Pada perancangan system PID yang dibuat didalam FPGA bilangan yang digunakan adalah bilangan bertanda (Sign) dimana dari 12 bit yang digunakan dalam perancangan system ini nilai bit maksimum adalah 2047 dalam desimal atau 011111111111 dalam biner. Sedangkan nilai bit minimum adalah -2048 dalam desimal atau 100000000000 dalam biner. Dengan demikian nilai bilangan bertanda (Sign) ini harus disesuaikan dengan tipe data untuk DAC yang bekerja dengan menggunakan bilangan tidak bertanda (Unsign) dimana output sinyal analog yang berupa tegangan, nilai maksimalnya dari +2,5V sampai dengan -2,5V, ketika diberikan input 111111111111 maka outputnya +2,5V, dan ketika diberikan input 000000000000 maka nilai outputnya –2,5V, dan bila diberikan input 100000000000 maka outputnya adalah selisih dari tengangan Vref yaitu mendekati 0V. sehingga untuk menyesuaikan tipe data pada DAC maka output MSB yang berasal dari FPGA diberikan gerbang NOT, sehingga tipe data Sign pada FPGA menjadi tipe data Unsign.
3.7 Metode –Metode Pembuatan Operasi Aritmatik Pada PID Arithmatic operasi-operasi yang dilakukan adalah penjumlahan (Adder), pengurangan (subtractor) dan Perkalian (Multiplyer), dimana pada operasioperasi ini memiliki metode penyelesaian aritmatik masing-masing yang dapat dijelaskan dari listing program yang ada dibawah ini:
3.7.1
Operasi Pengurangan
entity min is Port ( in1 : in std_logic_vector(11 downto 0); in2 : in std_logic_vector(11 downto 0);
74 clk : in std_logic; rst : in std_logic; out1 : out std_logic_vector(12 downto 0)); end min;
architecture Behavioral of min is signal a :std_logic_vector(12 downto 0); signal b :std_logic_vector(12 downto 0);
begin process (in1, in2, clk, rst) begin if rst ='1' then out1<= "0000000000000"; elsif clk' event and clk = '1' then a ( 11 downto 0 ) <= in1; b ( 11 downto 0 ) <= in2; a(12) <= in1 (11) and '1'; b(12) <= in2 (11) and '1'; out1 <= a - b; end if; end process; end Behavioral;
75 Pada listing program pengurangan (subtractor) diatas kedua input yang akan dikurangkan, nilai MSB-nya di- AND dengan ‘1’ kemudian hasil input AND-nya dijadikan sebagai input MSB bit ke-13, Metode ini digunakan sebagai tempat untuk menyimpan carry out dari hasil pengurangan agar dapat mempertahankan tanda nilai (+) atau (-) pada output dari hasil pengurangan tersebut, karena pada PID Arithmatic System bilangan yang digunakan adalah bilangan bertanda (Sign). Sebagai contoh: Input biner A : 011111111111 Æ bilangan desimal bertanda (sign) : 2047 Input biner B : 100000000000 Æ bilangan desimal bertanda (sign) : -2048 Maka :
sehingga hasil operasi bilangan adalah “0011111111111” dikurang dengan “1100000000000”.
76 3.7.2
Operasi Perkalian
entity mul is Port ( in1 : in std_logic_vector(11 downto 0); in2 : in std_logic_vector(12 downto 0); clk : in std_logic; rst : in std_logic; out1 : out std_logic_vector(23 downto 0)); end mul; architecture Behavioral of mul is signal reduce : std_logic_vector(24 downto 0); begin process (in1,in2,clk,rst) begin if rst ='1' then out1 <= "000000000000000000000000"; elsif clk'event and clk = '1' then reduce <= in1*in2; out1 (22 downto 0)<= reduce (22 downto 0); out1 (23) <= reduce(23) or reduce(24); end if; end process; end Behavioral;
77 Pada operasi perkalian (multiplier) diatas dilakukan dengan menggunakan pipeline multiplier yang disediakan oleh FPGA dalam bentuk rangkaian hardware didalam IC FPGA, dimana bila input sebanyak n-bit dikalikan dengan input sebanyak nbit, maka banyak bit outputnya adalah n-bit pada input 1 ditambah dengan n-bit input 2, dan 2 bit MSB pada outputnya berfungsi sebagai bit tanda (Sign bit), oleh karena itu 2 bit MSB pada output dimasukan kedalam gerbang OR karena kedua-duanya sama-sama berfungsi sebagai bit penanda (Sign bit).
3.7.3
Operasi Penjumlahan 1
entity plus is Port ( in1 : in std_logic_vector(11 downto 0); in2 : in std_logic_vector(11 downto 0); out1 : out std_logic_vector(12 downto 0); clk : in std_logic; rst : in std_logic); end plus; architecture Behavioral of plus is signal a :std_logic_vector(12 downto 0); signal b :std_logic_vector(12 downto 0); begin process (in1, in2, clk, rst) begin if rst ='1' then out1<= "0000000000000";
78 elsif clk' event and clk = '1' then a ( 11 downto 0 ) <= in1; b ( 11 downto 0 ) <= in2; a(12) <= in1 (11) and '1'; b(12) <= in2 (11) and '1'; out1 <= a + b; end if; end process; end Behavioral;
Pada listing program penjumlahan biner (Binary Adder) diatas kedua input yang akan dijumlahkan, nilai MSB-nya di- AND dengan ‘1’ kemudian hasil input AND-nya dijadikan sebagai input MSB bit ke-13, Metode ini digunakan sebagai tempat untuk menyimpan carry out dari hasil penjumlahan agar dapat mempertahankan tanda nilai (+) atau
(-) pada output dari hasil penjumlahan tersebut, karena pada PID Arithmatic
bilangan yang digunakan adalah bilangan bertanda (Sign).
Sebagai contoh : Input biner A : 100000000000 Æ bilangan desimal bertanda (sign) : -2048 Input biner B : 100000000000 Æ bilangan desimal bertanda (sign) : -2048 Maka :
79
sehingga pada operasi penjumlahan biner
adalah “1100000000000”
dijumlahkandengan “1100000000000” dan hasilnya menjadi “1000000000000” atau menjadi -4096 dalam bilangan desimalnya.
3.7.4
Operasi Penjumlahan 2
entity ADDER1 is Port ( in1 : in std_logic_vector(12 downto 0); in2 : in std_logic_vector(13 downto 0); out1 : out std_logic_vector(13 downto 0); clk : in std_logic; rst : in std_logic); end ADDER1;
80
architecture Behavioral of ADDER1 is signal a :std_logic_vector(13 downto 0); signal outplus2 :std_logic_vector(13 downto 0); begin process (in1,a,outplus2, in2, clk, rst) begin if rst ='1' then out1<= "00000000000000"; a<= "00000000000000"; outplus2<= "00000000000000"; elsif clk' event and clk = '1' then a ( 12 downto 0 ) <= in1; a(13) <= in1 (12) and '1'; outplus2 <= a + in2; if a(13)= '1' and in2(13)='1' and outplus2(13)='0' then out1<= "10000000000000"; elsif a(13)= '0' and in2(13)='0' and outplus2(13)='1' then out1<= "01111111111111"; else out1<=outplus2; end if; end if; end process; end Behavioral;
81 Pada operasi penjumlahan (Adder) model ini berguna untuk membatasi nilai output sehingga tidak terjadi overflow atau underflow karena output pada penjumlahan ini dimasukan kembali pada input penjumlahan itu sendiri sehingga nilai hasil penjumlahan akan bertambah terus-menerus, oleh karena itu pada penjumlahan ini dibutuhkan suatu pembatas nilai tertentu yang menyebabkan bila hasil penjumlahan melewati batas yang ditentukan maka hasil output hanya sampai pada batasnya saja.
Start
82
Mengambil nilai feedback dari ADC
Data disimpan diregister 0
Nilai SP dikurangkan dengan nilai feedback dari ADC
Register 2 menyimpan E(t-1)
Register 1 meyimpan E(t)
t
∑ E (t )
Kp = p . E(t)
E(t) - E(t-1)
t =0
t
Ki = I .∑ E (t )
Bit Reducer 14to7
t =0
Hasil reduksi dikalikan dengan konstanta tetap
Kp + Ki
Kd = d . Konstanta tetap . E(t) - E(t-1)
Kp + Ki + Kd
Bit reducer 27to12
Gambar 3.10: Diagram Alir Sistem
