Voorwoord. Ontwerp van een 8 kanaals analoog-digitaal converter blok

Masterproef Ontwerp van een 8 kanaals analoogdigitaal converter blok

Studiegebied Industriële wetenschappen en technologie Opleiding Master in de industriële wetenschappen: Elektronica-ICT Afstudeerrichting Elektronica Academiejaar 2008-2009

Pieterjan Vyncke

Howest – departement PIH, Graaf Karel de Goedelaan 5, 8500 Kortrijk

Voorwoord Het realiseren van deze masterproef is de bekroning van vier jaar studeren aan de Hogeschool West-Vlaanderen, departement PIH. Deze masterproef bepaalt dan ook voor een groot deel het al dan niet slagen in het masterjaar, inclusief het behalen van het diploma. Door deze masterproef kreeg ik de kans om de opgedane kennis in de praktijk om te zetten. Ook heb ik door de nieuwe uitdagingen veel bijgeleerd, zowel over theoretische als praktische zaken. Het was niet altijd eenvoudig, voortdurende inzet en een goede portie doorzettingsvermogen waren nodig om alle doelstellingen te kunnen realiseren. Uiteraard is dit niet alleen de verdienste van mezelf, maar ook van een aantal andere personen. Het is dus niet meer dan gepast om ook hen te bedanken. Op de eerste plaats wil ik mijn ouders bedanken, om mij de kans te geven om deze studies tot een goed einde te brengen en voor de nodige steun wanneer het soms wat minder goed ging. Ook de hogeschool en meer in het bijzonder mijn promotoren, dhr. Chris Stevens en dhr. Marc Windels verdienen een woord van dank. De school om de labo’s en het materiaal ter beschikking te stellen, de promotoren voor het aanbieden van dit eindwerk, hun steun en interesse. Iemand die zeker niet mag ontbreken is dhr. Xavier Vanhoutte, voor de hulp bij de praktische realisaties van de printplaten. Zijn vakkennis en hulp hierbij was een grote meerwaarde. Ten slotte wil ik ook nog mijn klasgenoten en vrienden bedanken. Ook bij hen kon ik steeds terecht met vragen en problemen, niet alleen tijdens deze masterproef maar ook gedurende de rest van deze opleiding.

Ontwerp van een 8 kanaals analoog-digitaal converter blok

iii

Inhoudsopgave Voorwoord ................................................................................................................................ iii Lijst met gebruikte afkortingen ................................................................................................. vi Lijst van figuren ....................................................................................................................... vii Lijst van tabellen ...................................................................................................................... vii 1.

Inleiding .............................................................................................................................. 1

2.

Analoog-digitaal conversie ................................................................................................. 2 2.1.

Vereisten ...................................................................................................................... 2

2.2.

Signaalomzetting met THS4503 .................................................................................. 2

2.2.1.

Principe................................................................................................................. 2

2.2.2.

Principeschema..................................................................................................... 3

2.3.

AD-conversie met ADS62C15 .................................................................................... 4

2.3.1.

Principiële werking van een subranging ADC ..................................................... 4

2.3.2.

Parameters en functies van het IC ........................................................................ 5

2.3.3.

Blokschema ADS62C15 ...................................................................................... 6

2.3.4.

Instellingen via analoge en digitale spanningen ................................................... 7

2.4.

Berekening van componentwaarden ............................................................................ 8

2.5.

Simulaties .................................................................................................................. 10

2.5.1.

Simulatieschema................................................................................................. 10

2.5.2.

Simulatie van de versterking en output common mode ..................................... 11

2.5.3.

Bodekarakteristiek van de versterking ............................................................... 12

2.6.

Metingen .................................................................................................................... 13

2.6.1.

Signaalomzetting ................................................................................................ 13

2.6.2.

AD-conversie ..................................................................................................... 17

2.7.

Aanpassing................................................................................................................. 25

2.7.1.

Probleemstelling ................................................................................................. 25

2.7.2.

Aanpassing ......................................................................................................... 25

2.7.3.

Afregelen ............................................................................................................ 26


iv

3.

Klokgeneratie .................................................................................................................... 27 3.1.

Vereisten .................................................................................................................... 27

3.2.

Hardware - CDCM7005 ............................................................................................ 28

3.2.1.

Blokschema ........................................................................................................ 28

3.2.2.

Instellingen ......................................................................................................... 29

3.2.3.

SPI interface ....................................................................................................... 31

3.3.

3.3.1.

USB .................................................................................................................... 32

3.3.2.

MPSSE ............................................................................................................... 32

3.4.

5.

Software - Grafische User Interface .......................................................................... 33

3.4.1.

Mogelijke instellingen van het hardware platform ............................................ 33

3.4.2.

Structuur van de software achter de GUI ........................................................... 35

3.5. 4.

Hardware – FT2232D ................................................................................................ 32

Software – USB naar SPI communicatie ................................................................... 38

Voeding ............................................................................................................................. 39 4.1.

Vereisten .................................................................................................................... 39

4.2.

Uitwerking ................................................................................................................. 39

Besluit ............................................................................................................................... 41

Literatuurlijst ........................................................................................................................... viii Bijlagen ..................................................................................................................................... ix


v

Lijst met gebruikte afkortingen -

ADC: CP: DAC: DLL: DSP: FDA: GUI: IC: I²C: JTAG: LSB: LVCMOS: LVDS: LVPECL: MISO: MOSI: MPSSE: MSB: PCB: PLL: SAR: SPI: UART: USB: VCXO: µC:

analoog-digitaal converter charge pump digitaal-analoog converter dynamically linked library digital signal processing fully differential opamp grafische user interfaceµ integrated circuit inter-integrated circuit joint test action group least significant bit low voltage complementary metal oxide semiconductor low voltage differential signaling low voltage positive emitter-coupled logic master in, slave out master out, slave in multi-protocol synchronous serial engine most significant bit printed circuit board phase locked loop successive approximation register serial peripheral interface universal asynchronous receiver/transmitter universal serial bus voltage controlled crystal oscillator microcontroller


vi

Lijst van figuren Figuur 2.1 : Principeschema single-ended naar differentieel ..................................................... 3 Figuur 2.2 : Principe van een pipeline ADC .............................................................................. 4 Figuur 2.3 : Blokschema ADS62C15 ......................................................................................... 6 Figuur 2.4 : Componentenschema rond de THS4503 ................................................................ 8 Figuur 2.5 : Simulatieschema THS4503 .................................................................................. 10 Figuur 2.6 : Simulatie versterking THS4503 ........................................................................... 11 Figuur 2.7 : Simulatie bodekarakteristiek versterking THS4503 ............................................. 12 Figuur 2.8 : Versterking THS4503 bij 1 kHz ........................................................................... 13 Figuur 2.9 : Versterking THS4503 bij 1 MHz ......................................................................... 13 Figuur 2.10 : Versterking THS4503 bij 10 MHz ..................................................................... 14 Figuur 2.11 : Meting bodekarakteristiek THS4503 (zonder compensatie) .............................. 15 Figuur 2.12 : Meting bodekarakteristiek THS4503 (met compensatie) ................................... 16 Figuur 2.13 : Straight binary conversie van een zaagtand ....................................................... 17 Figuur 2.14 : 2-complement conversie van een zaagtand ........................................................ 18 Figuur 2.15 : Minimum in straight binary mode ...................................................................... 19 Figuur 2.16 : 0 V in straight binary mode ................................................................................ 20 Figuur 2.17 : Maximum in straight binary mode ..................................................................... 20 Figuur 2.18 : Minimum in 2-complement mode ...................................................................... 21 Figuur 2.19 : 0 V in 2-complement mode ................................................................................ 21 Figuur 2.20 : Maximum in 2-complement mode ..................................................................... 22 Figuur 2.21 : Tijdsverschuiving tussen beide ADC kanalen .................................................... 23 Figuur 2.22 : Tijdverschuiving groter dan conversieperiode ................................................... 23 Figuur 2.23 : Tijdsverschuiving kleiner dan conversieperiode ................................................ 24 Figuur 2.24 : Compensatienetwerk .......................................................................................... 26 Figuur 3.1 : Blokschema CDCM7005...................................................................................... 28 Figuur 3.2 : SPI communicatie protocol .................................................................................. 31 Figuur 3.3 : Grafische User Interface ....................................................................................... 33 Figuur 3.4 : Algemene structuur van de software achter de GUI ............................................ 35

Lijst van tabellen Tabel 2.1 : Analoge niveaus op de SCLK pin ............................................................................ 7 Tabel 2.2 : Analoge niveaus op de SEN-pin .............................................................................. 7 Tabel 2.3 : Digitale niveaus op de CTRL-pinnen ...................................................................... 7 Tabel 4.1: Opgenomen stroom bij de verschillende voedingsspanningen ............................... 39


vii

1. Inleiding

1. Inleiding Deze masterproef kadert in het HF-onderzoek aan de afdeling in verband met HF communicatielinks in de 2,45 GHz band [1]. Hierin ontbrak de mogelijkheid om analoge signalen te kunnen aanbieden aan het bestaande systeem, die daarna door digitaal-analoog convertoren worden gesampled en volgens de QAM-techniek worden gemoduleerd op een middenfrequentie, om daarna te worden opgeconverteerd naar 2,45 GHz. Het doel van dit eindwerk is dus het ontwikkelen 8 kanaals analoog-digitaal converter blok, dat compatibel is met het bestaande 8 kanaals QAM modulatie systeem en kan interfacen met de huidige digitaal-analoog convertoren. In functie hiervan wordt ook een systeem ontwikkeld om kloksignalen te genereren. Dit is een gecombineerd hardware / software platform. De hardware is uiteraard nodig om de kloksignalen te kunnen genereren. Het software gedeelte bestaat uit een grafische user interface waarmee het mogelijk is om het hardware platform in te stellen. Er werden een aantal belangrijke doelstellingen opgesteld voor het welslagen van de masterproef, deze worden hieronder kort opgesomd: •

Studie van: - Omzetting van signalen van single-ended naar differentieel ([2]) - Werking van A/D convertoren, meer bepaald van het subranging type ([3]) - Datasheets en evaluatiemodules van specifieke componenten: THS4503, ADS62C15 en CDCM7005 ([4], [5], [6], [7], [8], [9]) - SPI communicatie protocol ([10], sectie 8) - Altium Designer ([11])

• •

Schematisch ontwerp van een A/D converter voor één IQ-kanaal, met signaalomzetting PCB ontwerp van een A/D converter voor één IQ-kanaal

•

Uittesten van de PCB voor één kanaal

•

Multipliceren van het ontwerp voor acht kanalen

•

Ontwerp van een klokgenerator rondom CDCM7005, met bijhorende software GUI om de instellingen te kunnen doen


1

2. Analoog-digitaal conversie

2. Analoog-digitaal conversie 2.1. Vereisten Om het systeem op een correcte manier te kunnen laten werken, zowel zelfstandig als in combinatie met andere, al bestaande, systemen in de testomgeving, is het belangrijk om vooraf kort even te schetsen wat er van dit systeem wordt verwacht: -

Analoog-digitaal conversie voor 8 IQ kanalen (16 ADC’s), één PCB doet de omzetting voor 1 IQ kanaal en één IC bevat 2 ADC’s Single-ended ingang, ingangssignalen met 250 mV amplitude (in 50 Ω) 11-bit uitgangscode Passend op het bestaande systeem met DAC’s (16-bit, 32-pin male pinheader)

2.2. Signaalomzetting met THS4503 2.2.1. Principe De THS4503 van Texas Instruments is een zogenaamde ‘fully differential opamp’ of kortweg FDA. Deze heeft dus naast een differentiële ingang ook een differentiële uitgang. In [2] op p. 2 en [4] op p. 21-22 is te vinden dat door het voorzien van een gelijk terugkoppelnetwerk tussen zowel de niet-geïnverteerde uitgang en de inverterende ingang als de geïnverteerde uitgang en de niet-inverterende ingang er voor gezorgd kan worden dat op beide uitgangen hetzelfde signaal staat, weliswaar 180° in fase verschoven. Zo staat er op de uitgang van de opamp een differentieel signaal met de dubbele amplitude als een enkele uitgang. Deze signaalomzetting wordt gedaan omdat de ingang van de ADC ook differentieel is uitgevoerd en heeft als bijkomend voordeel dat eventuele opgepikte storingen en ruis worden opgeheven in de ingang van de ADC.


2

2. Analoog-digitaal conversie 2.2.2. Principeschema Dit principeschema is vrij eenvoudig, alles is gebaseerd rondom de FDA, in dit geval de THS4503. Links bevindt zich het ingangssignaal, of eigenlijk de ingangssignalen, waarbij één ervan aan de massa is gelegd. Deze worden via weerstanden aangeboden aan de ingang van de opamp en er is ook een terugkoppeling van de uitgang naar de ingang.

[4], p. 21, figuur 94

Figuur 2.1 : Principeschema single-ended naar differentieel

RS stelt de impedantie van de bron voor, de afsluitweerstand RT krijgt dan diezelfde waarde. Dit zorgt ervoor dat reflecties zoveel mogelijk worden vermeden. Met de verhouding Rf op Rg kan de gesloten lus versterking van de opamp worden ingesteld. Rg1 en Rg2 zijn echter verschillend van elkaar, om te compenseren voor de parallelschakeling van RS en RT. Er is ook een VOCM klem te zien op de figuur, hiermee is het mogelijk om het DC- niveau van de uitgangen op het aangelegde spanningsniveau te brengen, omdat de ADC dit spanningniveau ook verwacht op zijn differentiële ingangen. Het is voor deze toepassing dus ook logisch dat het referentieniveau door de ADC zelf geleverd wordt.


3


2.3. AD-conversie met ADS62C15 2.3.1. Principiële werking van een subranging ADC In [7], p. 30, wordt er gesproken over een “11-bit dual channel pipeline ADC family” en ook wordt het volgende vermeld: “the input sample is sequentially converted by a series of small resolution stages”. Volgens [3], p. 19 betekent eigenlijk dat het om een subranging ADC gaat. Deze doet zijn conversie in twee of meer stappen. De werking hiervan wordt uitgelegd in [3], p. 19-20. Eerst wordt er een grove conversie gedaan. In een tweede stap wordt het verschil met het inputsignaal bepaald met de hulp van een DAC, waarna dit verschil ook wordt geconverteerd naar een digitale waarde. Op het einde van de conversie worden deze twee resultaten samengenomen om zo het totale aantal bits naar buiten te sturen.

VA

A/D 1 (N1 bits)

N1

N1

D/A (N1 bits) N1+N2 bits A/D 2 (N2 bits)

N2

Figuur 2.2 : Principe van een pipeline ADC

We kunnen dit type van ADC dus beschouwen als een variant tussen een parallelle flash en een pipeline ADC. Deze laatste is zelf een variant op het principe met SAR (successive approximation register). Bij de subranging ADC wordt er een reeks bits tussentijds wordt geconverteerd, in plaats van de volgende meest significante bit. Het converteren van deze tussentijdse bits gebeurt volgens het flash principe, waarbij een reeks opamps (evenveel als het aantal om te zetten spanningsniveaus), aangesloten op een precieze weerstandsladder, via decoder logica de uitgangsbits bepalen. Het SAR principe heeft als voordeel dat het weinig chipoppervlakte gebruikt, maar de conversietijd is natuurlijk langer en ook afhankelijk van het aantal bits. Bij een subranging ADC wordt er dus gebruik gemaakt van zowel de voordelen van het pipeline ADC principe als van het flash ADC principe, dit alles zorgt ervoor dat een subranging ADC snel is, een hoge resolutie heeft en toch op een beperkte chipoppervlakte kan geïmplementeerd worden.


4

2. Analoog-digitaal conversie 2.3.2. Parameters en functies van het IC De belangrijkste parameters van deze ADC even op een rij, overgenomen uit [7], p. 4: • • •

N = 11 bits VFS = 2 VPP FS, Max = 125 MSPS

De full-scale spanning van de ADC is dus 2 VPP en de 11 bits kunnen 2048 discrete waarden voorstellen. Dit geeft een resolutie of LSB van 0,98 mV. Het is echter ook belangrijk te weten wat de common mode spanning op deze ingangen moet zijn. Ook deze is opgegeven in [7], p.4, met de vermelding welke spanning de ADC zelf naar buiten stuurt: • Input common-mode voltage: 1,5 ± 0,1 V • Voltage applied on CM in external reference mode: 1,5 ± 0,05 V Verder is het mogelijk om de uitgangen om te schakelen tussen LVCMOS of LVDS, in deze toepassing zal LVCMOS gebruikt worden, vanwege de interface met het bestaande systeem met DAC’s. Ook kan er een grove regeling van de versterking gebeuren tussen 0 en 3,5 dB. Deze instellingen gebeuren door middel van analoge spanningsniveaus op 2 pinnen van het IC. Het kloksignaal voor de ADC mag zowel LVPECL, LVDS als LVCMOS zijn, hier is gekozen voor LVCMOS, omdat het systeem dat de kloksignalen zal genereren ook LVCMOS uitgangen heeft. Er is ook een klok uitgang, deze heeft een stijgende flank wanneer de data stabiel op de uitgangen staat en kan gebruikt worden om het systeem dat de data leest aan te sturen.


5

2. Analoog-digitaal conversie 2.3.3. Blokschema ADS62C15 In [7], p. 2 staat ook een schematische voorstelling van de intern aanwezige blokken:

Figuur 2.3 : Blokschema ADS62C15

Vooreerst valt hier op dat er twee ADC’s aanwezig zijn in één IC, aangezien 1 IC gebruikt zal worden om zowel het I als het Q kanaal om te zetten kan dit de gelijkheid tussen deze twee kanalen alleen maar ten goede komen. Deze ADC’s zijn ook de belangrijkste componenten in het blokschema, samen met hun sample-en-hold schakeling. Deze laatste wordt aangestuurd door het aangelegde kloksignaal. Daarnaast is er ook een interne referentie aanwezig, die een output common mode spanning naar buiten brengt, zodat de DC spanningsniveaus van de uitgangen van de opamps op het correcte niveau kunnen worden gebracht. Verder zijn er ook nog de output buffers, zowel voor de data als voor de klok. Tot slot zijn in stippellijn de optionele DSP blokken weergegeven, deze kunnen door de chip correct te programmeren worden ingeschakeld. Dit programmeren gebeurt via de ‘control interface’.


6

2. Analoog-digitaal conversie 2.3.4. Instellingen via analoge en digitale spanningen Er werd gekozen om de instellingen enkel te doen via de parallelle configuratie. [7], p. 12 geeft hiervoor volgende tabellen: Tabel 2.1 : Analoge niveaus op de SCLK pin

SCLK 0 3/8 AVDD 5/8 AVDD AVDD

Omschrijving 0dB versterking en interne referentie 0dB versterking en externe referentie 3,5dB versterking en externe referentie 3,5dB versterking en interne referentie

We zullen hier slechts gebruik maken van twee van de vier opties, telkens met gebruik van de interne referentie. Er kan dus een grove regeling van de versterking gebeuren van 0 of 3,5 dB. Tabel 2.2 : Analoge niveaus op de SEN-pin

SEN 0 3/8 AVDD 5/8 AVDD AVDD

Omschrijving 2-complement voorstelling en DDR LVDS output Straight binary voorstelling en DDR LVDS output 2-complement voorstelling en parallelle CMOS output Straight binary voorstelling en parallelle CMOS output

Ook hier worden slechts twee opties gebruikt, aangezien de interface met het bestaande systeem enkel via CMOS loopt, er kan dus ingesteld worden of de uitgang van het type straight binary of 2-complement is. Tabel 2.3 : Digitale niveaus op de CTRL-pinnen

CTRL1 1 1 1 1 2 2 2 2

CTRL2 1 1 2 2 1 1 2 2

CTRL3 1 2 1 2 1 2 1 2

Omschrijving Normale werking Kanaal A output buffer uitgeschakeld Kanaal B output buffer uitgeschakeld Kanalen A en B output buffers uitgeschakeld Kanalen A en B uitgeschakeld Kanaal A stand-by Kanaal B stand-by MUX operatie naar kanaal B

Hiermee kunnen desgewenst kanalen in stand-by worden geplaatst, of hun buffers uitgeschakeld, maar het systeem zal het grootste deel van de tijd, zo niet altijd in ‘normal operation’ mode werken.


7


2.4. Berekening van componentwaarden De weerstandswaarden worden uitgerekend in functie van de amplitude van het ingangssignaal en de maximale amplitude aan de ingang van de ADC, om zo de gewenste versterking te bekomen. Hieronder volgt terug het al eerder besproken schema, waarbij nu ook duidelijker is gemaakt dat de output common mode spanning van de ADC afkomstig is:

Naar ADC

[4], p.22, figuur 96 Figuur 2.4 : Componentenschema rond de THS4503

Hierbij zijn in [4], p. 22 de volgende formules gegeven:


8

2. Analoog-digitaal conversie Bij een correcte keuze van de verschillende weerstanden, kunnen we stellen dat β1 gelijk is aan β2. Dit houdt in dat de parallelschakeling van RS en RT als verschil moet in rekening worden gebracht tussen de weerstanden R1 en R3. Aangezien R2 en R4, de terugkoppelweerstanden, altijd gelijk zijn, wordt β1 gelijk aan β2. De gebruikte inputsignalen zijn 250 mV amplitude of dus 500 mVPP, en de maximale input van de ADC is 2VPP, we mogen dus een versterking van 4 realiseren, zonder de ingang van de ADC te oversturen. De waarde voor R2 en R4 wordt gekozen op 1,5 kΩ en daaruit zullen dan de andere waarden worden berekend.

Aangezien

1− β gelijk moet zijn aan 2, volgt daaruit dat β gelijk moet zijn aan 0,2. 2β

R1 R2 , wat = 0,2 vinden we dat R1 gelijk moet zijn aan R1 + R 2 4 overeenkomt met een waarde van 375 Ω. Voor R1 kiezen voor de waarde 392 Ω, de waarde van R3 wordt daarmee 365 Ω.

Via de formule β =

De versterking zal hiermee iets kleiner worden dan 4, maar dit verschil zal beperkt zijn. Het zorgt ervoor dat er nog een kleine marge is op de ingang van de ADC, bij een aangelegd ingangssignaal van 250 mV amplitude.


9


2.5. Simulaties 2.5.1. Simulatieschema De simulaties gebeuren met onderstaand schema. De waardes van de componenten zijn dezelfde als diegene die hiervoor berekend werden. De versterking van deze opamp zou dus 4 moeten zijn. Het ingangssignaal is een sinus van 50 MHz met een grootte van 500 mVpp, het uitgangssignaal zou dus diezelfde sinusvorm moeten hebben, met een grootte van 2 Vpp en een frequentieafhankelijke faseverschuiving.

. Figuur 2.5 : Simulatieschema THS4503


10


2.5.2. Simulatie van de versterking en output common mode Met volgend resultaat:

Figuur 2.6 : Simulatie versterking THS4503

Aangezien het ingangssignaal een signaal is van 500 mVpp en het uitgangssignaal een grootte heeft van 1,97 Vpp (ideaal gezien zou dit 2 Vpp moeten zijn), is er inderdaad een versterking van 4 gerealiseerd. Verder klopt het inderdaad ook dat als er een common mode spanning wordt opgedrongen aan de opamp, dat deze wordt overgenomen in de uitgangsniveaus. Hoewel het correct zijn van deze simulatieresultaten vrij triviaal is, na het bestuderen van de datasheet en de correcte berekening van de componenten, geeft dit toch een goed beeld van het later te realiseren praktische ontwerp.


11


2.5.3. Bodekarakteristiek van de versterking Naast de AC-analyse van hierboven, die de versterking slechts bij één frequentie opmeet, kan er ook een bodekarakteristiek van deze versterking worden opgesteld. Deze geeft de versterking weer over een frequentiebereik, dat hier gekozen wordt van 10 Hz tot 100 MHz. De bandbreedte die in dit systeem gebruikt zal worden zal een heel stuk onder de 100 MHz liggen, maar zo is er toch een globaal idee van de specificaties van het systeem. De eigenlijke bodekarakteristiek:

Figuur 2.7 : Simulatie bodekarakteristiek versterking THS4503

De versterking bedraagt 12 dB over het nuttige bereik, bij 100MHz is de versterking nog steeds 10dB. De hoogdoorlaat karakteristiek die te zien is bij lage frequenties wordt veroorzaakt door de DC-ontkoppeling van de ingang, maar is verder niet relevant voor de correcte werking van de schakeling.


12


2.6. Metingen 2.6.1. Signaalomzetting Meting van de versterking bij een frequentie van 1 kHz:

Figuur 2.8 : Versterking THS4503 bij 1 kHz

Meting van de versterking bij een frequentie van 1 MHz:

Figuur 2.9 : Versterking THS4503 bij 1 MHz


13

2. Analoog-digitaal conversie Meting van de versterking bij een frequentie van 10 MHz:

Figuur 2.10 : Versterking THS4503 bij 10 MHz

We zien hier duidelijk dat de versterking allesbehalve constant gelijk aan vier is over het volledige frequentiebereik, de versterking stijgt met toenemende frequentie. Dit fenomeen zou eenvoudig te meten moeten zijn met een spectrum analyser. Door een sweep als ingangssignaal aan te leggen, kan er een bodekarakteristiek bekomen worden. Deze metingen volgen hierna.


14

2. Analoog-digitaal conversie Bodekarakteristiek van de originele schakeling, aansluitend bij de voorgaande metingen:

Figuur 2.11 : Meting bodekarakteristiek THS4503 (zonder compensatie)

Hier is duidelijk een stijging van de versterking te zien over het hele frequentiebereik. Deze is absoluut ongewenst. Uit de simulaties was te zien dat de versterking helemaal vlak zou moeten zijn, met een bandbreedte groter dan 100 MHz. De kleinere bandbreedte vormt hier geen al te groot probleem, aangezien de primaire intentie is om audio of video om te zetten, met een bandbreedte van maximum 15 MHz. Het is wel vervelend dat de versterking allesbehalve een vlak verloop kent en dat de versterking groter wordt voor toenemende frequentie. Dit probleem kan opgelost worden door in de terugkoppellus van de opamp een laagdoorlaat filter op te nemen, wat ervoor zal zorgen dat de karakteristiek terug naar een vlak verloop gebracht wordt.


15

2. Analoog-digitaal conversie Bodekarakteristiek met compensatie:

Figuur 2.12 : Meting bodekarakteristiek THS4503 (met compensatie)

Hier krijgen we een vlakke karakteristiek tot 40MHz. Daarna neemt de versterking wel terug toe, maar deze frequenties zijn groter dan de bandbreedte waarop het systeem gebruikt zal worden.


16


2.6.2. AD-conversie Eerst wordt de correcte werking van beide ADC’s gecontroleerd, hiertoe wordt een kloksignaal aangeboden een ook een te bemonsteren signaal aan een van de ingangen. Hierna kan met een logic analyser op de digitale uitgangen worden gemeten. Er moeten verschillende dingen gecontroleerd worden: of alle 11 de uitgangen schakelen, of het omschakelen tussen straight binary en 2-complement werkt en ook een globale controle of de binaire waarden correct zijn. Hieronder wordt een 250mV amplitude zaagtand weergegeven, waarbij de ADC in straight binary mode staat. Alle uitgangen schakelen inderdaad op het ritme van de samplefrequentie, de soort van binaire representatie klopt, als ook de globale waarden. Er kan dus besloten worden dat deze omzetting correct werkt, wel moet er worden opgemerkt dat hier slechts geconverteerd wordt op een lage frequentie.

Figuur 2.13 : Straight binary conversie van een zaagtand


17

2. Analoog-digitaal conversie En ook nog de meting in 2-complement mode, het is eenvoudig te zien dat de MSB nu inderdaad is geïnverteerd ten opzichte van de vorige meting, waardoor verondersteld kan worden dat dit omschakelen correct werkt.

Figuur 2.14 : 2-complement conversie van een zaagtand


18

2. Analoog-digitaal conversie Het is verder ook nuttig om de binaire waarden te controleren bij het insturen van een variabele spanning. Deze spanning wordt via een spanningsdeler gecreëerd uit de positieve en negatieve voedingsspanning van de opamps en is te regelen van -250 tot +250mV, zoals de normaalgezien aangesloten ingangssignalen. De resolutie van de ADC is (zoals hierboven al berekend) 0,98mV en met de testopstelling was het mogelijk om de conversie van de ADC van de ene binaire waarde op de net daarop volgende te laten verspringen. Enkele cruciale punten werden nader onderzocht, namelijk bij het minimum, het maximum en ook wanneer de ingangsspanning 0V bedraagt. Eerst zijn de drie metingen opgenomen waarbij de ADC in straight binary mode is geplaatst, in de volgende volgorde: minimum, 0V en maximum. Beginnende bij het minimum, een ingangsspanning van -250mV. Hierbij hoort de binaire waarde 0, op de meting is te zien dat dit hier 8 is. Met de resolutie van 0,98mV betekent dat het signaal op de ingang van de ADC dus ook ongeveer 8mV afwijkt van het minimum, maar omdat het ingangssignaal hiervoor 4 keer wordt versterkt is de fout op het originele ingangssignaal dus slechts 2mV.

Figuur 2.15 : Minimum in straight binary mode


19

2. Analoog-digitaal conversie Hieronder staat het meetresultaat bij 0V, hier moet dus de helft van de maximale binaire waarde mee overeenstemmen. Aangezien de maximale waarde (hexadecimaal uitgedrukt) 7FF is moet er dus de waarde 400 gevonden worden. De binaire waarde schakelt inderdaad over van 3FE naar 401/402, dus ook dit is correct.

Figuur 2.16 : 0 V in straight binary mode

En als derde het meetresultaat bij het maximum, een waarde van +250mV. Ook hier wijkt de gemeten waarde van 7F6 slechts weinig af van de echte maximale waarde van 7FF, dus ook aan de positieve kant worden de ingangssignalen correct omgezet.

Figuur 2.17 : Maximum in straight binary mode


20

2. Analoog-digitaal conversie Ook in 2-complement mode worden de metingen bij dezelfde spanningsniveaus verricht. Eerst het minimum, waar in principe enkel de MSB hoog is, met de bijhorende hexadecimale waarde 400. De gemeten waarde schommelt door de ruis tussen 405 en 409, we vinden dus dezelfde afwijking als in straight binary mode, wat niet verwonderlijk is.

Figuur 2.18 : Minimum in 2-complement mode

Bij 0 V hoort nu de waarde 7FF en in de praktijk gebeurt er een omschakeling tussen 7FE en 001, dus ook dit is correct.

Figuur 2.19 : 0 V in 2-complement mode


21

2. Analoog-digitaal conversie Als derde meting komt nog het maximum in 2-complement mode, hier stemt de waarde 3FF mee overeen, die niet helemaal bereikt wordt, net als in straight binary mode.

Figuur 2.20 : Maximum in 2-complement mode


22

2. Analoog-digitaal conversie Als laatste worden ook metingen verricht om de tijdsverschuiving tussen beide ADC kanalen te bepalen. Er wordt bij een omzettingsfrequentie van 122,88 MHz gemeten, op de MSB, deze schakelt wanneer het aangelegde signaal van positief naar negatief verandert, of omgekeerd. Links omcirkeld is er een duidelijk zichtbare afwijking, rechts ziet het eruit alsof beide kanalen tegelijk schakelen.

Figuur 2.21 : Tijdsverschuiving tussen beide ADC kanalen

De afwijking links is 9 ns, wat ongeveer overeenkomt met de periode tussen twee conversies, deze is 8,134 ns. Hier schakelt de MSB dus weldegelijk pas om in een volgende conversie, dit levert geen probleem op voor de gelijkheid tussen beide kanalen.

Figuur 2.22 : Tijdverschuiving groter dan conversieperiode


23

2. Analoog-digitaal conversie De afwijking rechts is slechts 1ns, dit is toch het minimum dat de logic analyser van deze scoop kan meten. Aangezien de interpolerende DAC’s van het bestaande systeem maximum op 245,76 MHz zullen werken, is deze kleine tijdsvertraging geen probleem, ze is slechts 12,3 % van een conversieperiode.

Figuur 2.23 : Tijdsverschuiving kleiner dan conversieperiode


24


2.7. Aanpassing 2.7.1. Probleemstelling Er is een probleem opgemerkt bij het testen van de PCB voor analoog-digitaal conversie, samen met het bestaande platform. Op de spectrum analyser was vast te stellen dat er een sterk verzwakte versie van de draaggolf aanwezig was op de uitgang van de DAC’s, ook wanneer geen analoge signalen aan de ADC waren aangelegd. De oorzaak van dit fenomeen is de aanwezigheid van een DC-component op de ingang van de ADC, die wordt gesampled en doorgegeven aan de DAC’s, hierdoor wordt inderdaad een gedeelte van de draaggolf uitgestuurd door de DAC’s. Er moest dus een oplossing worden gevonden voor dit probleem.

2.7.2. Aanpassing Deze oplossing bestaat in het toevoegen van een compensatienetwerk op de ingang van elke opamp. Hier kan een DC-spanning worden geplaatst, zodat de offset op de uitgang van de opamp verdwenen is wanneer geen signaal wordt aangelegd. Dit signaal wordt gecreëerd door een potentiometer te plaatsen tussen de positieve en negatieve voedingsspanning van de opamps, met daarachter een spanningsdeling om slechts een kleine variatie toe te laten. Om het originele design zo weinig mogelijk te moeten aanpassen, werd de reeds aanwezige 51 Ω afsluitweerstand gebruikt als onderste weerstand in de spanningsdeling. Er is gekozen om op elke uitgang van de opamp een DC-spanning van 100 mV te kunnen bijregelen, dit geeft een differentieel verschil van 200 mV. Aangezien de versterking voor 1 uitgang van de opamp gelijk is aan twee, moet aan de ingang dus een DC-spanning van -50 tot +50 mV kunnen worden aangebracht. De voedingsspanningen bedragen -5 en +5 V, er moet dus een deling door 100 gebeuren. Daarom krijgt de bovenste weerstand in de spanningsdeling dus een waarde van 5,1 kΩ. Voor de potentiometer wordt een op school beschikbaar multiturn type gekozen,met een waarde van 1 kΩ. De waarde van deze weerstanden is voldoende groot ten opzichte van 51 Ω, zodat er weinig wordt veranderd aan de correcte waarde van de afsluitweerstand. Ook moeten de ingangssignalen nu AC-gekoppeld worden aangeboden, zodat de aangebrachte DC-spanning niet wordt doorgegeven aan de bron van de signalen.


25

2. Analoog-digitaal conversie Het compensatienetwerk ziet er dus als volgt uit:

Figuur 2.24 : Compensatienetwerk

De open uiteindes van de 5,1 kΩ weerstanden worden via draadjes verbonden met de afsluitweerstanden van 51 Ω. Indien er nog verdere aanpassingen aan het design zouden moeten gebeuren, kan deze compensatieregeling vast op de print worden geplaatst.

2.7.3. Afregelen Elke opamp kan nu afzonderlijk worden afgeregeld. Hiertoe wordt de stelschroef van de corresponderende potentiometer verdraaid tot er geen verschilspanning meer over beide uitgangen van de opamp staat, de offset is hiermee weggeregeld. Er valt ook op te merken dat dit normaalgezien ongewenst effect toch nuttig gebruikt kan worden. Zo kunnen ook verschillende draaggolven gegenereerd worden met een regelbare amplitude, door het regelen van de offsetspanning aan de uitgangen van de opamps.


26

3. Klokgeneratie

3. Klokgeneratie 3.1. Vereisten Er bestaat reeds een werkend platform om kloksignalen te genereren, gebaseerd op hetzelfde IC. Dit platform werd ontwikkeld in een eerdere masterproef [12]. Het platform kan via het gebruik van PLL’s twee types kloksignalen leveren. Het eerste type is een hoogfrequent RF signaal met een instelbare frequentie tussen 2,1 en 2,5 GHz, dat gebruikt wordt voor kwadratuur amplitude modulatie in de ISM band. Het tweede type is een instelbaar kloksignaal door middel van de CDCM7005. Hiermee kunnen gesynchroniseerd 5 LVPECL of 10 LVCMOS kloksignalen worden gegenereerd tot 245 MHz. Deze kloksignalen worden gebruikt voor de aansturing van de interpolerende digitaal-analoog convertoren van het bestaande communicatiesysteem. In deze masterproef is het de bedoeling om een gelijkaardig platform te bouwen, waarbij enkel het tweede type signalen zal worden geïmplementeerd. Het platform kan dan bijvoorbeeld gebruikt worden om de (ook in deze masterproef ontwikkelde) analoog-digitaal convertoren aan te sturen, of toch om deze te kunnen afzonderlijk uittesten. In de functionele opstelling zal het kloksignaal voor de ADC’s worden geleverd door de interpolerende DAC’s. Het reeds bestaande platform is werkzaam aan de zijde van de modulatie, het tweede platform kan dus gebruikt worden om kloksignalen te genereren die bij de demodulatie gebruikt worden. Aangezien de hardware al eens uitvoerig werd uitgewerkt en getest, zal deze zoveel mogelijk worden overgenomen van het bestaande platform. Het heeft wel een tekortkoming: het programmeren moet gebeuren via SPI met een kabel die aan de parallelle poort van een computer wordt aangesloten. Aangezien deze poort op moderne laptops steeds vaker achterwege wordt gelaten, zal er in deze masterproef een toevoeging van extra hardware gebeuren zodat het platform via USB geprogrammeerd kan worden. Ook zal er een nieuwe grafische user interface worden gemaakt, van waaruit de vele instelmogelijkheden van het IC beschikbaar zijn en waarmee het hardware platform via USB geprogrammeerd kan worden.


27

3. Klokgeneratie

3.2. Hardware - CDCM7005 3.2.1. Blokschema

[9], p. 3

Figuur 3.1 : Blokschema CDCM7005

Belangrijk is hier het blok ‘SPI logic’, dat met zowat elk ander blok in dit IC in verbinding staat, dit laat toe om heel flexibel een groot aantal parameters te wijzigen.


28

3. Klokgeneratie

3.2.2. Instellingen De instellingen gebeuren door middel van vier configuratiewoorden, die vermeld staan in [9], p.17-20. Volgens [9], p.16 moeten deze per volledig woord worden verzonden via de SPI interface. In te stellen parameters (uitvoerig beschreven in [9], p. 21-30: •

Keuze tussen automatische of manuele referentieklok selectie Wanneer de manuele selectie is ingeschakeld, dan kan er door middel van een schuifschakelaar op de PCB gekozen worden tussen de primaire of secundaire referentieklok. Bij automatische selectie gebeurt deze keuze door het IC zelf, indien er geen geldige primaire referentieklok wordt gevonden, wordt er omgeschakeld naar de secundaire.

•

Keuze voor reset of hold functionaliteit op de betreffende pin In ‘reset’ mode kan met de drukknop een reset worden gegeven van het IC, in ‘hold’ mode wordt de chargepump uitgeschakeld zodat de frequentie van de VCXO niet meer wordt bijgeregeld.

•

Analoge of digitale PLL lock detect Hier is gekozen voor analoge PLL lock detect omdat dit beter werkt als de HOLD functionaliteit wordt ingeschakeld.

•

PLL lock detect window en aantal cycles Hoe smaller het window en hoe meer cycles, hoe langer het zal duren om tot een lock te komen en omgekeerd.

•

Charge pump stroom (grootte en polariteit) De stroom blijft normaalgezien op de standaardwaarde van 2,0 mA staan en aangezien een passief loop filter gebruikt wordt zal de richting ook positief zijn. Indien een actief loop filter wordt gebruikt dat inverterend werkt, kan het nuttig zijn om de stroomrichting om te keren.

•

Charge pump preset naar Vcc_CP / 2 Hiermee kan ervoor gezorgd worden dat er normaalgezien sneller een lock tot stand gebracht kan worden

•

Charge pump afschakelen Hierdoor wordt de frequentie van de VXCO niet meer veranderd, want er wordt niet bijgeregeld.


29

3. Klokgeneratie •

M, N en P delers voor het PLL gedeelte dat de VCXO aanstuurt Deze delers moeten correct worden ingesteld, afhankelijk van de frequenties van de VCXO en de referentie. Aangezien hier een VCXO van 245,76MHz wordt gebruikt en een referentie van 10MHz is er slechts één combinatie mogelijk: P = 8, N = 341 en M = 111.

•

M en N delay

•

Uitgangslogica type (LVPECL of LVCMOS) Deze instelling zal afhankelijk zijn van de toepassing waarvoor de kloksignalen nodig zijn. In LVPECL mode zijn er slechts 5 kloksignalen beschikbaar, in LVCMOS mode 10, waarvan er telkens 2 dezelfde frequentie hebben, wel kan één van deze twee worden geïnverteerd.

•

Uitgangsdelers (1, 2, 3, 4, 6, 8 of 16) Dit is uiteraard afhankelijk van de gewenste uitgangsfrequentie, bij een deling door 1 komt de frequentie van de VCXO op de uitgang.

•

Mogelijkheid om uitgangen af te schakelen Ongebruikte uitgangen kunnen in 3-state worden geplaatst om energie te besparen.


30

3. Klokgeneratie

3.2.3. SPI interface

[9], p.16, figuur 14

Figuur 3.2 : SPI communicatie protocol

Zoals al eerder vermeld, worden alle instellingen van de klokgenerator gedaan via SPI. SPI is een vrij eenvoudig, synchroon serieel protocol dat in zijn standaardconfiguratie uit vier verbindingslijnen bestaat. Dit zijn twee communicatielijnen (MOSI en MISO), een kloksignaal en een chip enable. Deze basisgegevens over het protocol zijn overgenomen van [10] De datalijnen zijn respectievelijk ‘master output, slave input’ en ‘master input, slave output’. Het is dus mogelijk om een full duplex communicatie op te zetten, er kan tegelijk in beide richtingen data worden verzonden. SPI werkt met masters en slaves. Op eenzelfde bus kan er slechts één master zijn en verschillende slaves, de master moet dan evenveel chip selects hebben als hij verschillende slaves moet kunnen aansturen. Om een communicatie te starten, wordt eerst een stabiel kloksignaal aangemaakt door de master, daarna wordt de chip select laag en vanaf dan wordt op elke stijgende flank van de klok een bit verzonden van de master naar de slave en tegelijk ook van de slave naar de master. In deze toepassing kunnen enkel de registers van het IC geschreven worden, enkel de MOSI datalijn is dus aanwezig. Uiteraard zijn de kloklijn en de chip select ook aanwezig. Bij het in deze masterproef gebruikte IC bestaat een configuratiewoord uit 32 bits, waarbij de MSB eerst verzonden moet worden.


31

3. Klokgeneratie

3.3. Hardware – FT2232D Zoals hierboven reeds beschreven moet de CDCM7005 geprogrammeerd worden via het SPI communicatie protocol. De vereiste is ook dat dit programmeren vanuit een computer kan gebeuren via USB, er moet dus een omzetting van het ene naar het andere communicatieprotocol gebeuren. Klassiek wordt deze omzetting gedaan met een µC, waarbij deze laatste USB hardware aan boord heeft. De data wordt dus eerst via USB naar de µC gezonden, waarna deze de data via een UART terug naar buiten stuurt in het SPI communicatie protocol. Voor deze masterproef werd er gekozen voor een meer rechtstreekse aanpak, waarbij er geen programmacode geschreven moet worden voor de omzetting, deze gebeurt in hardware in een IC, de FT2232D van FTDI. Alle functies van dit IC zijn opgenomen in [13].

3.3.1. USB De communicatie tussen de computer en het IC gebeurt dus via USB en hiervoor zijn slechts weinig randcomponenten nodig. Een voorbeeldschema is aanwezig in [13], p. 20, figuur 5. Er dient enkel een (voldoende nauwkeurige) 6MHz oscillator worden aangesloten, voor deze masterproef is gekozen voor een keramische resonator, waar de belastingscapaciteiten reeds zijn ingebouwd. Er is ook een belastingsweerstand over deze resonator geplaatst, eveneens naar analogie met het voorbeeldschema.

3.3.2. MPSSE In de standaard configuratie heeft de FT2232D als uitgangen 2 UART’s, waarmee bijvoorbeeld RS232 communicatie mogelijk is. Een van de uitgangen, namelijk uitgang A, kan via de USB communicatie wel worden ingesteld om zijn MPSSE (Multi-Protocol Synchronous Serial Engine) te gebruiken. De MPSSE wordt besproken in [13], p. 41. Deze zorgt ervoor dat het mogelijk is om meerdere seriële protocollen te ondersteunen. Deze protocollen kunnen dan worden gebruikt door bij de software een juiste DLL te gebruiken. Er zijn drie mogelijke protocollen waarvoor een dergelijke DLL beschikbaar is gesteld: SPI, I²C en JTAG. Voor deze masterproef wordt uiteraard de SPI DLL gebruikt.


32

3. Klokgeneratie

3.4. Software - Grafische User Interface De GUI, zoals deze in de praktijk gebruikt kan worden om de instellingen van het hardware platform te veranderen en de verschillende functies ervan te kunnen gebruiken.

Figuur 3.3 : Grafische User Interface

3.4.1. Mogelijke instellingen van het hardware platform In deze GUI kunnen de hierboven vermelde instellingen worden gewijzigd, om het gedrag van de klokgenerator naar wens te kunnen aanpassen. De GUI zorgt ervoor dat wanneer er instellingen worden gewijzigd, de betrokken configuratiewoorden worden aangepast, zodat deze daarna naar het IC kunnen worden verzonden. De instellingen zijn zoveel mogelijk gegroepeerd, om de overzichtelijkheid ten goede te komen. Ook is er gebruik gemaakt van tooltips, die de gebruiker extra informatie geven over de instellingen die veranderd kunnen worden. Het eerste blok is erg algemeen, waar vooral enkele instellingen gedaan kunnen worden die niet rechtstreeks met de kloksignalen te maken hebben. Zo kan hier het IC softwarematig in powerdown worden geplaatst, net zoals dat ook met een schakelaar hardwarematig mogelijk is. Daarnaast kan ook de functionaliteit van enkele pinnen worden omgeschakeld, zo is er een pin die zowel als reset of als hold kan worden gebruikt. Verder kan er gekozen worden tussen een manuele of automatische selectie van de referentieklok, waarbij ook de referentieklok detectie kan uitgeschakeld worden. Van twee uitgangspinnen is ook nog in te stellen waar deze worden voor gebruikt, standaard worden de status van de referentieklok en van de VCXO weergegeven, maar deze zijn


33

3. Klokgeneratie respectievelijk ook in te stellen als weergave van primaire/secondaire referentieklok of een pin waar een CP referentiestroom mee kan worden opgelegd. De twee checkboxen die zorgen voor een faseverschuiving horen bij de uitgangen, deze zullen later worden besproken. Onder dit eerste blok bevindt zich een tweede, waar de instellingen voor de PLL kunnen gedaan worden, zo kan er gekozen worden tussen een analoge en digitale PLL lock en kan het lock detect window en het aantal lock cycles worden ingesteld. Daarnaast bevinden zich de instellingen voor de charge pump. Hier vinden we enkele klassieke zaken terug, zoals de stroom die de CP naar buiten stuurt, alsook de richting waarin geregeld kan worden. Ook is het mogelijk om een preset te doen van de CP, zodat sneller gelocked kan worden en is het ook mogelijk om de CP te 3-staten. Links onderaan kunnen de delers en vertragingen worden ingesteld van de referentieklok en de VCXO. Voor de specifieke toepassing van deze masterproef zullen deze altijd dezelfde blijven, daarom is het ook niet zomaar mogelijk om deze te wijzigen. Wel is deze GUI zo breed mogelijk opgezet, zodat ook platformen met andere frequenties gemakkelijk te bedienen zijn. Rechtsboven vinden we het belangrijkste deel van de instellingen, het deel wat ook het vaakst zal worden gebruikt: de keuze van het type en de frequentie van de vijf uitgangen. De uitgangen kunnen worden omgeschakeld tussen LVPECL en LVCMOS, per uitgang kan de deler (en dus ook de frequentie) worden ingesteld. Als laatste is het ook mogelijk om uitgangen af te schakelen of te inverteren. Rechts onderaan bevindt zich dan het blok waarmee al de hiervoor gemaakte instellingen kunnen worden verzonden geconfigureerd in het IC. Er is een visuele controle van de vier configuratiewoorden voorzien (bijvoorbeeld voor controle met de datasheet), de configuratiewoorden kunnen worden upgedate en ook verzonden naar het IC. Bij het verzenden wordt ook automatisch een update van de configuratiewoorden uitgevoerd. Als laatste is er de mogelijkheid voorzien om een configuratiebestand met de vier configuratiewoorden op te slaan en de extra mogelijkheid om een default configuratie op te slaan, die wordt geladen bij het opstarten van het programma.


34

3. Klokgeneratie

3.4.2. Structuur van de software achter de GUI Algemene structuur:

Figuur 3.4 : Algemene structuur van de software achter de GUI

In het stukje declaraties worden enkel een hele hoop variabelen van het type ‘String’ gedeclareerd. Dit zijn grotendeels variabelen die de binaire waarde zullen bevatten van één van de instellingen, die hierboven al uitvoerig werden voorgesteld. Ook worden hier de vier configuratiewoorden, die nodig zijn om het IC in te stellen, gedeclareerd. #Region "Declaraties" 'Declaratie van alle nodige string variabelen, die zullen veranderen volgens de gedane instellingen Private sPowerDownEnabled, sResetHold, sDivBy4and90, sDivBy8and90, sReferenceClockSelection, sReferenceClockDetect, sStatusRef, sStatusVcxo As String Private sPllLockType, sPfdPulseWidth, sLockDetectWindow, sLockDetectCycles As String Private sChargePumpCurrent, sChargePumpCurrentDirection, sChargePumpPreset, sChargePump3state As String Private sReferenceDivider, sVcxoDivider, sFeedbackDivider As String Private sReferenceDelay, sVcxoDelay As String Private sOutput0Type, sOutput1Type, sOutput2Type, sOutput3Type, sOutput4Type As String Private sOutput0Divider, sOutput1Divider, sOutput2Divider, sOutput3Divider, sOutput4Divider As String Private sOutput0aState, sOutput1aState, sOutput2aState, sOutput3aState, sOutput4aState, sOutput0bState, sOutput1bState, sOutput2bState, sOutput3bState, sOutput4bState As String 'Declaratie van de vier configuratiewoorden als string Private sWord0, sWord1, sWord2, sWord3 As String #End Region


35

3. Klokgeneratie Bij het stukje initialisatie wordt er eerst gecontroleerd of er een default configuratie is opgeslagen in een bestand. Indien dit het geval is, worden de configuratiewoorden aangepast en aan de hand hiervan worden de grafische objecten van de GUI juist ingesteld. Indien niet, dan worden de standaardinstellingen van de GUI gebruikt. Hierbij staan ongeveer alle grafische objecten al juist vanuit de GUI zelf, wel is het nog nodig om het juiste item uit elke dropdownlist te selecteren en ook moeten alle variabelen die de verschillende instellingen bevatten worden juist gezet. Als laatste kan dan een update van de configuratiewoorden gebeuren. Als derde komt er een blok dat alle events opvangt. Deze events treden op telkens er een instelling op de GUI wordt veranderd. Deze verandering wordt automatisch gedetecteerd en door de toegevoegde code wordt telkens de bijhorende variabele ook op een correcte wijze aangepast. Het opvangen van elk event is telkens in twee gesplitst: de routine die het event opvangt roept meteen een bijhorende routine aan die de eigenlijke verandering aan de variabele uitvoert. Dit is zowel gedaan voor de overzichtelijkheid, omdat een routine zo snel te vervangen is en omdat bepaalde van deze laatste routines ook worden opgeroepen bij het opstarten van de GUI. Als voorbeeld het stukje code dat controleert of de checkbox voor de powerdown van status wordt veranderd: 'Event bij veranderen van de powerdown enabled met bijhorende routine die de string variabele correct invult Private Sub ckbPowerDown_CheckedChanged(ByVal sender As System.Object, ByVal e As System.EventArgs) Handles ckbPowerDown.CheckedChanged SetPowerDown() End Sub Private Sub SetPowerDown() If ckbPowerDown.Checked = True Then sPowerDownEnabled = "0" Else sPowerDownEnabled = "1" End If End Sub

Hierna volgt een deel waarin twee routines staan die berekeningen uitvoeren. De eerste zet een decimaal getal om naar een binair, dit wordt gebruikt om de decimaal weergegeven delers om te zetten naar een binaire waarde, die in de variabele wordt opgeslagen. De tweede routine zet een binaire waarde om naar een integer, ze wordt gebruikt om de binair voorgestelde configuratiewoorden te kunnen versturen naar de DLL die de communicatie verzorgt, deze verwacht een integer waarde.


36

3. Klokgeneratie Onder de noemer commando’s bevinden zich routines die verbonden zijn aan de knoppen die zich rechtsonder op de GUI bevinden: er is een routine om een update van de configuratiewoorden te doen, een routine om de geselecteerde configuratiewoorden te verzenden en vier routines om de configuratiewoorden op te slaan of terug in te lezen. Van deze vier routines zijn er twee die de events bij het drukken op een button opvangen en twee die de bestanden manipuleren. Routine voor het verzenden van de configuratiewoorden: 'Subroutine voor het verzenden van de geselecteerde configuratiewoorden naar de CDCM7005 Private Sub btnSend_Click(ByVal sender As System.Object, ByVal e As System.EventArgs) Handles btnSend.Click 'Eerst een update van de configuratiewoorden uitvoeren UpdateWords() 'Aanspreken van CDCMcom, die de doorgegeven integer waarde verzendt Try If ckbWord0.Checked = True Then CDCMcom.CDCMcom.WriteCDCM(BinaryToInt32(sWord0)) End If If ckbWord1.Checked = True Then CDCMcom.CDCMcom.WriteCDCM(BinaryToInt32(sWord1)) End If If ckbWord2.Checked = True Then CDCMcom.CDCMcom.WriteCDCM(BinaryToInt32(sWord2)) End If If ckbWord3.Checked = True Then CDCMcom.CDCMcom.WriteCDCM(BinaryToInt32(sWord3)) End If Catch err As Exception MessageBox.Show(err.Message, "Fout") End Try End Sub

Eerst wordt er dus een update van de configuratiewoorden gedaan, zodat weldegelijk de correcte configuratie wordt verzonden. Daarna wordt er telkens gecontroleerd of één van de vier configuratiewoorden verzonden moet worden, indien dit zo is wordt het configuratiewoord omgezet naar en integer en daarna naar de communicatiesoftware verzonden. Deze communicatiesoftware wordt later besproken. Het laatste blok is naderhand toegevoegd en is apart geplaatst omdat het vrij omvangrijk is. Hierin staat alle code die nodig is om de GUI juist te zetten na het inlezen van een configuratiebestand.


37

3. Klokgeneratie

3.5. Software – USB naar SPI communicatie Hier wordt de configuratie effectief verzonden naar het hardware platform. Deze software ontvangt een configuratiewoord als een integer en stuurt het daarna via USB naar het communicatie IC. De communicatiesoftware bestaat uit twee lagen. De onderste laag is een DLL van FTDI, waarmee het IC correct wordt ingesteld voor USB naar SPI communicatie en waarmee dus data per byte naar het IC verzonden kan worden. De laag daarboven ontvangt de integer waarden van de GUI en spreekt de DLL van FTDI aan om de data te verzenden. Deze bovenste laag wordt ook gecompileerd als een DLL, zodat de totale softwareapplicatie bestaat uit een uitvoerbaar bestand en twee DLL’s, waarvan een zelf geschreven en een aangeleverd door FTDI. De bovenste laag is gebaseerd op het testprogramma van FTDI ([14]). Dit is herschreven, zodat alle overbodige functies verwijderd zijn, zoals het kunnen uitlezen van data. Ook werden nog enkele dingen aangepast om alles functionerend te krijgen. Zo moesten bijvoorbeeld de niveaus van de chip select worden omgewisseld voor de CDCM7005 en zit het adres vervat in de laatste twee bits van het configuratiewoord, er moet dus niet eerst een adres worden verzonden door de FTDI. Het verzenden gebeurt in verschillende stappen: eerst wordt er een communicatie opgezet tussen de computer en de FT2232, waarbij deze wordt ingesteld voor SPI communicatie. Daarna worden de buffers van het IC gevuld met de 4 bytes die afkomstig zijn van de GUI en pas hierna wordt deze data verzonden naar de CDCM7005. Wanneer de data verzonden is wordt de communicatie terug afgesloten. Deze laatste drie stappen zijn hieronder te zien: 'Vullen van de data buffer met de 4 bytes, daarvoor de 32 bit telkens verschuiven naar de juiste locatie WriteDataBuffer(0) = ((DataWord >> 24) And &HFF) WriteDataBuffer(1) = ((DataWord >> 16) And &HFF) WriteDataBuffer(2) = ((DataWord >> 8) And &HFF) WriteDataBuffer(3) = (DataWord And &HFF) 'Schrijven van de data buffer naar de CDCM7005 ftStatus = SPI_Write(ftHandle, WriteStartCondition, True, False, 0, WriteControlBuffer, 2, bWriteWait, NumDataBitsToWrite, WriteDataBuffer, NumDataBytesToWrite, WaitDataWriteComplete, HighPinsWriteActiveStates) 'Communicatie afsluiten Close()


38

4. Voeding

4. Voeding 4.1. Vereisten De in deze masterproef ontwikkelde hardware moet natuurlijk ook voorzien kunnen worden van de correcte voedingsspanningen. Voor het digitale deel (zowel de ADC als de hele klokgenerator) is een spanning nodig van 3,3 V. Het analoge deel (de opamps) worden symmetrisch gevoed met +5 en -5 V. Het is natuurlijk ook belangrijk te weten welke stromen deze voeding moet kunnen leveren. Volgende waarden werden gemeten: Tabel 4.1: Opgenomen stroom bij de verschillende voedingsspanningen

Systeem PCB voor analoog-digitaal omzetting (voor één kanaal) Platform om kloksignalen te genereren

Voedingsspanning 3,3 V +5 V -5 V 3,3 V

Opgenomen stroom 350 mA 50 mA 50 mA 450 mA

Aangezien er analoog-digitaal omzetting moet gebeuren voor acht kanalen, moet er dus zowel bij de positieve als negatieve 5 V een stroom van minstens 400 mA geleverd kunnen worden. Bij 3,3 V moet een stroom van 2,8 A beschikbaar zijn, exclusief het platform voor de kloksignalen. Bij de spanning van 3,3 V is dus een forse stroom nodig.

4.2. Uitwerking Om deze voeding te realiseren zijn er verschillende mogelijkheden. Een eerste is om deze voeding volledig zelf op te bouwen. Daarvoor zou gebruik gemaakt worden van een transformator, bruggelijkrichter en afvlakking, waarna verschillende lineaire spanningsregelaars kunnen geplaatst worden voor de nodige spanningen. Het probleem is dat het opbouwen van een dergelijke voeding nogal veel tijd in beslag zou nemen, dat er op zoek gegaan moet worden naar de correcte koelprofielen en dat er vrij veel verliezen in de vorm van warmte zouden zijn. Als tweede mogelijkheid kan een standaard computervoeding worden ingezet. Hier zijn de drie nodige spanningen reeds aanwezig. Wel kan een dergelijke voeding heel hoge stromen leveren en is ze niet beveiligd tegen kortsluiting, ze vormt dus eerder een gevaar dan een hulp in een testomgeving.


39

4. Voeding De derde en laatste mogelijkheid is ook de uiteindelijke keuze geworden. Hierbij wordt er gebruik gemaakt van een bestaande, al dan niet commerciële, symmetrische voeding die kan ingesteld worden op +5 en -5 V. Deze voedingsspanningen kunnen rechtstreeks gebruikt worden om de opamps te voeden. Daarnaast wordt er een PCB gemaakt waarop enkele low-dropout regelaars staan. Deze zetten de aanwezige spanning van 5 V om naar een spanning van 3,3 V. Er wordt gebruik gemaakt van een op school aanwezige regelaar (REG104), volgens [15] kan deze een maximumstroom van 1 A leveren. Aangezien dit ontoereikend is voor deze toepassing zullen er meerdere regelaars tegelijk worden gebruikt. De massa’s zijn doorverbonden, de uitgangsspanningen niet. In [15], p. 1 worden de twee interne beveiligingen van de REG104 besproken. Er is zowel een stroombegrenzing als een thermische bescherming aanwezig. Het eerste beveiligt de belasting tegen al te hoge stromen, het twee zorgt ervoor dat de spanningsregelaar niet defect raakt wanneer er teveel warmte ontwikkeld wordt. Op de print zijn diverse aansluitingen voorzien. De eerste is een driepolige printkroonsteen, waar de –5 V, massa en +5 V uit de bestaande voeding toekomt. Dicht daarbij staat eenzelfde printkroonsteen, deze kan gebruikt worden om de voeding af te takken naar de verschillende printjes. Verspreid over de print staan nog vier printkroonstenen. Deze horen telkens bij een spanningsregelaar en er is 3,3 V beschikbaar bij een maximumstroom van 1 A. Deze regelaars hebben heel weinig randcomponenten nodig voor een correcte werking. Een basisschema is te vinden in [15], p. 8, figuur 1. In deze toepassing zijn drie condensatoren gebruikt. Twee condensatoren van 100 nF aan zowel de in- als uitgang van het IC, om oscillaties te vermijden en een extra condensator van 10 nF, voor ruisonderdrukking, aangesloten aan de overeenkomstige pin van de spanningsregelaar. De koeling geschiedt via het kopervlak dat op de print aanwezig is. Zowel op de boven- als onderkant is een massavlak aanwezig, deze zijn wel niet thermisch gekoppeld door via’s. Indien de koeling toch onvoldoende zou blijken, is er plaats beschikbaar waar een extra stuk koperplaat op de print gesoldeerd kan worden, zodat het koeloppervlak vergroot wordt. Bij het testen leveren alle vier de spanningsregelaars een nette 3,3 V spanning, waar heel weinig ruis op zit. De voeding wordt ook gebruikt bij het afregelen van de op het einde aan de analoog-digitaal converters toegevoegde compensatienetwerken.


40

5. Besluit

5. Besluit De verschillende doelstellingen van deze masterproef zijn bereikt. Alle systemen zijn volledig operationeel en werken volgens de specificaties. Met het systeem voor analoog-digitaal conversie kunnen effectief analoge signalen worden gesampled en hierna gemoduleerd worden door het bestaande systeem waarbij de correcte som- en verschilfrequenties optreden ten opzichte van de draaggolf van het middenfrequent. Wel dient hierbij opgemerkt te worden dat sommige zaken niet te snel voor vanzelfsprekend morgen worden aangenomen. Van de kwaliteitsvolle opamps werd in eerste instantie niet verwacht dat er een vrij grote offset op de uitgangen zou verschijnen, waardoor het nodig was om het compensatienetwerk toe te voegen. Hoewel hiermee het initiële probleem volledig kan worden opgelost, is er dus ruimte voor verbetering naar de toekomst toe door hier direct rekening mee te houden. Voor het platform dat de kloksignalen genereert, is voor de software een installer aangemaakt die naast de grafische user interface ook de nodige DLL’s en de drivers voor de communicatiechip bevat. Dit zal het verspreiden van alle nodige data naar verschillende computers eenvoudiger maken omdat de gebruiker moet niet alles zelf bij elkaar zoeken. De hardware is ook functioneel. Deze kan gebruikt worden om de analoog-digitaal convertoren aan te sturen maar uiteraard ook voor andere toepassingen. Deze masterproef was een boeiende uitdaging omdat er verscheidene aspecten aan bod kwamen. Er ging een groot deel studie vooraf aan de eigenlijke realisatie, waarbij vooral hardware werd ontwikkeld. Daartegenover was er het stuk software wat ervoor zorgde dat verschillende domeinen van elektronicaontwerp werden doorlopen. Het was eveneens een uitdaging om naast de lessen bij te leren over hoogfrequenttechniek en een geslaagde afsluiter van het masterjaar.


41

Literatuurlijst [1]

C. Stevens, X. Vanhoutte, W. Vantomme, H. Rogier, D. De Zutter, “Numerically controlled 8-channel IQ-transmitter with programmable synchronous carrier settings,” ProRISC 2008 Proceedings, p. 267-272, Nov. 2008. Beschikbaar: Technologiestichting STW: http://www.stw.nl [Geraadpleegd: Dec. 23, 2008]

[2]

B. Carter, “A Differential Op-Amp Circuit Collection,” Appl. Report, Jul. 2001.

[3]

M. J. Demler, High-speed analog-to-digital conversion. Mansfield, Massachusetts: Academic Press, 1991.

[4]

Texas Instruments, “Wideband, Low-Distortion Fully Differential Amplifiers,” THS4503 datasheet, April 2002 [Revised Jan. 2004].

[5]

J. Karki, “Fully Differential Amplifiers,” Analog Applications Journal, vol. 23, issue. 6, p. 38-41, Aug. 2000. Beschikbaar: Texas Instruments Incorporated: http://www.ti.com [Geraadpleegd: Oct. 20, 2008]

[6]

Texas Instruments, “THS4503EVM User’s Guide,” Texas Instruments Incorporated, Jun. 2002.

[7]

Texas Instruments, “Dual Channel 11-Bits, 125 MSPS ADC With Parallel CMOS/DDR LVDS Outputs”, ADS62C15 datasheet, Jan. 2008 [Revised Feb.2008].

[8]

Texas Instruments, “ADS62PXX EVM User's Guide,” Texas Instruments Incorporated, May 2008.

[9]

Texas Instruments, “3.3-V High Performance Clock Synchronizer and Jitter Cleaner,” CDCM7005 datasheet, Jun. 2005 [Revised Dec. 2007].

[10]

Motorola, “M68HC11 Reference Manual,” Motorola Incorporated, 1991. [Revised: 1996]

[11]

V. Himpe, “Protel 99se, Schematic & PCB, In A Nutshell,” Nov. 2006

[12]

M. Cosaert, “Studie en realisatie van programmeerbare HF-oscillator via PLL voor QAM-modulatie,” Masterproef, Hogeschool West-Vlaanderen, Kortrijk, 2007.

[13]

FTDI Chip, “FT2232D Dual USB UART/FIFO I.C.,” FT2232 Datasheet, Oct. 2006

[14]

FTDI Chip, FT2232CSPIVBNETTestApp. [Online], 2009. Beschikbaar: Future Technology Devices International Ltd.: http://www.ftdichip.com.

[15]

Texas Instruments, “DMOS 1A Low-Dropout Regulator,” REG104 Datasheet, Sept. 2001 [Revised Sept. 2005].


viii

Bijlagen -

Schema’s van de analoog-digitaal converter PCB lay-out van de analoog-digitaal converter – Kanalen 1 & 2 PCB lay-out van de analoog-digitaal converter – Kanalen 3 t.e.m. 8 Schema’s van de klokgenerator PCB lay-out van de klokgenerator Schema van het compensatienetwerk PCB lay-out voor acht compensatienetwerkjes Schema van de voeding PCB lay-out van de voeding


ix

2

Repeat(U_AD_Input,1,2) AD_Input.SchDoc Repeat(DIFF_1) Repeat(DIFF_2)

DIFF_P DIFF_N

Vocm

DIFF_P1 DIFF_N1 DIFF_P2 DIFF_N2

DIFF_P1 DIFF_N1 DIFF_P2 DIFF_N2 Vocm

DRVDD

AVDD

P2 1 2 3 B

Power

+5V GND -5V C10 10u

+5V P3 1 2 3

GND

4

A U_AD_Converter AD_Converter.SchDoc

DIFF_P[1..2]

A

3

DIFF_N[1..2]

1

C11 10u GND

GND

U_AD_Output AD_Output.SchDoc DA0 DA1 DA2 DA3 DA4 DA5 DA6 DA7 DA8 DA9 DA10

DA0 DA1 DA2 DA3 DA4 DA5 DA6 DA7 DA8 DA9 DA10

DB0 DB1 DB2 DB3 DB4 DB5 DB6 DB7 DB8 DB9 DB10


CLK_OUT

Power

B

CLK_OUT

-5V

C

C

Title

D

D

Main schematic voor de analoog-digitaal converter Size

Number

Revision

A4 Date: File: 1

2

3

1/05/2009 E:\Mijn documenten\..\AD_Main.SchDoc

Sheet of Drawn By: 4

1

2

3

4

C12 6.8p

A

A

R4 1.5k +5V

C13 0,1u

1

392 GND

C14 1u

P4

SMA

R7 R9 51

8

R6

DIFF_N

DIFF_1

Vocm R8

4

Vin-Vout+

365

DIFF_P

DIFF_2

B

24 6

Vocm B

2

GND

24

Vs-

R5

Vs+

3

U2 THS4503 5 Vin+Vout-

GND GND

C15 0,1u

GND -5V

GND R10 1.5k C16 6.8p C

C

Title

D

D

Input schematic voor de analoog-digitaal converter Size

Number

Revision

A4 Date: File: 1

2

3

1/05/2009 E:\Mijn documenten\..\AD_Input.SchDoc


1

2

AVDD

3

4

DRVDD U1 ADS62C15

A

P1

DRGND

DRVDD

INA_P

DIFF_N1



INA_M

C1 CLK_P CLKP 0,1u

SMA

A

GND

AGND

DIFF_P1

AVDD

GND

CLK_N CLKM C2 0,1u

CLK_OUT

CLKOUT

GND DIFF_P2

INB_P

DIFF_N2

INB_M

Vocm

VCM

AVDD R1 Res2 330

3 S1

R3 Res2 330

S2 2

DRVDD 3

DRVDD

2

1

1 SW-SPDT

SW-SPDT

GND R2 Res2 220

B

AVDD AVDD

C



CTRL1 CTRL2 CTRL3

GND

RESET SCLK SEN SDATA

B

S3

C3 0,1u

2 AVDD

2

S5

1

1 SW-SPDT

GND

C6 0,1u

C

AVDD

3 C7 0,1u

2

SW-SPDT

C5 0,1u

GND 1 SW-SPDT

3 S4

C4 0,1u

3

GND

C8 0,1u

C9 0,1u

GND

Title

D

D

Converter schematic voor de analoog-digitaal converter Size

Number

Revision

A4 Date: File: 1

2

3

1/05/2009 Sheet of E:\Mijn documenten\..\AD_Converter.SchDoc Drawn By: 4

1

2

P5 32 30 28 26 24 22 20 18 16 14 12 10 8 6 4 2

A

GND

3

P6 31 29 27 25 23 21 19 17 15 13 11 9 7 5 3 1


Header 16X2 GND


32 30 28 26 24 22 20 18 16 14 12 10 8 6 4 2 GND

4

P7 31 29 27 25 23 21 19 17 15 13 11 9 7 5 3 1

SMA

CLK_OUT

A GND

Header 16X2 GND

B

B

C

C

Title

D

Output schematic voor de analoog-digitaal converter - KANALEN 1 - 2 ! Size

Number

Revision

A4 Date: File: 1

2

3

1/05/2009 Sheet of E:\Mijn documenten\..\AD_Output.SchDoc Drawn By: 4

D

1

2

P5 32 30 28 26 24 22 20 18 16 14 12 10 8 6 4 2

A

GND

3

P6 31 29 27 25 23 21 19 17 15 13 11 9 7 5 3 1


Header 16X2 GND

32 30 28 26 24 22 20 18 16 14 12 10 8 6 4 2 GND

4

P7 31 29 27 25 23 21 19 17 15 13 11 9 7 5 3 1


SMA

CLK_OUT

A GND

Header 16X2 GND

B

B

C

C

Title

D

Output schematic voor de analoog-digitaal converter - KANALEN 3 - 8 ! Size

Number

Revision

A4 Date: File: 1

2

3

1/05/2009 Sheet of E:\Mijn documenten\..\AD_Output.SchDoc Drawn By: 4

D

1

2

U_Clock_Spi Clock_Spi.SchDoc

U_Clock_CDCM Clock_CDCM.SchDoc

MISO

SCLK MOSI SS

A

P11

VCC3V3 2 1

MHDR1X2

SCLK MOSI SS

3

4

U_Clock_Output Clock_Output.SchDoc Y0A Y0B Y1A Y1B Y2A Y2B Y3A Y3B Y4A Y4B

Y0A Y0B Y1A Y1B Y2A Y2B Y3A Y3B Y4A Y4B

A

GND

B

B

C

C

Title

D

D

Main schematic voor de klokgenerator Size

Number

Revision

A4 Date: File: 1

2

3

1/05/2009 Sheet of E:\Mijn documenten\..\Clock_Main.SchDoc Drawn By: 4

1

2

VCC R1 470R

C6 100nF

C3 100nF

GND C2 33nF

GND GND VCC 6

J1 VBUS DD+ GND 787780-1

1 2 3 4

R2

8

27R

GND

B

R4 1k5 5 4

27R R6 10k

Y1 6MHz 1

R5 3

43 1M

2

VCC

7

R3

VCC

C1 10nF

44 48 1 2 47

GND GND

GND

A

30 29 28 27 26

USBDM USBDP RSTOUT# RESET# XTIN

ADBUS0 ADBUS1 ADBUS2 ADBUS3 ADBUS4 ADBUS5 ADBUS6 ADBUS7 ACBUS0 ACBUS1 ACBUS2 ACBUS3 SI/WUA

XTOUT EECS EESK EEDATA TEST BCBUS0 BCBUS1 BCBUS2 BCBUS3 SI/WUB PWREN#

U1 FT2232D

BDBUS0 BDBUS1 BDBUS2 BDBUS3 BDBUS4 BDBUS5 BDBUS6 BDBUS7

24 23 22 21 20 19 17 16

SCLK MOSI MISO SS

B

15 13 12 11 10 40 39 38 37 36 35 33 32

45 18 25 34 9

41

3V3OUT

46 3 42 14 31

C5 100nF

AVCC VCC VCC VCCIOA VCCIOB

C4 10u

4

VCC VCC3V3

AGND GND GND GND GND

A

3

C

C

GND

Title

D

D

SPI schematic voor de klokgenerator Size

Number

Revision

A4 Date: File: 1

2

3

1/05/2009 Sheet of E:\Mijn documenten\..\Clock_Spi.SchDoc Drawn By: 4

1

2

3

4

VCC3V3

A

VCC3V3

Y2 E/D

C8 100nF

C7 330pF

VCC3V3 VCC3V3

VCC

C36 100pF

1 S1

A

GND U2 CDCM7005

2 3 GND

GND

VCC3V3

GND

OUT

Y3

VCC3V3

VCC

SW-SPDT

GND

E/D

AVCC

PRI_REF SEC_REF

VCC3V3

VCC_CP STATUS_VCXO STATUS_REF PLL_LOCK

REF_SEL

CWX823

R7 240R R8 R9 240R 240R

VCC

CP_OUT C9 10nF

C37 100pF

GND

GND GND

VCC3V3

CWX823

CTRL_DATA CTRL_CLK CTRL_LE

MOSI SCLK SS

OUT

1 S2

/PD /RESET

2

B

3 VCC3V3

/VCXO_IN VCXO_IN

R10 2k2

S3

GND

GND

SW-SPDT

RESET

VBB

D1

CP_OUT

Y0A Y0B

Y0_P Y0_N

Y1A Y1B

Y1_P Y1_N

Y2A Y2B

Y2_P Y2_N

Y3A Y3B

Y3_P Y3_N

Y4A Y4B

Y4_P Y4_N

D2

D3

GND

Y0A Y0B

B Y1A Y1B Y2A Y2B Y3A Y3B Y4A Y4B

GND

VCXO_P VCXO_N

C

GND

C

VCC3V3

C10 10u

VCC3V3

C12 100nF

C11 10u

C13 10pF

C14 100nF

C15 100nF

C16 100nF

C17 100nF

C18 100nF

C19 100nF

C20 100nF

C21 100nF

VCC3V3 GND

Y4

R13

CP_OUT R14 4k7

VC

162R C23 100nF

C25 22u

GND VCC

R11 130R

R12 130R

R15 82R5

R16 82R5

OUT2 C24 100nF

GND

OUT1

GND TCO-2111

D

Title

D

CDCM schematic voor de klokgenerator

GND Size GND

Date: File: 1

2

Number

Revision

A4

3

1/05/2009 Sheet of E:\Mijn documenten\..\Clock_CDCM.SchDoc Drawn By: 4

1

2

R20 130R

100nF Y0A Y0B C28

Out0_N

R22 82R5

Y3A Y3B

P3 R23 82R5

SMA

GND

R24 82R5

GND

C29

P4 SMA

GND

GND

C30

P5 R27 130R

SMA

R28 130R

Y1A Y1B

Out1_N

C32

P6 SMA

100nF Y4A Y4B

GND R30 82R5

C31

Out4_P

R26 130R

Out1_P

VCC3V3

100nF

R29 82R5

A

100nF

VCC3V3

B

SMA

GND

100nF

R25 130R

P2

100nF GND

R21 82R5

C27

Out3_P

R19 130R

SMA

Out3_N

R18 130R

P1

P7 SMA

B

GND R31 82R5

R32 82R5

100nF

C33

Out4_N

R17 130R

A

4

VCC3V3 C26

Out0_P

VCC3V3

3

P8 SMA

100nF

GND

GND

GND

GND

R33 130R

R34 130R

C34

Out2_P

VCC3V3 P9 SMA

100nF Y2A Y2B R35 82R5

R36 82R5

C35

Out2_N

C

GND P10

C

SMA

100nF GND

GND

Title

D

D

Output schematic voor de klokgenerator Size

Number

Revision

A4 Date: File: 1

2

3

1/05/2009 Sheet of E:\Mijn documenten\..\Clock_Output.SchDocDrawn By: 4

1

2

3

4

A

A +5V +5V

R1 1k

P1 1 2

-5V

R2 5k1

Header 2

P2 1 2 Header 2

-5V +5V R3 1k

R4 5k1

-5V B

B

C

C

Title

D

D

Schematic voor het compensatienetwerk Size

Number

Revision

A4 Date: File: 1

2

3

12/06/2009 E:\Mijn documenten\..\Comp.SchDoc


1

2

+5V +5V

U1 5 4

A

IN EN

OUT NR GND

GND

GND

+5V

U2 5 4

IN EN

GND

OUT NR GND

U3 5 4

IN EN

GND U4 5 4 C10 100nF

IN EN

C6 100nF

+3V3_1 P3

+3V3_2 P4

+3V3_3 P5

+3V3_4 P6

1 2

1 2

1 2

1 2

GND

Header 2

GND

Header 2

GND

Header 2

GND

Header 2

B

C9 100nF GND

+3V3_4 1 2 C11 10nF

GND

Header 3 GND -5V

1 2

REG104 OUT NR GND

Header 3 GND -5V

A

GND

GND

3

+5V

3 2 1

+3V3_3

C8 10nF

GND

P2

1 2 3

GND

GND

3

C7 100nF

C3 100nF

1 2

REG104 OUT NR GND

P1

+3V3_2

C5 10nF

GND

+5V

GND

GND

REG104

3

C4 100nF

B

C2 10nF

4

+5V

+3V3_1 1 2

3

C1 100nF

REG104

3

GND

C12 100nF GND

C

C

Title

D

D

Schematic voor de voeding Size

Number

Revision

A4 Date: File: 1

2

3

12/06/2009 E:\Mijn documenten\..\Supply.SchDoc


Voorwoord. Ontwerp van een 8 kanaals analoog-digitaal converter blok

Recommend Documents