PERANCANGAN IC ANALOG DENGAN L-EDIT TM

PERANCANGAN IC ANALOG DENGAN L-EDIT TM

Laporan kerja praktek di Lab.Desain PPAUME ITB Disusun untuk memenuhi syarat kelulusan tahap Sarjana di Departemen Teknik Elektro ITB

oleh : Andrie Prasetyo 13298006

DEPARTEMEN TEKNIK ELETRO FAKULTAS TEKNOLOGI INDUSTRI INSTITUT TEKNOLOGI BANDUNG 2002

1

LEMBARAN PENGESAHAN

Dengan ini kami menyatakan bahwa mahasiswa atas nama Sdr. Andrie Prasetyo NIM.13298006 telah selesai melaksanakan kerja praktek di Laboratorium Desain PPAUME ITB selama satu bulan ( 1 Agustus 2002 – 1 September 2002 ) dan telah mengumpulkan laporan dengan judul “ Membuat Layout IC Analog Dengan LEditTM ”

Bandung, 18 September 2002 Ketua Lab Desain PPUAME selaku pembimbing

Ir. Achmad Fuad Mas’ud ,Msc NIP. 131 803 255

2

KATA PENGANTAR Pertama penulis memanjatkan puji syukur kehadirat Allah SWT karena atas rahmat dan hidayah-Nya laporan keja praktek ini dapat penulis selesaikan

tepat pada

waktunya. Kerja praktek yang dilakukan di Lab Desain PPAUME ITB ini merupakan suatu rangkaian syarat kelulusan tahap sarjana S1 Departemen Teknik Elektro, Fakultas Teknologi Industri, Institut Teknologi Bandung. Selama malakukan kerja praktek dan menyusun laporan, penulis banyak dibantu oleh berbagai pihak. Untuk itu dengan segala rasa hormat dan kerendahan hati penulis menyampaikan ungkapan terimakasih kepada : 1. Ir. Achmad Fuad Mas’ud, Msc ; ketua Lab Desain PPAUME ITB, yang telah mengizinkan penulis untuk melakukan kerja praktek di Lab Desain PPAUME ITB. 2. Para pegawai Lab Desain PAUME ITB, yang telah membantu kelancaran penulisan laporan ini. 3. Suryadi Wang,ST , yang telah banyak memberikan wawasan tentang perancangan IC dan software L-Edit. 4. M.Fadhly dan Taufik Rakhman, kedua sahabatku yang telah mengundurkan diri dalam kerja praktek ini. Dukungan kalian berdua sungguh telah menguatkanku untuk melanjutkan kerja praktek ini seorang diri. Akhirnya penulis berharap semoga laporan kerja praktek ini dapat bermanfaat bagi yang membacanya. Penulis berharap adanya kritik yang membangun demi penyempurnaan lebih lanjut. Bandung, September 2002 Penulis

3

DAFTAR ISI

Lembaran Pengesahan

ii

Kata Pengantar

iii

Daftar isi

iv

Bab I Pendahuluan

1

I.1 Latar Bekalang

1

I.2 Rumusan Masalah

1

I.3 Batasan Masalah

2

I.4 Tujuan Penulisan

2

I.5 Sistematika Penulisan

2

Bab II Berkenalan Dengan L-Edit

5

II.1 Pendahuluan

5

II.1.1 System Requirements

5

II.1.2 Keterbatasan Student Version

6

II.2 Meng-install L-Edit

7

II.2.1 File – File dalam L-Edit

7

Bab III Menggunakan L-Edit

8

III.1 Lingkungan Kerja L-Edit

8

III.2 Penjelasan Secara Detail Menu Bar

10

III.2.1 File

10

III.2.2 Edit

13

III.2.3 View

15

III.2.4 Cell

17

III.2.5 Arrange

18

III.2.6 Setup

19 4

III.2.7 Special

21

Bab IV Melayout Dengan L-Edit

24

IV.1 Navigasi

24

IV.2 Menggambar Dengan L-Edit

24

IV.3 Emergency Abort

26

IV.4 Memonitor Penggunaan Memory

27

IV.5 Menyimpan Hasil Desain

29

Bab V Dasar – Dasar Mengedit Objek

31

V.1 Pemilihan Objek

31

V.2 Memindahkan Objek

32

V.3 Meng-kopi Objek

34

V.3.1 Menggunakan Ctrl+C

36

V.3.2 Menggunakan Ctrl+D

36

V.4 Mengubah Ukuran Objek

36

V.5 Meng-Cut Objek

37

V.6 Perintah – Perintah Arrange

38

V.6.1 Rotate

38

V.6.2 Flip Horizontal/Flip Vertical

38

V.6.3 Cut Vertical/Cut Horizontal

39

V.6.4 Merge Selection

39

Bab VI Fitur – Fitur Tambahan

41

VI.1 Design Rule Checker

41

VI.2 Circuit Extractor

46

VI.3 Cross-Sectional Viewer

47

Bab VII Mask dan Teknologi Yang Ada di L-Edit

50

VII.1 Default Teknologi

50

VII.2 Gambar Layout

50 5

VII.3 Teknologi Lain dalam L-Edit

51

VII.4 Design Rules

54

Bab VIII Melayout Komponen

57

VIII.1 Transistor MOS

57

VIII.1.1 Pemecahan MOS

59

VIII.1.2 Matching MOS

60

a. Cara Normal

61

b. Cara Interdigitized

62

c. Cara Common Centroid

63

VIII.2 Kapasitor

65

VIII.3 Bipolar Junction Transistor (BJT)

68

VIII.4 Resistor

70

Bab IX Contoh Kasus

72

IX.1 Membuat Desain Plan

74

IX.2 Simulasi Dengan PSPICE

82

IX.3 Menentukan Tata Letak Komponen

89

IX.4 Menggambar Layout dan Ekstraksi

91

IX.5 Analisa Post Layout

97

Kesimpulan

104

6

BAB I PENDAHULUAN

I.1 Latar Belakang Perancangan IC analog adalah salah satu keahlian khusus yang diharapkan dapat dikuasai dengan baik oleh sarjana teknik elektro, khususnya yang memilih jalur pilihan elektronika. Menanggapi hal di atas, maka Departemen Teknik Elektro ITB mengadakan kuliah EL-421 (Perancangan Op-Amp) yang pada intinya adalah merancang suatu rangkaian analog yang akan diimplementasikan sebagai IC analog. Salah satu perangkat lunak yang digunakan untuk merancang IC analog adalah LEditTM. Keunggulan L-EditTM adalah dari segi penggunaannya yang mudah dan kompatibilitasnya yang andal, sehinga dapat diproses lanjut dengan perangkat lunak lainnya. Dengan L-EditTM dapat dilakukan pengolahan layout IC analog dengan sangat mudah.

I.2 Rumusan masalah Pada laporan kerja praktek ini penulis akan memaparkan dengan lengkap dan detail bagaimana cara pengggunaan L-EditTM, mulai dari menginstall hingga ekstraksi ke PSPICE script. Tidak lupa diberikan juga design rules untuk tiap komponen dan design plan untuk sebuah rangkaian Op-Amp yang cukup kompleks.

7

I.3 Batasan Masalah Penggunaan L-EditTM akan dimulai dari pengetahuan tentang file-file pada L-EditTM, cara menginstall, dan cara-cara penggunaan tools yang ada pada L-EditTM. Perancangan IC analog yang akan dibahas disini dibatasi hanya pada komponenkomponen dasar, yaitu: NMOS, PMOS, BJT, resistor, dan kapasitor. Beberapa konfigurasi layout juga akan dibahas secara singkat. Untuk Pad tidak akan dibahas pada laporan kerja praktek ini, karena hal tersebut sudah berada diluar batas ruang lingkup EL-421.

I.4 Tujuan Penulisan Tujuan penulisan laporan kerja praktek ini adalah untuk memberikan pedoman penggunaan perangkat lunak L-EditTM sehingga dapat memudahkan mahasiswa dalam mengikuti mata kuliah EL-421. Disampimg itu diharapkan juga laporan ini berguna untuk memberikan wawasan tentang perancangan IC analog. Dengan demikian diharapkan laporan ini dapat dijadikan materi pendukung mata kuliah EL-421 dan meningkatkan pengetahuan mahasiswa mengenai L-EditTM.

I.5 Sistematika Penulisan Sistematika penulisan yang digunakan oleh penulis adalah sebagai berikut : BAB I

: PENDAHULUAN Berisi latar belakang, rumusan masalah. Batasan masalah, tujuan penulisan dan sistematika penulisan. 8

BAB II

: BERKENALAN DENGAN L-EditTM Berisi cara instalasi, penjelasan direktori-direktori yang ada dalam L-EditTM.

BAB III

: MENGGUNAKAN L-EditTM Berisi penjelasan tentang environment L-EditTM secara lengkap.

BAB IV

: MELAYOUT DENGAN L-EditTM Berisi penjelasan navigasi, cara menggambar, emergency abort, dan manajemen memori.

BAB V

: DASAR – DASAR MENGEDIT OBYEK Berisi pemilihan objek, pemindahan objek, meng-kopi objek, mengubah ukuran objek, meng-cut objek, dan perintahperintah arrange.

BAB VI

: FITUR - FITUR TAMBAHAN Berisi Design Rule Check, Circuit Extractor, Cross-Sectional Viewer.

BAB VII

: MASK DAN TEKNOLOGI PADA L-EditTM Berisi default teknologi, gambar layout, dan cara mengubah teknologi.

BAB VIII

: MELAYOUT KOMPONEN Berisi cara melayout MOS, BJT, kapasitor dan resistor beserta design rule-nya. 9

BAB IX

: CONTOH KASUS Berisi langkah – langkah perancangan IC analog dengan menggunakan L-EditTM.

BAB X

: KESIMPULAN Berisi kesimpulan langkah – langkah perancangan IC analog dengan menggunakan L-Edit TM

10

BAB II BERKENALAN DENGAN L-Edit TM

Selamat datang di L-EditTM student version. Pada bab ini akan dikenalkan program LEditTM mulai dari bagaimana cara menginstal, bagaimana cara menggunakan, dan apa saja yang dapat dilakukan dengan L-EditTM.

II.1 Pendahuluan L-EditTM adalah editor layout IC analog, yang memiliki semua perangkat yang diperlukan untuk mendesain IC analog dengan tingkat kompleksitas yang beragam. Desain layout IC analog dengan menggunakan L-EditTM bersifat full custom, yang artinya semua proses penggambaran layout dilakukan oleh user secara manual. LEditTM student version memiliki hampir semua tools yang ada pada L-EditTM full version, termasuk design rule checker(DRC), dan cross-sectional viewer yang memungkinkan kita untuk melihat layer-layer pada chip IC analog.

II.1.1 System Requirements Untuk menginstall dan menggunakan L-EditTM student version, sistem minimal yang dimiliki harus memenuhi spesifikasi sebagai berikut : •

Komputer berbasis MS-DOS, dengan RAM minimal 640K dan sebuah floppy disk drive 3,5’. L-EditTM dapat berfungsi pada semua jenis operating sistem berbasis DOS dan NTFS (Win 311, win 95, win 98, win 98SE, win ME, win 2000, win NT, dan win XP).

•

Graphic card EGA 256K RAM

•

Mouse

11

Perkembangan hardware komputer sekarang ini sudah sedemikian pesat. Dengan demikian diyakini bahwa tidak akan ada lagi masalah terhadap keterbatasan hardware komputer .

II.1.2 Keterbatasan Student Version Walaupun L-EditTM student version memiliki hampir semua tools yang dimiliki oleh L-EditTM Full Version, namun tetaplah memiliki keterbatasan, yaitu : •

Penggunaaan Memory(RAM) terbatas sampai 640 K saja, sedangkan pada full version penggunaan memory tidak dibatasi. Hal ini berimplikasi pada ukuran file desain yang dihasilkan hanya berkisar antara 50 – 60 K.

•

File hanya dapat disimpan dalam bentuk .tdb(tanner data base), walaupun demikian hal ini tidak berpengaruh pada saat printing, plotting, atau editing.

•

Student version tidak dapat membaca file dengan format CIF, atau GDS II. Dengan demikian file desain IC yang menggunakan student version tidak dapat langsung dikirimkan ke foundry untuk di produksi. Kita memerlukan L-EditTM Full version untuk mengkonversikan format .tdb ke .cif atau .gds.

•

Student version didesain untuk menghasilkan grafik dengan kualitas resolusi EGA, sedangkan pada full version dapat dihasilkan grafik berkualitas VGA atau SVGA.

Keterbatasan dari sudent vesion ini tidaklah mempengaruhi kinerja software. Satu hal yang perlu diperhatikan adalah keterbatasan penggunaan memory(RAM). Kami merekomendasikan anda untuk tidak menggunakan program lain selagi menggunakan L-EditTM. Bila batas maksimum penggunaan memory dilewati, maka sebagian atau seluruh desain anda dapat hilang.

12

II.2 Meng-install L-EditTM Meng-install L-EditTM adalah hal yang sangat mudah. Anda hanya tinggal mengkopinya dari floppy disk ke hard disk anda, terserah ke drive mana saja, tidak harus di drive c. II.2.1 File – File dalam L-EditTM File-file yang ada dalam L-EditTM adalah : ledit.exe ledit.tdb morbn20.ext morbn20.xst example.tdb xsect.tdb xsect.xst scna.spc Progam utamanya adalah ledit.exe. Tiap kali program ini dijalankan, maka ledit.tdb akan di-load sebagai file teknologi dasar yang digunakan. Kedua file ini harus selalu ada ketika kita akan mulai menggunakan L-EditTM. Sebagai tambahan dari kedelapan file diatas, maka turut disertakan enam subdirektori dalam L-EditTM, yaitu : XSECT – Cross-Section Viewer data files; EXTRACT – Data files for Circuit Extractor; SAMPLES – Misdellaneous sample drwings; PRTSETUP – Alternate drawing background screens; TECH – CMOS technology files; MUMPS – Micromechanical technology files.

13

BAB III MNGGUNAKAN L-Edit TM

III.1 Lingkungan Kerja L-EditTM Untuk memulai menggunakan L-EditTM, anda tinggal men-double click file ledit.exe. Kemudian akan muncul layar seperti ini :

Mari kita bahas satu persatu istilah-istilah dalam gambar tersebut. •

Menu Bar

Menu bar adalah daerah paling atas dari layar L-EditTM. Menu bar berisi semua fitur operasi pada L-EditTM.Untuk melihat perintah-perintah yang berada di dalamnya, anda tinggal men-click kategori-kategori yang tersedia. Cara penggunaannya sama persis dengan penggunaan Microsoft Windows, jadi anda pasti tidak akan mengalami masalah dalam penggunaannya.

14

Adapun menu-menu yang tersedia pada menu bar ini akan dibahas satu persatu secara detail pada akhir bagian ini. •

Mouse Button

Mouse Button digunakan sebagai alat dasar untuk menggambar, dan juga sebagai divais pengontrol. L-EditTM pada dasarnya akan mengasumsikan bahwa mouse yang digunakan adalah 3-button mouse. Jika anda menggunakan 2-button mouse, maka anda tinggal menekan tombol Alt-Key sembari klik kiri mouse anda. L-EditTM akan menampilkan mouse button untuk 2-button mouse, seperti yang anda lihat pada gambar. •

Work Area

Work area adalah daerah atau tempat kita untuk menggambar layout IC. Untuk menyesuaikan daerah penglihatan yang cocok sesuai dengan keinginan anda, anda dapat melakukan zoom in dan zoom out. Zoom in menggunakan tombol ”-“, sedangkan zoom out menggunakan tombol ”+”. •

Locator

Locator terletak di atas sudut kanan layar L-EditTM, didefinisikan dengan sepasang angka koordinat (x,y). Locator menunjukkan dimana letak mouse yang sedang berada pada work area. •

File Name

File name menampilkan nama file yang sedang aktif anda kerjakan. Sebuah file akan memiliki nama setelah anda menyimpannya dan memberikan nama (Hal yang sudah biasa untuk semua aplikasi windows) •

Cell Name

Sebuah cell adalah blok dasar dari sebuah VLSI. Contoh : sebuah paralel adder dapat dibuat dengan menggabungkan beberapa full adder yang dihubungkan secara paralel. Sebuah file dapat berisi banyak cell, cell name menunjukkan nama dari blok yang sedang anda kerjakan. Penggunaan cell sangat berguna untuk desain yang sangat besar.

15

•

Layer Name

Sebuah IC terdiri dari banyak layer material, seperti polysilicon, metal, dll. Layer name menunjukkan layer apa yang anda pilih untuk digambar.Layer-layer ini ditentukan oleh file ledit.tdb . •

Layer Palette

Layer palette membantu anda untuk menggambarkan pola-pola layer yang anda inginkan. Anda tinggal memilih pola mana yang anda inginkan dengan meng-klik kiri salah satunya dan kemudian anda dapat mulai menggambar layout.

III.2 Pembahasan Secara Detail Menu Bar Pilihan – pilihan yang tersedia pada menu bar ini adalah : File, Edit, View, Cell, Arrange, Setup, dan Special. Mari kita bahas satu per satu pilihan-pilihan itu secara detail. III.2.1 File Pada File kita dapat menemukan sekumpulan perintah yang memungkinkan kita melakukan akses ke operasi file. Perhatikan file menu window di bawah ini :

Sekarang mari kita bahas perintah-perintah di atas satu-persatu. •

New

Perintah ini untuk membuat file baru . Ketika anda menjalankan perintah ini, maka anda akan mendapatkan suatu box dialog dan anda akan diminta untuk mengisikan

16

nama file baru tersebut. Setelah memberi nama file baru tersebut, klik OK. Anda juga dapat melakukan perintah ini dengan cara menekan Ctrl dan N secara bersamaan (^N). •

Open

Perintah ini untuk membuka suatu file. Ingat bahwa file yang dapat dibuka hanyalah file berekstensi .tdb. Anda dapat membuka file yang berasal dari harddisk atau dari floppy disk. Jika file yang ingin anda buka berada dalam folder L-EditTM, maka anda tinggal ketikkan nama file tersebut. Tetapi jika file yang akan anda buka tidak berasal dari folder L-EditTM, maka anda perlu mengisikan path-nya . Contoh : A:\Proyek1.tdb Cara lain untuk melakukan perintah ini adalah dengan ^O. •

Save

Perintah ini untuk menyimpan hasil desain layout anda. File yang tersimpan akan selalu berekstensi .tdb. Anda akan diminta untuk memberikan nama pada file yang akan disimpan, setelah itu klik OK. Cara lain untuk melakukan perintah ini adalah dengan ^S •

Save As

Perintah ini digunakan jika anda ingin mengedit suatu desain layout, tanpa anda kehilangan desain layout yang asli. File yang ingin anda edit tersebut terlebih dahulu harus disimpan dengan nama lain, beru kemudian anda edit. •

Close

Perintah ini digunakan jika anda ingin keluar dari file L-EditTM yang sedang anda kerjakan.. Anda terlebih dahulu akan ditanya apakah anda hendak menyimpan hasil desain anda sebelumnya sebelum menutup file tersebut. Pilihan terserah pada anda, apakan file ingin disimpan, atau dibiarkan begitu saja. Cara alternatif untuk melakukan perintah ini adalah dengan ^W

17

•

Replace Setup

Perintah ini memungkinkan anda untuk mengubah informasi file yang sedang aktif dengan informasi data file yang lain. Ketika menjalankan perintah ini anda akan diminta untuk mengisikan informasi pada parameter setup yang baru. •

Info

Perintah ini akan memberikan informasi mengenai file yang sedang aktif. Informasi tersebut dapat berupa nama file, pembuat file, tanggal pembuatan file, tanggal terakhir pengeditan file, messages, dan nomor versi. Perintah ini juga berguna untuk mengunci(lock) file. File yang terkunci hanya dapat dilihat atau dikopi, tetapi tidak dapat diubah. •

Choose Printer

Perintah ini berguna untuk memilih printer yang akan digunakan untuk mencetak file layout desain •

Page Setup

Perintah ini berguna untuk menentukan lebar halaman layout dan kualitas hasil cetakan ketika file layout desain akan di cetak dengan printer. •

Print/Plot

Perintah ini akan menginisiasi file untuk proses pencetakan. Ada banyak pilihan seperti page scaling, print range, dan number of copies yang harus anda tentukan. •

Push to DOS

Perintah ini akan mengeluarkan kita sementara waktu dari L-EditTM

ke DOS .

Perintah ini akan menggunakan memory sebanyak 200K. Untuk kembali lagi ke LEditTM, anda tinggal mengetikkan EXIT pada DOS prompt. •

Quit

Perintah ini akan mengeluarkan anda dari L-EditTM. Cara lain untuk melakukan perintah ini adalah dengan ^Q

18

III.2.2 Edit Perintah –perintah edit berguna untuk melakukan manipulasi object pada layout. Di bawah ini adalah edit menu window

•

Undo

Perintah ini akan mengembalikan pekerjaan anda pada kondisi asli sebelum mengalami edit. Perintah ini hanya dapat membatalkan perintah-perintah yang berhubungan langsung dengan object seperti: copy, move, flip, rotate, dll. Cara termudah untuk melakukan undo adalah dengan mekan tombol ^Z. •

Cut

Perintah ini sama dengan move, yang berarti akan memindahkan object dari suatu tempat ke tempat lain. Sebelum anda menggunakan perintah ini, tentunya anda harus memilih terlebih dahulu object apa yang akan di-cut. Cara termudah melakukan hal ini adalah dengan tombol ^X •

Copy

Perintah ini akan meng-kopi object dari suatu tempat untuk kemudian ditempatkan di tempat lain. Saya tidak tahu apa terjemahan bahasa indonesia yang tepat untuk kata

19

copy, jadi sebaiknya digunakan kata kopi saja (tentunya ini bukan kopi untuk di minum,lho). •

Paste

Setelah anda melakukan cut atau copy, tentunya anda harus melakukan paste. Paste ini berarti akan meletakkan object yang telah di-cut atau di-copi. Cara termudah untuk melakukan paste adalah dengan ^V. •

Clear

Perintah ini akan menghilangkan object yang anda pilih. Cara alternatif untuk melakukan perintah ini adalah dengan ^B. •

Duplicate

Berbeda halnya dengan perintah copy, pada perintah duplicate ini akan dihasilkan duplikat object yang anda pilh secara langsung. Anda tidak perlu melakukan perintah paste setelah melakukan perintah ini. Duplicate juga dapat dilakukan dengan menekan tombol ^D •

Select All

Perintah ini adalah untuk memilih semua object yang ada pada work area. Dengan mengetik tombol ^A , maka anda dengan mudah telah melakukan perintah ini. •

Unselect All

Perintah ini adalah kebalikan dari perintah Select All. Untuk melakukannya anda cukup menekan tombol Alt-A secara bersamaan. •

Find Object

Perintah ini berguna untuk mencari sebuah tipe object dari layer yang diberikan. Anda akan mendapatkan sebuah dialog box yang akan menuntun anda memilih satu dari tiga tipe, yaitu: object, port, atau instance. Hanya satu layer yang dapat dicari pada suatu waktu. •

Find Next object

Perintah ini adalah kelanjutan dari perintah Find Next.

20

•

Edit Object

Perintah ini adalah untuk melakukan edit pada object, menggunakan text. Yang termasuk pada perintah ini adalah informasi seperti posisi object, koordinat layer, tipe data, dan lain-lain. •

Group

Perintah ini akan membuat cell baru berisi object yang dipilih dalam cell yang sedang aktif. •

Ungroup

Perintah ini adalah kebalikan dari group.

III.2.3 View Perintah-perintah view berguna untuk menentukan environtment dari work area. Menu view adalah seperti berikut ini :

•

Show/hide All Insides

Perintah Show All Insides ini akan menampilkan secara detail semua bagian cell pada layout. Perintah ini dapat diakifkan ketika bagian detail dari cell tidak ditampilkan. Kebalikan dari perintah ini adalah Hide All Insides.

21

•

Show/Hide Insides

Sama seperti pada perintah Show/Hide All Insides, perintah ini akan menampilkan atau menyembunyikan bagian detail dari suatu cell. Letak perbedaannya adalah pada perintah ini yang akan ditampilkan detailnya adalah hanya object yang dipilih, jadi bukan semuanya. •

Cell outline/Icon View

Dengan perintah ini kita dapat menampilkan cell dengan menggunakan informasi yang tergambar pada icon layer. Sebagai contoh : sebuah cell inverter dapat di deskripsikan dengan menggunakan logic symbol ekivalen pada icon layer. Perintah ini berguna untuk mengurutkan aliran logic dari sebuah rangkaian. •

Hide/Show Arrays

Perintah ini akan menyembunyikan array yang ada pada suatu cell. •

Hide/Show ports

Perintah ini akan menampilkan atau menyembunyikan lokasi port dari cell yang sedang di-edit. •

Hide/Show Location

Perintah ini akan menampilkan atau menyembunyikan lokasi koordinat dari mouse pada sudut kanan atas layar L-EditTM. •

Hide/Show Grid

Perintah ini akan menampilkan atau menyembuntikan grid pada work area. Grid adalah titik-titik koordinat pada work area. Grid sangat berguna untuk penentuan luas dari suatu layer. •

Home View

Perintah ini secara otomatis akan melakukan skala dan reposisi pada layout, sehingga seluruh object dapat dilihat pada layar monitor. •

Excange View

Mengubah tampilan yang aktif menjadi tampilan sebelumnya.

22

•

Mouse Zoom

Perintah ini akan membuat mouse anda dapat digunakan untuk melakukan zoom atau pan. •

Zoom In

Perintah ini akan membesarkan tampilan pada work area dengan faktor 2 •

Zoom Out

Perintah ini akan mengecilkan tampilan pada work area dengan faktor 2 •

Zoom Selection

Perintah ini akan melakukan zoom pada object tertentu sesuai yang anda pilih. •

Pan Left/Right/Up/Down

Perintah ini akan menggeser window L-EditTM ke kiri, kanan, atas, atau bawah.

III.2.4 Cell Cell adalah bagian terkecil dari suatu rangkaian, yang dapat digunakan pada bagian lain. Penggunaan cell akan sangat bermanfaaat jika kita akan melakukan suatu desain yang besar. Menu window dari Cell adalah seperti di bawah ini :

•

Info

Perintah ini akan menampilkan informasi dari cell yang sedang aktif. Informasi tersebut dapat berupa nama file, nama pembuat, tanggal pembuatan, dll. Cell dapat juga di lock dengan perintah ini. Suatu cell yang di lock hanya akan dapat dilihat dan di kopi, tetapi tidak dapat di-edit. 23

•

New

Perintah ini akan membuat cell baru. Ketika menjalankan perintah ini, maka window cell yang sedang aktif akan ditutup, tetapi tetap ada dalam memory. •

Open

Perintah ini berguna untuk membuka file dari cell. Daftar dari cell yang ada akan ditampilkan, anda tinggal memilih cell mana yang akan dibuka. •

Revert Cell

Perintah ini akan mengembalikan bentuk cell seperti awal file cell ini dibuka. Segala perubahan yang dilakukan pada cell ini akan diabaikan. •

Close As

Perintah ini hampir sama dengan save as. Sebelum anda menutup file anda dapat memberi nama baru bagi file cell tersebut. •

Delete

Perintah ini akan menghapus suatu cell dari daftar cell. •

Rename

Perintah ini berguna jika anda ingin mengganti nama cell. •

Copy

Perintah ini akan membuat duplikat dari suatu cell secara detail. •

Fabricate

Perintah ini tidak digunakan, kecuali jika desain anda akan dikirimkan ke suatu foundry untuk di produksi. •

Flatten

Perintah ini akan membuat hirarki cell menjadi sejajar.

III.2.5 Arrange Perintah-perintah arrange digunakan untuk melakukan edit pada object. Menu window dari Arrange adalah seperti berikut ini:

24

•

Rotate

Perintah ini berguna untuk memutar object yang dipilih sebesar 900 berlawanan dengan arah jarum jam. •

Flip Horizontal/Vertical

Perintah ini akan mencerminkan object terhadap sumbu horizontal atau sumbu vertikal. •

Cut Horizontal/Vertical

Perintah ini akan membagi object terhadap sumbu horizontal atau sumbu vertikal. •

Merge Selection

Perintah ini akan menggabungkan layer-layer sejenis yang saling berpotongan menjadi satu buah layer saja

III.2.6 Setup Perintah – perintah setup memberikan informasi mengenai teknologi yang digunakan. Contohnya adalah sifat-sifat material, resistansi, kapasitansi, design rules, dan parameter-parameter yang lain. Menu window dari Setup adalah seperti berikut ini :

25

•

Palette

Perintah ini berguna untuk mengubah tampilan warna pada palette. Ada banyak pilihan warna, anda tinggal memilih salah satu diantaranya. •

Environtment

Environtment secara harfiah adalah lingkungan. Perintah ini berfungsi untuk mengubah environtment pada L-EditTM, seperti highlighting, warna foreground, warna background, dan fitur-fitur lain pada L-EditTM •

Layers

Perintah ini berguna untuk mengedit struktur layer dari file yang sedang aktif. Perintah ini juga dapat memungkinkan anda untuk mengatur bagaimana warna gabungan 2 layer atau lebih. Selain itu dengan perintah ini, kita dapat menentukan nilai resistansi, dan kapasitansi dari tiap layer. Hal ini berguna pada saat proses ekstraksi layout menjadi listing SPICE. •

Wires

Perintah ini berguna untuk menentukan lebar awal dari wire •

Derived Layers

Mendefinisikan layer-layer layout dengan menggunakan operasi Boolean.

26

•

Technology

Perintah ini memungkinkan kita untuk menggubah teknologi dan parameterparameter yang digunakan. Perintah ini berguna untuk memeriksa teknologi yang digunakan pada layout anda. •

Grid

Perintah ini berfuna untuk mengubah parameter grid dan untuk mengendalikan pergerakan pointer mouse. •

CIF

Perintah ini memungkinkan anda untuk memodifikasi layer teknologi sehingga sesuai dengan syntax CIF. Perintah ini tidak dapat dijalankan pada L-EditTM Student Version. •

GDS II

Perintah ini berguna untuk menentukan pembacaan informasi GDS II. Perintah ini tidak tersedia pada L-EditTM Student Version. •

SPR Block, Padframes, Pad Routes

Perintah - perintah ini digunakan pada router otomatis dalam L-EditTM Full Version. Dengan demikian perintah –perintah ini tidak dapat dijalankan pada L-EditTM Student Version.

III.2.7 Special Perintah-perintah yang ada pada menu special merupakan fitur-fitur khusus dalam LEditTM. Menu window dari Special adalah seperti berikut ini ;

27

•

Generate Layers

Perintah ini berguna untuk men-generate layer, dengan demikian perintah ini dapat digunakan untuk mendefinisikan physical layer dengan menggunakan efek dari dua mask atau lebih. •

Clear Gen’ed Layers

Perintah ini berguna untuk menghapus semua object pada layer. •

DRC

Perintah ini berguna untuk melakukan pemeriksaan design rule dari desain layout anda. Dengan menggunakan perintah ini dapat diketahui apakah desain layout anda melanggar design rule atau tidak. •

DRC Box

Perintah ini sama fungsinya dengan DRC. Perbedaannya adalah pada DRC Box kita dapat menentukan object mana yang akan di periksa design rulenya, jadi tidak semua object akan diperiksa, hanya object-object yang kita tentukan saja. •

Clear Error Layer

Jika desain layout kita memiliki kesalahan design rule, maka akan muncul tanda salah pada desain kita tersebut (berupa tanda silang yang besar). Untuk menghilangkan tanda error tersebut, maka digunakanlah perintah Clear Error layer. •

Place and Route

Perintah ini tidak tersedia pada L-EditTM Student Version.

28

•

Extract

Perintah ini berguna untuk melakukan ekstraksi desain layout menjadi listing SPICE. Hasil ekstraksi tersebut dapat anda simulasikan pada SPICE untuk mendapatkan perkiraan karakteristik dari rangkaian. •

Cross Section

Perintah ini berguna untuk melihat penampang melintang hasil desain layout anda. Dari sini kita dapat mengetahui bagaimana gambar permukaan penampang melintang dari desain. Anda tinggal menentukan daerah mana yang ingin dilihat penampang melintangnya.

29

BAB IV MELAYOUT DENGAN L-Edit TM

IV.1 Navigasi Perintah dasar navigasi adalah PAN dan ZOOM. Pan adalah perintah untuk menggeser layar work area. Perintah ini dapat dilakukan dengan tombol arah panah, seperti di bawah ini.

Sedangkan Perintah ZOOM adalah untuk medekatkan atau menjauhkan pandangan kita dari object. Perinta ini dapat dilakukan dengan tombol “+” atau “-“, seperti dibawah ini :

IV.2 Menggambar Dengan L-Edit TM Anda sekarang dapat mulai menggambar dengan menggunakan L-EditTM. Cobalah pertama kali menggunakan drawing tools yang ada. Ada enam drawing tools yang ada pada Tool palette, yaitu : •

Arrow : untuk memilih dan menunjuk objek

30

•

Rectangle : untuk menggambar objek berbentuk segi empat

•

Polygon : untuk menggambar polygon

•

Wire : untuk menggambar wire

•

Circle : untuk menggambar objek berbentuk lingkaran

•

Port : untuk mendefinisikan titik masukan sinyal dan untuk memberikan label text

Untuk menggunakan drawing tool diatas, anda tinggal memilih salah satu diantaranya, dan mulai menggambarkan pola yang anda inginkan. Untuk menggambarkan pola, anda harus meng-klik kiri dan kemudian tahan selama anda membentuk polanya. Berikut ini adalah contoh pola – pola menggunakan drawing tool diatas : Circle

Rectangle

Wire

31

Polygon

Pada saat menggambar port anda akan mendapatkan box diolog seperti dibawah ini. Anda tinggal mengisikan nama port yang diinginkan dan menentukan seberapa besar ukuran text-nya.

hasilnya adalah seperti berikut ini

Ada cara lain untuk memilih keenam drawing tools tersebut, yaitu dengan menggunakan tombol F1 – F6. Secara detail adalah sebagai berikut :

IV.3 Emergency Abort Segala operasi pada L-EditTM dapat dihentikan dengan perintah Control-Break.

Perintah ini hanya dilakukan pada saat genting saja. Ketika perintah ini di eksekusi, maka segala proses eksekusi program yang sedang berlangsung pada saat itu akan dihentikan. Yang harus diperhatikan adalah segala stuktur data internal yang sedang

32

dieksekusi akan dibiarkan tanpa disimpan begitu saja. Setelah anda melakukan perintah ini, disarankan untuk segera menyimpan pekerjaan anda, dan keluar dari LEditTM, kemudian anda dapat memulai menggunakan L-EditTM kembali dari awal.

IV.4 Memonitor Penggunaan memori Seperti yang sudah dikatakan pada awal bab ini bahwa untuk L-EditTM Student version ini penggunaan memori sangatlah dibatasi, yaitu hanya sampai 640 K. Sebuah desain yang kompeks dan sudah mulai menggunakan library cell yang besar akan memboroskan penggunaan memori. L-EditTM akan memberi peringatan jika pengguanaan memori sudah hampir melampai batas. Jangan abaikan peringatan ini, karena jika batas memori dilampaui maka anda dapat kehilangan sebagian, atau bahkan keseluruhan desain anda. Anda sangat dianjurkan untuk sering memonitor penggunaan memori, terlebih jika anda sedang mengerjakan sebuah disain yang besar. Untuk memonitor penggunaan memori, pilih status dari sudut kanan atas menu bar.

Kemudian akan muncul status windows seperti di bawah ini. Hal terpenting yang harus diperhatikan adalah pernyataan “Free Memory” pada baris terakhir. Pastikan bahwa anda masih memiliki banyak free memori pada saat melakukan desain.

33

Cara Alternatif untuk melakukan hal di atas adalah dengan menekan tombol F9. Berikut ini adalah box dialog yang menyatakan bahwa anda sudah melebihi batas penggunaan memori.

Anda akan diberikan dua pilihan, yaitu me-restart L-EditTM secara otomatis atau keluar dari L-EditTM terlebih dulu, baru kemudian mulai menggunakan L-EditTM kembali secar manual. Jika anda memilih restart, maka L-EditTM akan berusaha kembali ke tampilan awal . Tetapi pilihan ini sangat memakan memori, dan jika gagal anda akan mendapatkan pesan seperti di bawah ini

34

Jika anda mengalami hal seperti ini , sebaiknya anda segera menyimpan hasil pekerjaan dan keluar dari L-EditTM terlebih dahulu, baru kemudian memulai L-EditTM dari awal. Hal ini dikarenakan anda sudah tidak dapat melakukan operasi apapun pada L-EditTM. Apabila anda memilih Exit, maka anda akan kembali ke DOS atau windows dan mendapatkan pesan seperti di bawah ini :

IV.5 Menyimpan Hasil Desain Hal penting lain yang harus anda lakukan adalah menyimpan hasil desain anda secara teratur. Hal ini berguna untuk mengeliminasi kemungkinan-kemungkinan buruk yang tidak diinginkan ( kehilangan hasil desain anda karena tiba – tiba mati lampu atau komputer hang sedangkan anda belum sempat untuk menyimpan hasil pekerjaan anda ). Untuk menyimpan hasil kerja anda, maka anda pilih File>save, atau File>Save As pada menu bar. Perhatikan ilustrasi di bawah ini.

35

Setelah itu anda akan mendapatkan diaolg box seperti dibawah ini. Anda tinggal mengisikan nama file sesuai dengan keinginan anda. Pada contoh di bawah ini file diberi nama Proyek-1.

36

BAB V DASAR - DASAR MENGEDIT OBYEK

V.1 Pemilihan Obyek

Untuk memilih layer yang akan digambar, anda tinggal memilih salah satu layer pada layer palette windows, lalu klik kiri layer tersebut. Sebagai contoh, pada gambar diatas, layer yang dipilih adalah poly. Untuk mendapatkan layer – layer lainnya, anda tinggal klik kiri tanda panah yang berada di bawah layer palette windows tersebut. Setelah anda memilih layer, anda dapat mulai menggambar. Perhatikan contoh di bawah ini

37

Gambar diatas adalah sebuah NMOS. Untuk menggambarkannya, pertama anda pilih anda pilih active layer(warna hijau), kemudian gambarkan sebuah segiempat. Setelah itu, anda pilih poly layer(warna merah), dan gambarkan sebuah segiempat di tengahtengah active layer. Setelah itu anda pilih active contact layer(warna hitam) dan gambarkan segiempat berukuran 2x2 di sekitar poly layer, tetapi masih di dalam active layer. Kemudian anda pilih metal layer, kemudian gambarkan segiempat hingga menutupi active-contact. Dan yang terakhir anda pilih N-Select dan gambarkan segiempat hingga melingkupi gambar MOS tersebut. Urutan-urutan diatas tidaklah baku, anda dapat saja memulainya dengan menggambarkan N-Select terlebih dulu, baru kemudian active-layer dan seterusnya. Untuk menggambarkan divais(MOS, resistor, capasitor,dll) tidaklah sembarangan. Ada aturan-aturan main yang harus ditaati. Hal itu tidak akan dibahas pada bab ini, yang terpenting adalah anda dapat mulai menggunakan L-Edit. Aturan-aturan tersebut akan dibahas secara mendetail pada bagian Design Rules.

V.2 Memindahkan Obyek Untuk memindahkan obyek yang sudah digambarkan, maka anda beberapa cara yang dilakukan. Cara yang termudah adalah dengan menggunakan mouse. Misalkan anda ingin memindahkan active layer pada gambar contoh diatas. Yang pertama anda lakukan adalah memilih active layer, dengan cara klik kanan active layer tersebut. Setelah itu tekan dan tahan tombol Alt. Bersamaan dengan itu klik kiri dan tahan pada active layer tersebut, kemudian drag active layer tersebut ke daerah yang anda tuju. Setelah sampai di daerah yang dituju, maka drop(lepaskan klik kiri, Ctrl , dan Alt). Perhatikan bahwa daerah yang anda klik kiri adalah bagian tengahnya, bukan bagian tepinya. Agar lebih jelasnya silakan perhatikan ilustrasi di bawah ini

38

Apabila anda ingin memindahkan obyek secara keseluruhan/ semua layer pada gambar, maka anda dapat melakukannya dengan cara klik kanan dan blok seluruh layer, kemudian cara selanjutnya sama dengan diatas. Perhatikan ilustrasi berikut ini:

39

hasilnya adalah seperti pada gambar (d).

V.3 Meng- kopi Obyek Untuk melakukan kopi obyek, cara yang termudah adalah menggunakan mouse. Misalkan anda ingin meng-kopi layer poly pada gambar NMOS. Langkah pertama yang anda lakukan adalah memilih poly layer dengan klik kanan. Langkah kedua adalah tekan dan tahan tombol Ctrl, dan klik kiri secara bersamaan. Kemudian drag/ tarik ke daerah yang dituju. Yang terakhir adalah drop/lepaskan klik kiri dan tombol Ctrl pada daerah tujuan tersebut, dan poly layer sudah ter-kopi. Agar lebih jelasnya perhatikan ilustrasi di bawah ini.

40

Untuk meng-kopi seluruh obyek, maka dapat dilakukan dengan memblok seluruh obyek terlebih dahulu, langkah selanjutnya adalah sama dengan diatas. Perhatikan ilustrasi di bawah ini

Hasilnya adalah seperti pada gambar (d).

41

Ada cara lain untuk melakukan kopi obyek, yaitu : V.3.1 Dengan menggunakan perintah kopi (Ctrl+C) Caranya adalah ,pertama anda pilih obyek yang akan anda kopi(baik hanya 1 layer atau seluruh obyek). Langkah yang kedua adalah pilih menu Edit > copy. Langkah yang terakhir adalah paste. Paste dapat dilakukan dengan cara Ctrl+V atau dengan memilih menu Edit > paste.

V.3.2 Menggunakan perintah duplicate(Ctrl+D) Langkah pertama adalah dengan memilih obyek yang akan di kopi. Langkah yang kedua adalah dengan tekan perintah Ctrl+D, atau dapat juga dari menu Edit > Duplicate. Dengan demikian obyek langsung ter-kopi, anda tinggal memindahkannya ke daerah yang diinginkan.

V.4 Mengubah ukuran obyek Untuk mengubah ukuran (membesarkan atau mengecilkan) obyek, cara yang termudah adalah dengan menggunakan mouse. Misalkan kita ingin membesarkan ukuran dari active layer. Langkah pertama yang dilakukan adalah memilih active layer yang akan diubah ukurannya. Langkah kedua adalah tekan dan tahan tombol Alt

42

dan klik kiri bagian tepi dari active layer tersebut. Ingat yang di klik kiri adalah bagian tepi dari layer. Kemudian drag sampai ukuran acrive layer tersebut sesuai dengan keinginan anda. Agar lebih jelasnya perhatikan ilustrasi di bawah ini :

V.5 Meng-Cut Obyek Untuk melakukan cut pada obyek, langkah pertama adalah memilih obyek yang akan di-cut. Setelah itu anda lakukan perintah ^C, atau dapat juga dari menu Edit>cut. Dan langkah yang terakhir adalah paste. Paste dapat dilakukan dengan cara ^V atau dengan memilih menu Edit > paste.

43

V.6 Perintah- perintah Arrange Perintah-perintah arrange merupakan perintah-perintah yang berguna untuk mengubah orientasi obyek. Adapun perintah-perintah arrange tersebut adalah : V.6.1 Rotate Perintah rotate akan memutar obyek sebesar 900 berlawanan dengan arah putaran jarum jam. Cara melakukannya adalah dengan memilih menu Arrange>Rotate, atau hanya dengan cara menekan tombol R. Tentunya sebelum itu kita sudah memilih obyek mana yang akan di putar.

V.6.2 Flip Horizontal/Flip Vertical Perintah flip ini akan mencerminkan obyek terhadap sumbu x atau sumbu y. Flip horizontal akan mencerminkan obyek terhadap sumbu y, sedangkan flip vertical akan mencerminkan obyek terhadap sumbu x. Cara melakukannya adalah dengan memilih

44

menu Arrange>Flip horizontal, atau Arrange>Flip vertical. Agar lebih jelasnya perhatikan ilustrasi berikut ini :

V.6.3 Cut Vertical/ Cut Horizontal Perintah ini berfungsi untuk membagi obyek sesuai dengan sumbu yang ditunjukkan oleh mouse. V.6.4 Merge Selections Perintah ini berfungsi untuk menggabungkan obyek yang berpotongan pada layer yang sama menjadi satu obyek. Agar lebih jelasnya perhatikan ilustrasi di bawah ini:

45

Perhatikan sebelum di-merge pada gambar asli memiliki 2 potong active layer,dan 9 potong metal yang saling berpotongan, serta 2 poly, dan 12 active contact yang tidak berpotongan. Setelah di merge gambar hanya memiliki 1 active layer, 1 metal, sedangkan poly dan active contact tidak di merge karena mereka tidak berpotongan.

46

BAB VI FITUR - FITUR TAMBAHAN

Fitur –fitur ini akan membawa anda pada suasana desain CMOS yang sebenarnya. Fitur-Fitur ini dapat anda temukan pada menu bar dengan cara-cara yang standar. Adapun fitur-fitur tersebut adalah : VI.1 Design Rule Checker Setelah anda selesai mendesain sebuah rangkaian CMOS, maka langkah selanjutnya adalah memeriksa apakah desain anda sudah sesuai dengan Design Rule. Langkah ini dilakukan dengan Design Rule Checker(DRC). Untuk melakukannya maka caranya adalah sebagai berikut : Dari menu bar pilih Special>DRC

Setelah itu anda aka mendapatkan dialog box seperti di bawah ini

47

Ada tiga pilihan peletakan kesalahan pada DRC, yaitu : •

Place Error Ports : menginformasikan error pada ports

•

Place Error Objects : menginformasikan kesalahan pada object

•

Write DRC Errors : menuliskan di mana letak kesalahan desain kita, dan apa jenis kesalahannya. File data error ini berekstensi .DRC, yang dapat anda temukan pada folder L-Edit , dan dapat anda buka menggunakan aplikasi notepad. Anda juga perlu memberi nama file data error yang akan dihasilkan. Pada gambar diatas, file data error yang dihasilkan akan diberi nama Proyek1.DRC

Setelah memberi nama file data error, maka anda tekan OK, dan proses design rule checker akan dimulai. Pada saat pemeriksaan/pengecekan design rule, anda akan mendapatkan box tanda bahwa proses pengecekan sedang berlangsung seperti di bawah ini

pada gambar diatas yang sedang di-check adalah bagian N diffusion. Setelah proses pengecekan design rule selesai, maka akan muncul box informasi yang menginformasikan berapa kesalahan kita, dan apa saja kesalahan kita. Apabila desain kita memenuhi semua design rule yang ditentukan, maka informasi yang muncul adalah o errors seperti di bawah ini

Tetapi jika desain kita memiliki kesalahan, maka lain lagi yang muncul. Misalkan anda menggambar layout sebuah NMOS yang kaki saurcenya disambungkan ke kaki drain dari sebuah PMOS seperti dibawah ini.

48

Setelah selesai mendesain, maka anda lakuan Design Rule Checker. Karena desain anda mengandung kesalahan, maka yang dihasilkan adalah seperti di bawah ini

Dari gambar diatas didapatkan bahwa ada 1 kesalahan pada desain anda. Perhatikan bahwa pada desain anda nampak suatu coretan. Coretan ini berguna untuk

49

menunjukkan letak kesalahan kita dan membantu anda untuk melakukan koreksi atau perbaikan pada desain. Untuk mengetahui jenis error pada desain anda, cara yang termudah adalah dengan meng-klik kanan coretan tanda error tersebut. Perhatikan contoh di bawah ini.

Pada folder L-Edit anda akan terdapat file data error berekstensi .DRC yang berisi tentang letak koordinat kesalahan dan jenis kesalahannya. Dengan bantuan file ini anda dapat melakuakan perbaikan atau koreksi pada gambar desain. Berikut ini adalah file data error dari gambar desain diatas :

Nampak bahwa kesalahan yang terjadi adalah pada gate(poly layer) yang seharusnya besarnya adalah dua lambda. Angka koordinat di belakang adalah menunjukkan pada koordinat berapa terjadi error tersebut. Pada L-Edit dapat kita lihat pada locator, yaitu di pojok kanan atas dari menu bar. Perhatikan gambar di bawah ini

50

Yang perlu anda lakukan setelah ini adalah melakukan koreksi atau perbaikan pada gambar desain anda berdasarkan informasi error pada file ini sampai desain anda tidak memiliki error lagi (0 errors). Ketika anda ingin memperbaiki kesalahan –kesalahan tersebut, dan anda merasa terganggu dengan kehadiran tanda error tersebut sehingga anda ingin tanda error tersebut hilang, maka anda dapat menggunakan perintah clear error layer dari menu special, seperti di berikut ini

51

Dengan demikian layout desain anda akan bersih seperti sedia kala, dan anda dapat melakukan koreksi tanpa gangguan tanda error tersebut.

VI.2 Circuit Extractor Setelah anda selesai melakukan DRC, maka langkah selanjutnya adalah membuat hasil ekstraksi layout. Hal ini dapat dilakukan dengan cara : Pilih dari menu bar Special>Extract

Kemudian akan muncul dialog box seperti di bawah ini

Isikan nama file teknologi ekstraksi(morbn20.ext), dan hasil ekstraksi SPICE-nya sesuai dengan keinginan anda(pada contoh diatas namanya proyek-1.spc). Pada bagian bawah anda memiliki dua pilihan, yaitu :

52

•

Write Node Names : akan menuliskan nama titik-titik (nodes) pada rangkaian

•

Write Node Capacitances : akan menuliskan besarnya kapasitansi pada rangkaian.

Hasil ekstraksi adalah file berekstensi .SPC dan dapat anda temukan pada folder LEdit . Berikut ini adalah sebuah contoh file extraksi spice dari layout desain di atas.

VI.3 Cross-Sectional Viewer Fitur ini memungkinkan anda utuk melihat penampang melintang dari desain layout rangkaian anda. Cara untuk melakukan hal ini adalah sangat mudah, yaitu : Pilih Special>Cross Section.

53

Kemudian muncul box dialog seperti berikut ini:

L-Edit secara deafult akan memasukkan Process Definition File: morbn20.xst. Sebenarnya ada banyak Process Definisiton File, seperti: mhp_n12.xst, morbp20.xst , dan lain-lain. Satu hal yang perlu anda perhatikan disini adalah File Description file yang anda pilih haruslah sesuai dengan teknologi yang digunakan L-Edit. Pada L-Edit ini digunakan teknologi SCNA, dengan demikian Process Defiition File yang sesuai adalah morbn20.xst. Kemudian anda klik OK, dan anda pilih daerah mana yang ingin dilihat secara crossectional. Hasilnya adalah seperti berikut ini :

Gambar sebelah kiri adalah gambaran penampang melintang dari sebuah NMOS, Kemudian gambar sebelah kanan adalah penampang melintang dari sebuah NMOS

54

dan PMOS dengan source dari NMOS dihubungkan dengan drain dari PMOS. Perhatikan bahwa garis melintang warna merah pada layout adalah letak potongan dimana kita akan melihat penampang melintangnya Apabila anda ingin menggunakan file teknologi selain morbn20, maka pada saat pertama kali akan mulai menggambar desain, anda harus membuka file teknologi tersebut. Baru kemudian anda mulai menggambar desain layout. Perhatikanlah ilustrasi di bawah ini : Misalkan anda ingin menggunakan file teknologi mhp_n12, maka langkah pertama adalah membuka file teknologi tersebut

Setelah itu anda gambarkan layout desain. Pada saat akan melakukan DRC, ekstraksi, dan cross sectional viewer anda harus mengisikan file teknologinya mph_n12.

55

BAB VII MASK DAN TEKNOLOGI YANG ADA DI L-Edit TM

Setiap layer dalam fabrikasi IC membutuhkan mask yang berbeda yang mentukan bentuk geometris dari layer tersebut. Tiap layer mask harus dibedakan dari layer mask lainnya. L-EditTM membedakan setiap layer dengan menggunakan penamaan dan warna yang berbeda. VII.1 Default Teknologi Pertama kali kita me-run L-EditTM maka teknologi yang digunakan adalah teknologi SCNA (Scalable CMOS N-Well Analog). Di bawah ini adalah layer-layer yang digunakan dalam teknologi SCNA. Physical Layer

Nama

Warna

n-well Silicon nitride Polysilicon Layer 1 Polysilicon Layer 2 p+ Ion Implant n+ Ion Implant Contact cut to n+/p+ Metal 1 Metal 2 Via oxide cuts Pad contacts (overglass)

NWELL ACTIVE POLY1 POLY2 PSELECT NSELECT CONTACT TO ACTIVE METAL1 METAL2 VIA OVERGLASS

TAN Outline GREEN Filled RED Filled TAN Filled GREY Box BLUE Outline BLACK Filled BLUE Filled GREY Filled WHITE Filled PURPLE Crosshatch

VII.2 Gambar Layout Gambar layout merupakan “top view” dari layer-layer chip dengan tiap layernya berbeda warna. Dalam L-EditTM, untuk menggambar layout tidak perlu dilakukan berurutan seperti dalam urutan langkah dalam fabikasi sequence. Setiap layer bias

56

digambarkan kapan saja. Sebagai contoh, pembuatan gate dan daerah aktif sebuah NMOS membutuhkan 1. ACTIVE 2. NSELECT 3. POLY dalam urutan fabrikasinya.

Di L-EditTM, ketiganya dapat digambarkan dalam

berbagai urutan, bisa POLY dulu atau NSELECT dulu. Hal ini memudahkan kita dalam menggambar dan melakukan pengeditan yang bisa dilakukan secara langsung tanpa harus memulai dari awal lagi.

VII.3 Teknologi Lain dalam L-EditTM Seperti telah dinyatakan sebelumnya bahwa setiap kali kita me-launching program LEditTM ini untuk pertama kali maka teknologi yang dipakai adalah teknologi SCNA yang terdapat dalam file ledit.tdb dan morbn20.tdb. Namun pada dasarnya L-EditTM juga menyediakan teknologi-teknologi lain. Beberapa teknologi yang ada dalam LEditTM ini adalah sebagai berikut: MORBN20.TDB MORBP20.TDB MVTIN20.TDB ORBTN12.TDB ORBTN16.TDB ORBTN20.TDB

Teknologi proses MOSIS’s Orbit Semiconductor n-well 2.0 um. Teknologi=SCNA ,Lambda = 1.0 um. Teknologi proses MOSIS’s Orbit Semiconductor p-well 2.0 um. Teknologi=SCPE ,Lambda = 1.0 um. Teknologi proses MOSIS’s VLSI Technology n-well 2.0 um. Teknologi=SCN ,Lambda = 1.0 um. Teknologi proses Orbit Semiconductor n-well 1.2 um. Teknologi= N122P2M, rules = MOSIS_12. Teknologi proses Orbit Semiconductor n-well 1.6 um. Teknologi= N162P2M, rules =MOSIS_16 Teknologi proses Orbit Semiconductor n-well 2.0 um.

57

Teknologi= N202P2MNMPNBCCD, rules =MOSIS_16 ORBTP12.TDB Teknologi proses Orbit Semiconductor P-well 1.2 um. Teknologi= P122P2M, rules = MOSIS_12. ORBTP16.TDB Teknologi proses Orbit Semiconductor p-well 1.6 um. Teknologi= P162P2M, rules = MOSIS_16. ORBTP20.TDB Teknologi proses Orbit Semiconductor p-well 2.0 um. Teknologi= P202P2M, rules = MOSIS_20. MHP_N12.TDB Teknologi proses MOSIS’s Hewlett-Packard n-well 1.2 um. Teknologi= SCN dengan Lambda = 0.6 um MHP_N16.TDB Teknologi proses MOSIS’s Hewlett-Packard n-well 1.6 um. Teknologi= SCN dengan Lambda = 0.8 um File-file ini tersimpan dalam direktori TECH dalam L-EditTM disk. Untuk mengganti teknologi yang ingin digunakan, pilihlah menu Replace Setup dari File window pada menu bar,seperti ditunjukkan oleh gambar berikut ini :

Setelah itu, di layar monitor akan muncul tampilan selanjutnya seperti di bawah ini :

58

Isilah box/kotak “From Disk File” dengan file teknologi yang dikehendaki, misal MORBP20.TDB.

Setelah itu tekan ‘OK’, yang akan mengubah teknologi yang dipakai sekarang ini menjadi teknologi SCPE. Untuk me-load teknologi yang diinginkan secara otomatis maka tinggal mengkopy teknologi file yang dikehendaki ke dalam file ledit.tdb. Contoh perintahnya adalah sebagai berikut :

59

copy mhp_n12.tdb ledit.tdb akan mengubah default teknologi menjadi teknologi MOSIS HP n-well 1.2 micron. Jangan mengubah nama dari teknologi file yang ada dalam L-EditTM.

VII.4 Design Rules Design rules merupakan suatu set peraturan yang menyatakan dimensi/ukuran minimum dan jarak yang diperbolehkan dalam menggambar layout.

Hal ini

didapatkan dari batasan-batasan yang ditentukan oleh keterbatasan proses dan fisik. Mengabaikan design rules akan berakibat tidak dapat dilakukan proses fabrikasi. Dalam design rules ada istilah minimum linewidth yaitu ukuran/dimensi terkecil yang diperbolehkan dalam menggambar layout serta minimum spacing yaitu jarak terkecil yang diperbolehkan diantara sudut/tepi dua objek. Berikut ini adalah design rules untuk teknologi 2 um: Layer

Type of Rule

Value

POLY

Minimum width Minimum spacing Minimum width Minimum spacing Minimum width Minimum spacing Minimum width Minimum spacing Minimum width Minimum spacing

2 lambda 2 lambda 3 3 3 3 3 3 4 4

ACTIVE NSELECT METAL1 METAL2

Layer X

Minimum width

Minimum Spacing Layer X

60

Berikut ini adalah design rules untuk teknologi SCNA: 1.0 NWELL 1.1 Minimum Width 1.3 Minimum Spacing 2.0 ACTIVE (N+, P+) 2.1 Minimum Width 2.2 Minimum Spacing 2.3 Drain/source Active to NWELL 2.3.1 P+ ACTIVE to NWELL 2.3.2 N+ ACTIVE to NWELL 2.4 CONTACT to NWELL EDGE 2.4.1 P+ in SUB to NWELL 2.4.2 N+ IN WELL to NWELL

10 6 3 3 5 5 3 3

3.0 POLY 3.1 Minimum Width 2 3.2 Minimum Spacing 2 3.3 Gate Extension out of ACTIVE 2 3.4 Extension (MOSFET) 3.4.1 NMOSFET Drain/Source 3 3.4.2 PMOSFET Drain/Source 3 3.5 POLY to ACTIVE Spacing 1 4.0 NSELECT and PSELECT 4.1 ACTIVE – SELECT Spacing 4.1.1 ACTIVE in SELECT 2 4.1.2 ACTIVE in SELECT to ACTIVE in next SELECT 2 4.2 Minimum Dimensions 4.2.1 NSELECT Minimum Width 2 4.2.2 PSELECT Minimum Width 2 4.2.3 NSELECT Minimum Space 2 4.2.4 PSELECT Minimum Space 2 4.3 PSELECT overlap of NSELECT 0 5.0 POLY CONTACT 5.1 Exact Size 2x2 5.2 Field Poly overlap of POLY CONTACT 2 5.3 Spacing 2 6.0 ACTIVE CONTACT 6.1 Exact Size 2x2 6.2 ACTIVE overlap of ACTIVE 61

CONTACT 2 6.3 Spacing 2 7.0 METAL1 7.1 Minimum Width 3 7.2 Minimum Spacing 3 7.3 Overlap of POLY CONTACT 1 7.4 Overlap of ACTIVE CONTACT 1 8.0 VIA 8.1 Exact Size 2x2 8.2 VIA to VIA spacing 3 8.3 METAL1 Overlap of VIA 1 8.4 VIA Spacing 8.4.1 VIA to POLY 2 8.4.2 VIA (on POLY) to POLY 2 8.4.3 VIA to ACTIVE 2 8.4.4 VIA (on ACTIVE) to POLY 2 9.0 METAL2 9.1 Minimum Width 3 9.2 Minimum Spacing 4 9.3 Overlap of VIA 4 Dalam L-EditTM, design rules ada berdasarkan teknologi proses yang digunakan.

62

BAB VIII MELAYOUT KOMPONEN

VIII.1 Transistor MOS Untuk melayout sebuah transistor, parameter yang sangat penting adalah

W W . L L

merupakan parameter yang menetukan arus maksimum yang mengalir dalam MOSFET. Pada umumnya L diambil nilai minimum yang diperbolehkan oleh proses lithography. Olehkarena itu, channel width (W) menjadi parameter design yang

utama. Berikut ini adalah contoh langkah melayout transistor n-MOSFET dengan parameter W 30 = . L 3 Drain

Bulk W/L = 30/3 Gate

Source

Untuk menggambar layout transistor seperti di atas, dengan menggunakan Teknologi SCNA 2.0 µ m , langkah-langkah yang diperlukan adalah sebagai berikut : 1. Gambar NSELECT yang akan menentukan tipe transistor yang dibuat,yaitu tipe n. 2. Selanjutnya gambarlah kotak ACTIVE yang panjangnya merupakan channel width (W). Kotak ACTIVE ini harus lebih kecil dan berada di dalam kotak

NSELECT. Jarak minimumnya berdasarkan Teknologi SCNA adalah 2 lambda. Jadi untuk transistor di atas panjang kotak ACTIVE adalah 30 lambda.

63

3. Buatlah kotak POLY yang memotong kotak ACTIVE dan NSELECT, serta diperpanjang minimum 2 lambda dari NSELECT. 4. Setelah itu buatlah kotak METAL di kiri-kanan POLY dengan jarak METALPOLY minimum 1 lambda. 5. Kemudian di atas METAL diberi ACTIVE CONTACT yang ukurannya 2x2. Kontak harus berjarak minimum 1 lambda dari METAL dan minimum 2 lambda dari ACTIVE. Urutan langkah-langkah seperti di atas tidak penting, urutan langkah-langkah tersebut dapat diubah-ubah tetapi tetap harus memenuhi design rules-nya. Untuk lebih jelasnya lihat gambar di bawah ini. Langkah melayout transistor MOS

64

VIII.1.1 Pemecahan MOS

Apabila suatu MOS memiliki nilai

W L

yang sangat besar sehingga tidak

memungkinkan untuk digambarkan dalam satu komponen, maka kita dapat membaginya menjadi beberapa bagian. Misalkan kita hendak menggambarkan suatu MOS dengan

W 120 , maka MOS tersebut dapat kita pisahkan menjadi 4 bagian = L 3

dengan masing-masing memiliki

W 30 . Prinsip yang harus dipegang teguh adalah = L 3

source dan drain jangan sampai tersambung, sedangkan gate harus tersambung. Gate yang tersambung menandakan bahwa MOS-MOS tersebut sebenarnya adalah satu MOS. Berikut ini adalah contoh yang sangat baik sekali mengenai pemisahan MOS

65

Drain

D

G

Gate

s

Source

VIII.1.2 Matching MOS

Pada rangkaian MOS untuk penguat diferensial akan kita dapatkan dua buah MOS yang harus match. Dengan adanya MOS yang match ini akan didapatkan arus yang mengalir pada kedua sisi yang sama persis, sehingga rangkaian penguat diferensial akan berfungsi dengan baik. Match yang dimaksud adalah jika kedua MOS memiliki W W yang sama. Masalah baru muncul jika kedua MOS memiliki yang besar. L L Bagaimana caranya agar MOS tersebut dapat dipecah tetapi tetap match.

66

M1

M2

Ada tiga cara untuk menggambarkan layout MOS yang match, yaitu normal, interdigitized, dan common centroid. Masing-masing memiliki keunggulan dan kelemahan. Berikut ini adalah penjelasannya secara detail. a. Cara Normal

Cara ini sangat sederhana, yaitu dengan membagi rangkaian MOS tersebut menjadi dua bagian, yaitu M1 dan M2. Masing-masing bagian dapat dibagi lagi menjadi beberapa bagian sesuai dengan kebutuhan. Misalkan M1 dan M2 memiliki maka dapat dipisahkan menjadi 4 dengan masing-masing MOS memiliki M1

1

2

W = 120 , L

W = 30 L

M2

3

4

5

Berikut adalah contoh matching MOS dengan cara normal

67

6

7

8

b. Cara Interdigitized

Prinsip interdigitized adalah dengan membagi MOS menjadi 2n bagian, kemudian diletakkan secara selang-seling. Perhatikan gambar dibawah ini untuk ilustrasi lebih jelasnya.

1 dan 2 yang bewarna merah adalah M1, sedangkan 3 dan 4 yang bewarna hitam adalah M2. Alternatif lainnya adalah dapat seperti berikut

1, 2, 3, dan 4 yang bewarna merah adalah M1, sedangkan 5, 6, 7, dan 8 yang bewarna merah adalah M2. Berikut ini adalah contoh layout match MOS dengan cara interdigitized

68

c. Cara Common Centroid Common Centroid mirip dengan interdigitized, namun cara selang-selingnya

membentuk diagonal, sehingga apabila gambar layout tersebut diputar 1800 akan didapatkan layout yang serupa. Berikut ini adalah ilustrasi tata letak MOS lebih jelasnya

1, 2, 3, 4, 5, 6, 7, dan 8 yang bewarna merah adalah M1, sedangkan 9, 10, 11, 12 ,13, 14, 15, dan 16 yang bewarna hitam adalah M2.Perhatikan jika kita putar sebesar 1800 dengan titik A sebagai pusat, maka akan kita dapatkan gambar yang serupa. Hal ini adalah kunci utama common centroid, dan merupakan hal yang mutlak. Berikut ini adalah contoh layout matching MOS dengan cara comman centroid

69

Untuk melayout transistor tipe p-MOSFET dengan parameter

W 30 = , caranya L 3

sama Source

Bulk W/L = 30/3 Gate

Drain

dengan yang digunakan untuk melayout transistor tipe-n tapi dengan mengganti NSELECT dengan PSELECT dan sebelum menggambar PSELECT gambar dulu kotak NWELL yang melingkupi PSELECT dengan minimum jaraknya adalah 5

70

lambda. Dibawah ini adalah gambar layout p-MOSFET yang sudah lengkap dengan NWELL dan PSELECT.

VIII.2 Kapasitor

Melayout sebuah kapasitor sangat tergantung pada kapasitansinya. Semakin besar kapasitansinya maka ukuran luas kapasitor akan menjadi semakin besar. Berdasarkan rumus C=ε

A d

parameter ε dan d adalah tetap berdasarkan teknologi yang digunakan. Oleh karena itu, hanya parameter luas A saja yang bias diubah-ubah. Hal ini menyebabkan luas kapasitor dapat jauh lebih besar daripada luas devais lainnya dalam suatu rangkaian terintegrasi, sebab semakin besar kapasitansinya maka semakin besar pula luas kapasitor yang dibutuhkan. Sehingga kapasitor adalah devais yang paling banyak menghabiskan tempat.

71

Teknologi SCNA yang digunakan mempunyai kapasitansi per kotak 1x1 lambda persegi (1 lambda2 ) adalah sebesar 0,5 fF (0,5 femto Farad) atau 5.10-4 pF. Jadi untuk membuat kapasitor yang kapasitansinya 1 pF saja dibutuhkan luas kapasitor sebesar 2000 kotak. Berikut ini adalah contoh urutan langkah untuk melayout kapasitor dengan kapasitansi 100 fF. Untuk kapasitansi 100 fF maka dibutuhkan luas sebesar 200 kotak. 1. Pertama gambarlah kotak Capasitor ID seluas kotak yang dibutuhkan, disini berarti 200 kotak. Capasitor ID ini yang akan menentukan luas kapasitor. 2. Selanjutnya gambarlah kotak POLY yang seluas Capasitor ID tapi dengan memperpanjang pada salah satu sisinya untuk membuat kontak. 3. Kemudian gambarlah kotak POLY2 yang seluas Capasitor ID tetapi dengan memperpanjang salah satu sisinya untuk membuat kontak, dengan sisi yang diper-panjang boleh yang mana saja asal tidak sama dengan POLY. Selain itu pada sisi yang lain juga dilebihkan sebesar 2 lambda. 4. Langkah akhirnya adalah membuat kontak pada POLY dan POLY2. Seperti pada layout transistor, urutan langkah melayout kapasitor juga dapat diubah sesuai dengan keinginan dan juga kemudahannya tetapi tetap harus memenuhi design rulenya. Agar lebih jelas, lihat gambar berikut ini.

72

Langkah melayout Capasitor

73

VIII.3 Bipolar Junction Transistor (BJT)

Bipolar Junction Transistor (BJT) memiliki tiga macam terminal yaitu collector, base, dan emitter. collector

base

emitter

BJT tipe NPN

Gambar di atas merupakan symbol BJT tipe NPN, dimana terminal collector dan emitter adalah semiconductor tipe-n sedangkan terminal basenya adalah tipe-p. Untuk membuat layoutnya dengan teknologi SCNA maka dapat digunakan langkah-langkah seperti di bawah ini : 1. Gambarlah kotak NWELL yang akan digunakan sebagai terminal collector. Emitter dan base harus berada dalam NWELL ini. 2. Buatlah kotak NSELECT di dalam NWELL ini. 3. Gambarkan kotak ACTIVE di dalam NSELECT tersebut yang akan menghasilkan daerah n+ pada collector dan akan digunakan untuk kontak. 4. Kemudian buatlah kotak PBASE di dalam NWELL. Dan buat pula PSELECT serta ACTIVE area dalam PBASE. Ini akan menghasilkan terminal base dari transistor. 5. Selanjutnya buat kotak NSELECT di dalam kotak PBASE. 6. Gambarkan kotak ACTIVE di dalam NSELECT sehingga akan dihasilkan terminal emitter dari transistor. 7. Buatlah kontak pada masing-masing terminal, yaitu dengan membuat kotak ACTIVE CONTACT pada PBASE, pada kotak ACTIVE emitter dan juga pada collector.

74

Gambar-gambar berikut ini akan lebih memperjelas langkah-langkah untuk melayout transistor bipolar tipe npn. Contoh Langkah-langkah Melayout NPN

75

VIII.4 Resistor Dalam Melayout resistor, parameter yang harus diperhatikan adalah luas dari resistor tersebut.

Pada fabrikasi IC, resistansi dihitung per luas kotak bujursangkar(a x a). Misalnya, resistor dengan panjang 5 dan lebar 5 berarti merupakan satu satuan luas kotak dan nilai resistansinya, sebagai contoh, 19,6 Ω sehingga jika ada resistor dengan ukuran panjang dan lebar 5 dan 10 maka resistansinya adalah 19,6 x 2 yaitu 39,2 Ω. Untuk bahan yang sama, ukuran resistor 2 x 2 akan memiliki resistansi sebesar 19,6 Ω dan resistor 2 x 4 atau 4 x 2 akan memiliki resistansi 39,2 Ω. Nilai resistansi 19,6 ini disebut sebagai resistansi sheet (Rs). Bahan yang digunakan untuk membuat resistor juga akan mempengaruhi nilai resistansinya. Bahan yang digunakan pada contoh di atas adalah polysilicon. Untuk bahan lain seperti metal ataupun silicon akan mempunyai nilai resistansi sheet yang berbeda.

76

Untuk melayout suatu resistor, langkah-langkah yang digunakan adalah sebagai berikut : 1. Gambarkan Resistor ID sesuai dengan resistansi yang diinginkan. Resistor ID ini adalah yang menentukan daerah yang menjadi resistor. 2. Kemudian gambarlah resistor sesungguhnya dengan menggunakan bahan yang diinginkan bias dengan POLY, METAL, maupun ndiff atau pdiff. 3. Buatlah kontak dengan devais lainnya. Gambar berikut akan lebih memperjelas langkah-langkah melayout resistor. Resistor boleh digambarkan dengan bentuk apapun tergantung pada keinginan tapi perlu diperhitungkan pula pengaruh-pengaruh layout resistor tersebut dan juga harus memperhatikan design rulenya. Cara Melayout Resistor

77

BAB IX CONTOH KASUS

Setelah mempelajari cara penggunaan L-Edit yang praktis, sekarang pada bab ini akan diberikan suatu contoh yang sangat baik untuk menerapkan isi bab – bab sebelumnya. Akan diberikan suatu rangkaian penguat dengan beberapa spesifikasi yang harus dipenuhi. Rangkaian tersebut akan diimplementasikan sebagai IC analog. Anda diminta untuk merancang rangkaian tersebut dengan sebisa mungkin dapat memenuhi spesifikasi yang telah ditentukan.. Adapun hal yang perlu dirancang pada contoh kasus ini adalah nilai

W dari transistor MOS, dan besarnya kapasitansi. L

Perancangan dimulai dari perhitungan desain plan, dimana ini adalah inti dari perancangan IC analog. kemudian diteruskan dengan simulasi PSPICE, penentuan tata letak komponen, menggambar layout, ekstraksi, dan yang terakhir simulasi post layout. Langkah yang tersulit adalah dalam membuat desain plan. Jarang sekali ditemukan desain plan yang bisa langsung sekali jadi. Pasti ada proses pengulangan dalam penentuan ukuran transistor. Pada bab ini akan diberikan suatu contoh pengerjaan standar dalam perancangan IC analog, khususnya op-amp. Setiap langkahnya dibuat secara berurutan sehingga anda tinggal mengikutinya saja. Selain itu diberikan juga penjelasan sedikit mengenai PSPICE yang digunakan dan tentu saja listing programnya. Pada akhir bab ini akan diberikan kesimpulan yang menjelaskan proses perancangan dengan ringkas. Berikut ini adalah soal beserta solusinya.

78

79

Langkah 1 Î Membuat Design Plan Diketahui dari spesifikasi bahwa VDD = 2,5 V dan VSS = -2,5 V 1.

7ID7 dipilih sebagai variable bebas. Dari spesifikasi disipasi daya didapatkan bahwa PD = ( VDD – VSS ) ( ID7 + ISS + IBIAS ) ≤ 0,2 mW I D 7 + I SS + I BIAS =

PD VDD + VSS

I D 7 + I SS + I BIAS ≤

0,2mA 5

I D 7 + I SS + I BIAS ≤ 0,04mA Dipilih ID7 = 25 uA, dengan demikian ID6 = ID7 = 25 uA 2. Untuk Transistor M6 Dengan memperhatikan spesifikasi swing output maka didapatkan VOD 6 ≤ VOUT , MIN + 0,5 − VSS VOD 6 ≤ −2V + 2.5V VOD 6 ≤ 0.5V Karena M6 harus menghasilkan gain yang besar, maka dipilih VOD 6 = 0,2V ⎛W ⎞ Dari data ID6 dan VOD6 yang telah diketahui, maka gm6 dan ⎜ ⎟ dapat dihitung ⎝ W ⎠6

sebagai berikut : gm6 =

2 I D 6 2 * 25µA µA = = 250 VOD 6 V 0,2V

250 gm6 ⎛W ⎞ = = 27,17 ⎜ ⎟ = ⎝ L ⎠ 6 µnCoxVOD 6 46 * 0,2

80

⎛W ⎞ Dipilih ⎜ ⎟ = 27 ⎝ L ⎠6

Ambil L6 sebagai variable bebas, dan dipilih L6 = 3u. Dengan demikian W6 dapat ⎛W ⎞ dihitung dengan rumus W6 = ⎜ ⎟ * L6 ⎝ L ⎠6

W6 = 27 * 3 = 81u 81 ⎛W ⎞ sehingga ⎜ ⎟ = ⎝ L ⎠6 3

3. Untuk Transistor M7 Dengan memperhatikan spesifikasi swing output

VOD 7 ≤ VDD − VOUT , MAX − 0,5 VOD 7 ≤ 2,5V − 2 VOD 7 ≤ 0.5V Dipilih VOD7 = 0,45V Dengan menggunakan data ID7 dan VOD7 yang telah diketahui, maka gm7 dan ⎛W ⎞ ⎜ ⎟ dapat dihitung sebagai berikut : ⎝ L ⎠7 gm7 =

2 * I D 7 2 * 25uA µA = = 111,11 0,45V VOD 7 V

111,11 gm7 ⎛W ⎞ = = 16,46 ⎜ ⎟ = ⎝ L ⎠ 7 µpC OX VOD 7 15 * 0.45 ⎛W ⎞ Dipilih ⎜ ⎟ = 17 ⎝ L ⎠7

81

Ambil L7 sebagai variable bebas dan dipilih nilainya 3u, dengan demikian W7 dapat ⎛W ⎞ dihitung sebagai berikut : W7 = ⎜ ⎟ * L7 ⎝ L ⎠7

W7 = 17 * 3u = 51u 51 ⎛W ⎞ Dengan demikian ⎜ ⎟ = ⎝ L ⎠7 3

4. Dari Spesifikasi Phase Margin yang meminta lebih besar dari 600 , maka diambil syarat

ω Z ≥ 10ω U P2 ≥ aω U Î CC ≥ b CL Spesifikasi meminta bahwa frekuensi unity gain ( fU ) adalah lebih besar dari 1,5 Mhz. Ambil fU = 1,6 Mhz. Dengan demikian ω U = 2πf U = 3,2 π . Dipilih ω Z = 50π Sehingga

gm1 3,2π 3,2 = = gm6 50π 50

_a dipilih 2,8 Dengan demikian P2 ≥ 2,8ω U gm6 gm1 ≥ 2,8 CL CC C C ≥ 2,8

gm1 3,2 C L = 2,8 10 pF = 1,792 pF gm6 50

Dipilih C C = 1,8 pF

⎛W ⎞ 5. Menentukan ⎜ ⎟ transistor M1 dan M2 ⎝L⎠ Dari Spesifikasi frekuensi unity gain f U =

gm1 2πCC

82

Dengan demikian gm1 = 2πf U C C = 2 * 3,14 *1,6Mhz *1,8 pF = 18,09

µA V

VOD1 dipilih sebagai variable bebas. Karena transistor M1 harus menghasilkan gain, maka dipilih VOD1 = 0,2V. Dari data gm1 dan VOD1 yang telah diketahui maka kita ⎛W ⎞ dapat menghitung nilai ⎜ ⎟ sebagai berikut : ⎝ L ⎠1 18,09 gm1 ⎛W ⎞ = = 6,03 ⎜ ⎟ = ⎝ L ⎠1 µpC OX VOD1 15 * 0,2 ⎛W ⎞ Dipilih ⎜ ⎟ = 6. ⎝ L ⎠1

Ambil L1 sebagai variable bebas dan dipilih nilainya 3u, dengan demikian W1 = 18u.

⎛W ⎞ Karena transistor M1 dan M2 harus matching maka ⎜ ⎟ transistor M1 dan ⎝L⎠ 18 ⎛W ⎞ ⎛W ⎞ transistor M2 harus sama, yaitu ⎜ ⎟ = ⎜ ⎟ = ⎝ L ⎠1 ⎝ L ⎠ 2 3

ID1 dapat dihitung sebagai berikut : I D1 =

1 1 gm1VOD1 = *18,09 * 0,2 = 1,809uA 2 2

⎛W ⎞ 6. Menentukan ⎜ ⎟ transistor M5 ⎝L⎠ ISS = 2 ID1 = 2 * 1,809uA = 3,618uA VOD5 dipilih sebagai variable bebas = 0,45V Dengan demikian : gm5 =

2 I SS 2 * 3,618uA µA = = 16,08 0,45V VOD 5 V

16,08 gm5 ⎛W ⎞ = = 2,38 ⎜ ⎟ = ⎝ L ⎠ 5 µpC OX VOD 5 15 * 0,45 ⎛W ⎞ Dipilih ⎜ ⎟ = 3 ⎝ L ⎠5

83

Ambil L5 sebagai variable bebas dengan nilai 3u, dengan demikian nilai W5 = 3 * 3u = 9u 9 ⎛W ⎞ Sehingga ⎜ ⎟ = ⎝ L ⎠5 3

⎛W ⎞ 7. Menentukan ⎜ ⎟ transistor M3 dan M4 ⎝L⎠ Dengan menggunakan syarat sistematis input offset voltage, dapat ditentukan untuk bahwa: ⎛W ⎜ ⎝L ⎛W ⎜ ⎝L

⎛W ⎞ ⎞ ⎛W ⎞ ⎜ ⎟ ⎟ ⎜ ⎟ ⎠3 ⎝ L ⎠ 4 1 ⎝ L ⎠5 = = 2 ⎛W ⎞ ⎛W ⎞ ⎞ ⎜ ⎟ ⎜ ⎟ ⎟ ⎝ L ⎠7 ⎠6 ⎝ L ⎠3

⎛W ⎞ ⎜ ⎟ 1 ⎝ L ⎠5 ⎛ W ⎞ 1 3 81 ⎛W ⎞ = 2,38 sehingga ⎜ ⎟ = ⎜ ⎟ = ⎝ L ⎠ 3 2 ⎛ W ⎞ ⎝ L ⎠ 6 2 17 3 ⎜ ⎟ ⎝ L ⎠7 ⎛W ⎞ Ambil nilai ⎜ ⎟ = 3 ⎝ L ⎠3

Dipilih L3 sebagai variable bebas dengan nilai 3u, dengan demikian nilai dari W3 ⎛W ⎞ adalah 9u. Karena M3 dan M4 harus matching, maka nilai ⎜ ⎟ dari transistor M3 ⎝L⎠ 9 ⎛W ⎞ ⎛W ⎞ dan M4 harus sama, yaitu : ⎜ ⎟ = ⎜ ⎟ = ⎝ L ⎠3 ⎝ L ⎠4 3

8. Dari spesifikasi disipasi daya kita mengetahui bahwa I D 7 + I SS + I BIAS ≤ 0,04mA dengan demikian I BIAS ≤ 0,04mA − I D 7 − I SS

84

I BIAS ≤ 0,04mA − 25uA − 3,618uA I BIAS ≤ 11,382uA Dipilih I BIAS = 10uA Untuk transistor M9, ambil VOD9 = 0,5V Dengan demikian, maka gm9 =

2 I BIAS 2 * 10uA uA = = 40 0.5V VOD 9 V

40 gm9 ⎛W ⎞ Dan ⎜ ⎟ = = = 5,33 ⎝ L ⎠ 9 µpC OX VOD 9 15 * 0.5 ⎛W ⎞ Dipilih ⎜ ⎟ = 6 ⎝ L ⎠9

L9 dipilih sebagai variable bebas dengan nilai 3u, sehingga nilai W9 adalah 18u. 18 ⎛W ⎞ Jadi ⎜ ⎟ = ⎝ L ⎠9 3

9. Untuk transistor M11 ⎛W ⎞ Pilih VOD11 = 0,25V, dengan demikian kita bisa menghitung nilai gm11 dan ⎜ ⎟ ⎝ L ⎠11

sebagai berikut : gm11 =

2 I BIAS 2 * 10uA uA = = 80 0,25V VOD11 V

80 gm11 ⎛W ⎞ = = 21,33 ⎜ ⎟ = ⎝ L ⎠11 µpC OX VOD11 15 * 0,25 ⎛W ⎞ ambil ⎜ ⎟ = 21 ⎝ L ⎠11

L11 adalah variable bebas dengan nilai 3u, dengan demikian nilai W11 = 63u 63 ⎛W ⎞ Dengan demikian ⎜ ⎟ = ⎝ L ⎠11 3

10. Untuk Transistor M10

85

Pilih VOD10 = 0,25V Dengan demikian perhitungan yang dapat dilakukan adalah : gm10 =

2 I BIAS 2 * 10uA uA = = 80 0.25V VOD10 V

80 gm10 ⎛W ⎞ = = 6,98 ⎜ ⎟ = ⎝ L ⎠10 µnC OX VOD10 46 * 0.25 ⎛W ⎞ Dipilih nilai ⎜ ⎟ = 6 ⎝ L ⎠10

L10 adalah variable bebas dengan nilai 3u, dengan demikian nilai W10 = 18u 18 ⎛W ⎞ Dengan demikian ⎜ ⎟ = ⎝ L ⎠10 3

11. Untuk transistor M8 Pilih VOD10 = 0,25V Dengan demikian perhitungan yang dapat dilakukan adalah : gm8 =

2 I BIAS 2 * 10uA uA = = 80 0.25V VOD8 V

80 gm8 ⎛W ⎞ = = 6,98 ⎜ ⎟ = ⎝ L ⎠ 8 µnC OX VOD8 46 * 0.25 ⎛W ⎞ Dipilih nilai ⎜ ⎟ = 6 ⎝ L ⎠8

L8 adalah variable bebas dengan nilai 3u, dengan demikian nilai W8 = 18u Î 18 ⎛W ⎞ Dengan demikian ⎜ ⎟ = ⎝ L ⎠8 3

86

87

Langkah 2 Î Melakukan Simulasi Hasil Desain Plan Dengan PSPICE Setelah menyelesaikan desain plan, maka selanjutnya adalah saat untuk menguji hasil perhitungan desain plan. Pengujian dapat dilakukan dengan cara simulasi menggunakan software PSPICE. PSPICE yang digunakan pada contoh kasus ini adalah PSPICE A/D yang terdapat pada software OrCad Versi 9.1. Langkah pertama adalah menuliskan syntax PSPICE yang mendeskripsikan rangkaian OpAmp tersebut, kemudian simpanlah dengan dalam bentuk ekstensi *.cir (circuit). Untuk masing – masing pengujian spesifikasi diperlukan syntax perintah yang berbeda. Langkah selanjutnya adalah me-run simulasi. Hal ini dapat dilakukan dengan memilih Simulation > Run Simulation atau hanya dengan menekan tombol

.

Apabila simulasi sukses (tidak terdapat kesalahan syntax), maka otomatis akan menampilkan layar probe. Di layar probe inilah grafik-grafik akan ditampilkan. Anda tinggal memeriksa apakah hasilnya sudah sesuai dengan spesifikasi yang diharapkan. Khusus untuk memeriksa spesifikasi disipasi daya, anda dapat melihatnya pada simulation output file. Untuk menampilkannya anda cukup menekan tombol

pada

bagian kiri layar PSPICE. Ini adalah contohnya

Apabila seluruh spesifikasi yang ditetapkan telah tercapai, maka anda dapat melanjutkan ke langkah berikutnya. Tetapi jika ada spesifikasi yang belum terpenuhi, maka anda perlu menghitung ulang desain plan. Berikut adalah listing PSPICE masing-masing spesifikasi yang harus diketikkan untuk melakukan simulasi. Adapun model PMOS dan NMOS dapat anda temukan pada file SCNA di dalam folder L-Edit.

88

Listing Gain

VDD VSS VIN+ VINCL CC M1 M2 M3 M4 M5 M6 M7 M8 M9 M10 M11

1 10 9 7 6 6 3 4 3 4 2 6 6 12 5 11 11

0 0 0 0 0 4 7 9 3 3 5 4 5 12 5 11 11

DC 2.5V DC -2.5V DC 0 AC 1 DC 0 10pF 1.8pF 2 2 2 2 10 10 10 10 1 1 10 10 1 1 10 10 1 1 12 10 5 1

PMOS W=18U L=3U PMOS W=18U L=3U NMOS W=9U L=3U NMOS W=9U L=3U PMOS W=9U L=3U NMOS W=81U L=3U PMOS W=51U L=3U NMOS W=18U L=3U PMOS W=18U L=3U NMOS W=19U L=3U PMOS W=60U L=3U

.MODEL NMOS NMOS LEVEL=2 LD=0.250000U TOX=417.000008E-10 +NSUB=6.108619E+14 VTO=0.825008 KP=4.6000E-05 GAMMA=0.172 +PHI=0.6 UO=594 UEXP=6.682275E-02 UCRIT=5000 CGBO=3.848530E-10 +DELTA=5.08308 VMAX=65547.3 XJ=0.250000U LAMBDA=6.636197E-03 +NFS=1.98E+11 NEFF=1 NSS=1.000000E+10 TPG=1.000000 +RSH=32.740000 CGDO=3.105345E-10 CGSO=3.105345E-10 +CJ=9.494900E-05 MJ=0.847099 CJSW=4.410100E-10 +MJSW=0.334060 PB=0.800000 .MODEL PMOS PMOS LEVEL=2 LD=0.227236U TOX=417.000008E-10 +NSUB=1.056124E+16 VTO=-0.937048 KP=1.503000E-05 GAMMA=0.715 +PHI=0.6 UO=209 UEXP=0.233831 UCRIT=47509.9 CGBO=5.292375E-10 +DELTA=1.07179 VMAX=100000 XJ=0.250000U LAMBDA=4.391428E-02 +NFS=3.27E+11 NEFF=1.001 NSS=1.000000E+10 TPG=-1.000000 +RSH=72.960000 CGDO=2.822585E-10 CGSO=2.822585E-10 +CJ=3.224200E-04 MJ=0.584956 CJSW=2.979100E-10 +MJSW=0.310807 PB=0.800000 .TF V(6)VIN+ .AC DEC 20 1 100MEG .PROBE .END 89

Listing Slew Rate

VDD VSS VIN+ VINCL CC M1 M2 M3 M4 M5 M6 M7 M8 M9 M10 M11

1 0 10 0 9 0 7 0 6 0 6 4 3 7 4 9 3 3 4 3 2 5 6 4 6 5 12 12 5 5 11 11 11 11

DC 2.5V DC -2.5V PWL (2U 0 2.01US -2.5V 1MS -2.5V) DC 0 10pF 1.8pF 2 2 PMOS W=18U L=3U 2 2 PMOS W=18U L=3U 10 10 NMOS W=9U L=3U 10 10 NMOS W=9U L=3U 1 1 PMOS W=9U L=3U 10 10 NMOS W=81U L=3U 1 1 PMOS W=51U L=3U 10 10 NMOS W=18U L=3U 1 1 PMOS W=18U L=3U 12 10 NMOS W=19U L=3U 5 1 PMOS W=60U L=3U

.MODEL NMOS NMOS LEVEL=2 LD=0.250000U TOX=417.000008E-10 +NSUB=6.108619E+14 VTO=0.825008 KP=4.6000E-05 GAMMA=0.172 +PHI=0.6 UO=594 UEXP=6.682275E-02 UCRIT=5000 CGBO=3.848530E-10 +DELTA=5.08308 VMAX=65547.3 XJ=0.250000U LAMBDA=6.636197E-03 +NFS=1.98E+11 NEFF=1 NSS=1.000000E+10 TPG=1.000000 +RSH=32.740000 CGDO=3.105345E-10 CGSO=3.105345E-10 +CJ=9.494900E-05 MJ=0.847099 CJSW=4.410100E-10 +MJSW=0.334060 PB=0.800000 .MODEL PMOS PMOS LEVEL=2 LD=0.227236U TOX=417.000008E-10 +NSUB=1.056124E+16 VTO=-0.937048 KP=1.503000E-05 GAMMA=0.715 +PHI=0.6 UO=209 UEXP=0.233831 UCRIT=47509.9 CGBO=5.292375E-10 +DELTA=1.07179 VMAX=100000 XJ=0.250000U LAMBDA=4.391428E-02 +NFS=3.27E+11 NEFF=1.001 NSS=1.000000E+10 TPG=-1.000000 +RSH=72.960000 CGDO=2.822585E-10 CGSO=2.822585E-10 +CJ=3.224200E-04 MJ=0.584956 CJSW=2.979100E-10 +MJSW=0.310807 PB=0.800000 .PLOT TRAN V(6) .TRAN 1us 5us .PROBE .END 90

Listing Swing Output

VDD VSS VIN+ VINCL CC M1 M2 M3 M4 M5 M6 M7 M8 M9 M10 M11

1 10 9 7 6 6 3 4 3 4 2 6 6 12 5 11 11

0 0 0 0 0 4 7 9 3 3 5 4 5 12 5 11 11

DC 2.5V DC -2.5V sin 0 +1m sin 0 -1m 10pF 1.8pF 2 2 2 2 10 10 10 10 1 1 10 10 1 1 10 10 1 1 12 10 5 1

PMOS W=18U L=3U PMOS W=18U L=3U NMOS W=9U L=3U NMOS W=9U L=3U PMOS W=9U L=3U NMOS W=81U L=3U PMOS W=51U L=3U NMOS W=18U L=3U PMOS W=18U L=3U NMOS W=19U L=3U PMOS W=60U L=3U

.MODEL NMOS NMOS LEVEL=2 LD=0.250000U TOX=417.000008E-10 +NSUB=6.108619E+14 VTO=0.825008 KP=4.6000E-05 GAMMA=0.172 +PHI=0.6 UO=594 UEXP=6.682275E-02 UCRIT=5000 CGBO=3.848530E-10 +DELTA=5.08308 VMAX=65547.3 XJ=0.250000U LAMBDA=6.636197E-03 +NFS=1.98E+11 NEFF=1 NSS=1.000000E+10 TPG=1.000000 +RSH=32.740000 CGDO=3.105345E-10 CGSO=3.105345E-10 +CJ=9.494900E-05 MJ=0.847099 CJSW=4.410100E-10 +MJSW=0.334060 PB=0.800000 .MODEL PMOS PMOS LEVEL=2 LD=0.227236U TOX=417.000008E-10 +NSUB=1.056124E+16 VTO=-0.937048 KP=1.503000E-05 GAMMA=0.715 +PHI=0.6 UO=209 UEXP=0.233831 UCRIT=47509.9 CGBO=5.292375E-10 +DELTA=1.07179 VMAX=100000 XJ=0.250000U LAMBDA=4.391428E-02 +NFS=3.27E+11 NEFF=1.001 NSS=1.000000E+10 TPG=-1.000000 +RSH=72.960000 CGDO=2.822585E-10 CGSO=2.822585E-10 +CJ=3.224200E-04 MJ=0.584956 CJSW=2.979100E-10 +MJSW=0.310807 PB=0.800000 .PLOT TRAN V(6) .TRAN 1us 20Ms .PROBE .END 91

Dari Plot Gain dan Phase Margin di atas dapat dilihat bahwa : •

Penguatan pada frekuensi rendah (AOL) adalah 75,034 dB

•

Frekuensi Unity-Gain ( fU) adalah 1,6114 Mhz

•

Phase Margin Î 180 dB – 117,852 dB = 62,148 dB

92

Dari Plot Slewrate diatas dapat diketahui bahwa Slewratenya adalah :

SR =

V 1,158 = 3,09 uS 10,986 − 10,612

93

Dari Grafik plot swing tegangan output di atas, dapat dilihat bahwa VOUT, 2,479V , dan VOUT, MIN = -2,4571V

94

MAX

=

Langkah 3 Î Menentukan tata letak komponen Setelah sukses melakukan simulasi ( semua spesifikasi terpenuhi ), maka langkah selanjutnya adalah mengambarkan layout rangkaian. Namun sebelum mulai menggambar, ada baiknya jika ditentukan terlebih dahulu tata letak komponennya. Penentuan tata letak komponen ini sangat bermanfaat, khususnya dalam penentuan luas layout dan routing. Komponen yang tertata letak dengan baik akan sangat memudahkan kita dalam melakukan routing dan luasnya pun dapat ditentukan dengan mudah. Berikut ini adalah contoh penentuan tata letak komponen. Dari hasil desain plan, kita dapatkan nilai – nilai

⎛W ⎞ ⎜ ⎟ masing – masing MOS dan ⎝L⎠

juga telah ditentukan luas kapasitor. Berikut adalah nilai – nilainya : •

⎛ 18 ⎞ ⎛W ⎞ ⎛W ⎞ ⎛W ⎞ ⎛W ⎞ ⎜ ⎟ = ⎜ ⎟ = ⎜ ⎟ = ⎜ ⎟ = ⎜ ⎟ . M1 dan M2 akan dibagi ⎝ L ⎠M1 ⎝ L ⎠M 2 ⎝ L ⎠M 8 ⎝ L ⎠M 9 ⎝ 3 ⎠

⎛W menjadi 2 dengan masing-masing ⎜ ⎝L

⎞ ⎛9⎞ ⎟ = ⎜ ⎟ dan akan diberi nomor indeks ⎠ ⎝3⎠

1, 2, 3, dan 4. Hal ini adalah untuk memungkinkan dilakukan bentuk common centroid. M8 dan M9 tidak perlu dibagi dan akan diberi nomor indeks 5 dan 6. •

⎛9⎞ ⎛W ⎞ ⎛W ⎞ ⎛W ⎞ ⎜ ⎟ = ⎜ ⎟ = ⎜ ⎟ = ⎜ ⎟ . M3, M4, dan M5 tidak perlu dibagi dan ⎝ L ⎠M 3 ⎝ L ⎠M 4 ⎝ L ⎠M 5 ⎝ 3 ⎠

akan diberi nomor indeks 7, 8, dan 9. •

⎛ 81 ⎞ ⎛W ⎞ ⎜ ⎟ = ⎜ ⎟ , akan dibagi menjadi 3 bagian dengan masing-masing ⎝ L ⎠M 6 ⎝ 3 ⎠

⎛ W ⎞ ⎛ 27 ⎞ ⎜ ⎟ = ⎜ ⎟ dan akan diberi nomor indeks 10, 11, dan 12. ⎝L⎠ ⎝ 3 ⎠

95

•

⎛ 51 ⎞ ⎛W ⎞ ⎜ ⎟ = ⎜ ⎟ , akan dibagi menjadi 3 bagian dengan masing masing ⎝ L ⎠M 7 ⎝ 3 ⎠

⎛W ⎜ ⎝L

⎞ ⎛ 17 ⎞ ⎟ = ⎜ ⎟ dan akan diberi nomor indeks 13, 14, dan 15, ⎠ ⎝ 3⎠

•

⎛ 19 ⎞ ⎛W ⎞ = ⎜ ⎟ . M10 tidak akan dibagi dan akan diberi nomor indeks 16 ⎜ ⎟ ⎝ L ⎠ M 10 ⎝ 3 ⎠

•

⎛ 60 ⎞ ⎛W ⎞ = ⎜ ⎟, ⎜ ⎟ ⎝ L ⎠ M 11 ⎝ 3 ⎠

⎛W masing ⎜ ⎝L •

akan

dibagi

menjadi

2

bagian

dengan

masing-

⎞ ⎛ 30 ⎞ ⎟ = ⎜ ⎟ dan akan diberi nomor indeks 17 dan 18. ⎠ ⎝ 3⎠

Kapasitor CC yang memiliki kapasitansi 1,8nF akan diberi nomor indeks 19.

Dengan juga memperhatikan hubungan tiap-tiap komponen terhadap komponen lainnya, maka dapat kita tentukan tata letaknya sebagai berikut:

2

1 9

13

18

17

3

4

7

8

14

15

11

12

6

10 19 16

5

96

Langkah 4 Î Menggambar Layout & ekstraksi Setelah tata letak komponen ditentukan dengan baik, maka langkah selanjutnya adalah mulai menggambarkan layout pada L-Edit. Jadikanlah tata letak komponen sebagai pedoman penggambaran. Hasil jadi layout untuk studi kasus ini adalah seperti pada gambar. Setelah selesai menggambarkan layout rangkaian, maka lakukanlah Design Rule Check (DRC). Apabila dinyatakan bebas dari kesalahan ( 0 errors ), maka lanjutkanlah dengan mengekstraksi layout tersebut menjadi file PSPICE (*.spc). Adapun cara melakukan DRC ataupun ekstraksi telah dijelaskan dengan lengkap pada bab V dari laporan ini. Hasil ekstraksi tersebut tidaklah otomatis benar. Pada L-Edit versi student, secara default telah terprogram bahwa urutan penamaan kaki MOS dari kiri ke kanan adalah : drain, gate, source, dan bulk. Sedangkan pada gambar yang kita pasti terdapat kaki drain dan source yang terbalik. Oleh karena hal tersebut, anda harus terlebih dahulu meng-edit hasil ekstraksi ini. Cara mengeditnya adalah dengan menukar titik – titik penomoran kaki MOS, sehingga menjadi sesuai dengan rangkaian yang anda harapkan. Berikut ini ditampilkan contah hasil ekstraksi asli dan hasil ekstraksi yang telah di-edit. Hasil ekstraksi asli :

* Circuit Extracted by Tanner Research's L-Edit V5.13 / Extract V2.06 ; * TDB File proyek, Cell Cell0, Extract Definition File morbn20.ext ; C1 53 62 1807.2FF * C1 Plus Minus (25 -70 85 -10) A = 3600 M2 53 60 48 48 PMOS L=3U W=17U * M2 Drain Gate Source Bulk (192 26 195 43) A = 51, W = 17 M3 48 60 53 48 PMOS L=3U W=17U * M3 Drain Gate Source Bulk (183 26 186 43) A = 51, W = 17 M4 53 60 48 48 PMOS L=3U W=17U * M4 Drain Gate Source Bulk (174 26 177 43) A = 51, W = 17 M5 60 60 48 48 PMOS L=3U W=18U * M5 Drain Gate Source Bulk (99 11 102 29) A = 54, W = 18 M6 48 60 48 48 PMOS L=3U W=9U * M6 Drain Gate Source Bulk (99 35 102 44) A = 27, W = 9

97

M7 60 59 59 48 PMOS L=3U W=30U * M7 Drain Gate Source Bulk (70 14 73 44) A = 90, W = 30 M8 59 59 60 48 PMOS L=3U W=30U * M8 Drain Gate Source Bulk (61 14 64 44) A = 90, W = 30 M9 48 19 54 48 PMOS L=3U W=9U * M9 Drain Gate Source Bulk (138 12 141 21) A = 27, W = 9 M10 54 19 48 48 PMOS L=3U W=9U * M10 Drain Gate Source Bulk (129 34 132 43) A = 27, W = 9 M11 62 23 48 48 PMOS L=3U W=9U * M11 Drain Gate Source Bulk (129 12 132 21) A = 27, W = 9 M12 48 23 62 48 PMOS L=3U W=9U * M12 Drain Gate Source Bulk (138 34 141 43) A = 27, W = 9 .MODEL NMOS .MODEL PMOS .MODEL poly2NMOS .MODEL poly2PMOS .MODEL NPN M13 59 59 58 45 NMOS L=3U W=19U * M13 Drain Gate Source Bulk (110 -22 113 -3) A = 57, W = 19 M14 53 62 45 45 NMOS L=3U W=27U * M14 Drain Gate Source Bulk (201 -36 204 -9) A = 81, W = 27 M15 45 62 53 45 NMOS L=3U W=27U * M15 Drain Gate Source Bulk (192 -36 195 -9) A = 81, W = 27 M16 53 62 45 45 NMOS L=3U W=27U * M16 Drain Gate Source Bulk (183 -36 186 -9) A = 81, W = 27 M17 58 58 45 45 NMOS L=3U W=18U * M17 Drain Gate Source Bulk (147 -40 150 -22) A = 54, W = 18 M18 62 54 45 45 NMOS L=3U W=9U * M18 Drain Gate Source Bulk (165 -12 168 -3) A = 27, W = 9 M19 54 54 45 45 NMOS L=3U W=9U * M19 Drain Gate Source Bulk (147 -12 150 -3) A = 27, W = 9 * Total Nodes: 10 ; * Total Elements: 19 ; * Extract Elapsed Time: 12 seconds ; .END

Hasil Ekstraksi setelah di-edit :

* Circuit Extracted by Tanner Research's L-Edit V5.13 / Extract V2.06 ; * TDB File proyek, Cell Cell0, Extract Definition File morbn20.ext ;

98

C1 53 62 1807.2FF * C1 Plus Minus (25 -70 85 -10) A = 3600 M2 53 60 48 48 PMOS L=3U W=17U * M2 Drain Gate Source Bulk (192 26 195 43) A = 51, W = 17 M3 48 60 48 48 PMOS L=3U W=17U * M3 Drain Gate Source Bulk (183 26 186 43) A = 51, W = 17 M4 53 60 48 48 PMOS L=3U W=17U * M4 Drain Gate Source Bulk (174 26 177 43) A = 51, W = 17 M5 60 60 48 48 PMOS L=3U W=18U * M5 Drain Gate Source Bulk (99 11 102 29) A = 54, W = 18 M6 48 60 48 48 PMOS L=3U W=9U * M6 Drain Gate Source Bulk (99 35 102 44) A = 27, W = 9 M7 59 59 60 48 PMOS L=3U W=30U * M7 Drain Gate Source Bulk (70 14 73 44) A = 90, W = 30 M8 59 59 60 60 PMOS L=3U W=30U * M8 Drain Gate Source Bulk (61 14 64 44) A = 90, W = 30 M9 48 19 42 42 PMOS L=3U W=9U * M9 Drain Gate Source Bulk (138 12 141 21) A = 27, W = 9 M10 54 19 42 42 PMOS L=3U W=9U * M10 Drain Gate Source Bulk (129 34 132 43) A = 27, W = 9 M11 62 23 42 42 PMOS L=3U W=9U * M11 Drain Gate Source Bulk (129 12 132 21) A = 27, W = 9 M12 62 23 42 42 PMOS L=3U W=9U * M12 Drain Gate Source Bulk (138 34 141 43) A = 27, W = 9 .MODEL NMOS .MODEL PMOS .MODEL poly2NMOS .MODEL poly2PMOS .MODEL NPN M13 59 59 58 45 NMOS L=3U W=19U * M13 Drain Gate Source Bulk (110 -22 113 -3) A = 57, W = 19 M14 53 62 45 45 NMOS L=3U W=27U * M14 Drain Gate Source Bulk (201 -36 204 -9) A = 81, W = 27 M15 45 62 45 45 NMOS L=3U W=27U * M15 Drain Gate Source Bulk (192 -36 195 -9) A = 81, W = 27 M16 53 62 45 45 NMOS L=3U W=27U * M16 Drain Gate Source Bulk (183 -36 186 -9) A = 81, W = 27 M17 62 54 45 45 NMOS L=3U W=18U * M17 Drain Gate Source Bulk (147 -40 150 -22) A = 54, W = 18 M18 54 54 45 45 NMOS L=3U W=9U * M18 Drain Gate Source Bulk (165 -12 168 -3) A = 27, W = 9 M19 54 54 45 45 NMOS L=3U W=9U * M19 Drain Gate Source Bulk (147 -12 150 -3) A = 27, W = 9 99

* Total Nodes: 10 ; * Total Elements: 19 ; * Extract Elapsed Time: 12 seconds ; .END

100

LAYOUT

101

101

Langkah 5 Î Analisis Post Layout Setelah melakukan ekstraksi, maka langkah selanjutnya adalah mensimulasikannya pada PSPICE. Langkah ini sebenarnya adalah pengulangan dari langkah 2. Hasil simulasi file ekstraksi ini kemudian dibandingkan dengan hasil simulasi dari desain plan. Hampir pasti terdapat perbedaan antara hasil simulasi desain plan dan file ekstraksi langsung. Kemudian periksa apakah hasil simulasi file ekstraksi ini dapat memenuhi spesifikasi – spesifikasi yang diberikan. Apabila tidak ada spesifikasi yang tidak terpenuhi, maka anda harus mengulangi lagi dari awal, yaitu membuat desain plan yang baru. Akan tetapi hal ini sangat jarang terjadi. Biasanya apabila hasil simulasi desain plan dapat memenuhi spesifikasi, maka hasil simulasi file ekstraksi juga akan dapat memenuhi spesifikasi. Ini adalah langkah terakhir dalam perancangan Op-Amp. Apabila langkah ini telah terlewati dengan baik, maka dapat dikatakan proses perancangan telah selesai. Langkah selanjutnya adalah fabrikasi, yang tidak akan dibahas dalam laporan ini. Berikut disertakan listing program PSPICE untuk analisis post layout.

102

Listing Gain Post Layout

VDD 48 0 DC 2.5V VSS 45 0 DC -2.5V VIN+ 23 0 DC 0 AC 1 VIN- 19 0 DC 0 CL 53 0 10pF CC 53 62 1807.2FF M2 53 60 48 48 PMOS W=17U L=3U M3 53 60 48 48 PMOS W=17U L=3U M4 53 60 48 48 PMOS W=17U L=3U M5 60 60 48 48 PMOS W=18U L=3U M6 42 60 48 48 PMOS W=9U L=3U M7 59 59 60 48 PMOS W=30U L=3U M8 59 59 60 48 PMOS W=30U L=3U M9 54 19 42 42 PMOS W=9U L=3U M10 54 19 42 42 PMOS W=9U L=3U M11 62 23 42 42 PMOS W=9U L=3U M12 62 23 42 42 PMOS W=9U L=3U M13 59 59 58 45 NMOS W=19U L=3U M14 53 62 45 45 NMOS W=27U L=3U M15 53 62 45 45 NMOS W=27U L=3U M16 53 62 45 45 NMOS W=27U L=3U M17 58 58 45 45 NMOS W=18U L=3U M18 62 54 45 45 NMOS W=9U L=3U M19 54 54 45 45 NMOS W=9U L=3U .MODEL NMOS NMOS LEVEL=2 LD=0.250000U TOX=417.000008E-10 +NSUB=6.108619E+14 VTO=0.825008 KP=4.919000E-05 GAMMA=0.172 +PHI=0.6 UO=594 UEXP=6.682275E-02 UCRIT=5000 CGBO=3.848530E-10 +DELTA=5.08308 VMAX=65547.3 XJ=0.250000U LAMBDA=6.636197E-03 +NFS=1.98E+11 NEFF=1 NSS=1.000000E+10 TPG=1.000000 +RSH=32.740000 CGDO=3.105345E-10 CGSO=3.105345E-10 +CJ=9.494900E-05 MJ=0.847099 CJSW=4.410100E-10 +MJSW=0.334060 PB=0.800000 .MODEL PMOS PMOS LEVEL=2 LD=0.227236U TOX=417.000008E-10 +NSUB=1.056124E+16 VTO=-0.937048 KP=1.5000E-05 GAMMA=0.715 +PHI=0.6 UO=209 UEXP=0.233831 UCRIT=47509.9 CGBO=5.292375E-10 +DELTA=1.07179 VMAX=100000 XJ=0.250000U LAMBDA=4.391428E-02 +NFS=3.27E+11 NEFF=1.001 NSS=1.000000E+10 TPG=-1.000000 +RSH=72.960000 CGDO=2.822585E-10 CGSO=2.822585E-10 +CJ=3.224200E-04 MJ=0.584956 CJSW=2.979100E-10 103

+MJSW=0.310807 PB=0.800000 .TF V(53)VIN+ .AC DEC 20 1 100MEG .PROBE .END

Listing Swing Output Post Layout

VDD 48 0 DC 2.5V VSS 45 0 DC -2.5V VIN+ 23 0 sin 0 +1m VIN- 19 0 sin 0 -1m CL 53 0 10pF CC 53 62 1807.2FF M2 53 60 48 48 PMOS W=17U L=3U M3 53 60 48 48 PMOS W=17U L=3U M4 53 60 48 48 PMOS W=17U L=3U M5 60 60 48 48 PMOS W=18U L=3U M6 42 60 48 48 PMOS W=9U L=3U M7 59 59 60 48 PMOS W=30U L=3U M8 59 59 60 48 PMOS W=30U L=3U M9 54 19 42 42 PMOS W=9U L=3U M10 54 19 42 42 PMOS W=9U L=3U M11 62 23 42 42 PMOS W=9U L=3U M12 62 23 42 42 PMOS W=9U L=3U M13 59 59 58 45 NMOS W=19U L=3U M14 53 62 45 45 NMOS W=27U L=3U M15 53 62 45 45 NMOS W=27U L=3U M16 53 62 45 45 NMOS W=27U L=3U M17 58 58 45 45 NMOS W=18U L=3U M18 62 54 45 45 NMOS W=9U L=3U M19 54 54 45 45 NMOS W=9U L=3U .MODEL NMOS NMOS LEVEL=2 LD=0.250000U TOX=417.000008E-10 +NSUB=6.108619E+14 VTO=0.825008 KP=4.919000E-05 GAMMA=0.172 +PHI=0.6 UO=594 UEXP=6.682275E-02 UCRIT=5000 CGBO=3.848530E-10 +DELTA=5.08308 VMAX=65547.3 XJ=0.250000U LAMBDA=6.636197E-03 +NFS=1.98E+11 NEFF=1 NSS=1.000000E+10 TPG=1.000000 +RSH=32.740000 CGDO=3.105345E-10 CGSO=3.105345E-10

104

+CJ=9.494900E-05 MJ=0.847099 CJSW=4.410100E-10 +MJSW=0.334060 PB=0.800000 .MODEL PMOS PMOS LEVEL=2 LD=0.227236U TOX=417.000008E-10 +NSUB=1.056124E+16 VTO=-0.937048 KP=1.5000E-05 GAMMA=0.715 +PHI=0.6 UO=209 UEXP=0.233831 UCRIT=47509.9 CGBO=5.292375E-10 +DELTA=1.07179 VMAX=100000 XJ=0.250000U LAMBDA=4.391428E-02 +NFS=3.27E+11 NEFF=1.001 NSS=1.000000E+10 TPG=-1.000000 +RSH=72.960000 CGDO=2.822585E-10 CGSO=2.822585E-10 +CJ=3.224200E-04 MJ=0.584956 CJSW=2.979100E-10 +MJSW=0.310807 PB=0.800000 .PLOT TRAN V(53) .TRAN 1us 20Ms .PROBE .END

Listing Slew Rate Post Layout

VDD 48 0 DC 2.5V VSS 45 0 DC -2.5V VIN+ 23 0 PWL (2U 0 2.01US -2.5V 1MS -2.5V) VIN- 19 0 DC 0 CL 53 0 10pF CC 53 62 1807.2FF M2 53 60 48 48 PMOS W=17U L=3U M3 53 60 48 48 PMOS W=17U L=3U M4 53 60 48 48 PMOS W=17U L=3U M5 60 60 48 48 PMOS W=18U L=3U M6 42 60 48 48 PMOS W=9U L=3U M7 59 59 60 48 PMOS W=30U L=3U M8 59 59 60 48 PMOS W=30U L=3U M9 54 19 42 42 PMOS W=9U L=3U M10 54 19 42 42 PMOS W=9U L=3U M11 62 23 42 42 PMOS W=9U L=3U M12 62 23 42 42 PMOS W=9U L=3U M13 59 59 58 45 NMOS W=19U L=3U M14 53 62 45 45 NMOS W=27U L=3U M15 53 62 45 45 NMOS W=27U L=3U M16 53 62 45 45 NMOS W=27U L=3U 105

M17 58 58 45 45 NMOS W=18U L=3U M18 62 54 45 45 NMOS W=9U L=3U M19 54 54 45 45 NMOS W=9U L=3U .MODEL NMOS NMOS LEVEL=2 LD=0.250000U TOX=417.000008E-10 +NSUB=6.108619E+14 VTO=0.825008 KP=4.919000E-05 GAMMA=0.172 +PHI=0.6 UO=594 UEXP=6.682275E-02 UCRIT=5000 CGBO=3.848530E-10 +DELTA=5.08308 VMAX=65547.3 XJ=0.250000U LAMBDA=6.636197E-03 +NFS=1.98E+11 NEFF=1 NSS=1.000000E+10 TPG=1.000000 +RSH=32.740000 CGDO=3.105345E-10 CGSO=3.105345E-10 +CJ=9.494900E-05 MJ=0.847099 CJSW=4.410100E-10 +MJSW=0.334060 PB=0.800000 .MODEL PMOS PMOS LEVEL=2 LD=0.227236U TOX=417.000008E-10 +NSUB=1.056124E+16 VTO=-0.937048 KP=1.5000E-05 GAMMA=0.715 +PHI=0.6 UO=209 UEXP=0.233831 UCRIT=47509.9 CGBO=5.292375E-10 +DELTA=1.07179 VMAX=100000 XJ=0.250000U LAMBDA=4.391428E-02 +NFS=3.27E+11 NEFF=1.001 NSS=1.000000E+10 TPG=-1.000000 +RSH=72.960000 CGDO=2.822585E-10 CGSO=2.822585E-10 +CJ=3.224200E-04 MJ=0.584956 CJSW=2.979100E-10 +MJSW=0.310807 PB=0.800000 .PLOT TRAN V(53) .TRAN 1us 5us .PROBE .END

106

Dari Plot Gain dan Phase Margin di atas nampak bahwa : •

Gain Open Loop pada frekuensi rendah ( AOL) = 75,496 dB

•

Frekuensi Unity – gain ( fU ) = 1,5783 Mhz

•

Phase Margin ( PM ) Î 180 – 117,004 = 62,992 0

107

Dari Plot swing tegangan output ( Post Layout ) diatas nampak bahwa VOUT, MAX = 2,4655 V , dan VOUT, MIN = -2,4097 V

108

Dari Plot Slewrate (Post – Layout) diatas maka dapat ditentukan bahwa slewratenya adalah : SR =

V 633,962 − 10,498 = 3,071 uS 10,701 − 10,498

109

BAB X KESIMPULAN

Dari urutan – urutan langkah perancangan IC analog, khususnya op-amp yang telah dibahas pada bab terakhir, maka dapat ditarik kesimpulan bahwa dalam proses perancangan ini pasti terjadi pengulangan desain atau yang disebut iterasi. Iterasi terus dilakukan sampai semua spesifikasi dapat terpenuhi dengan baik. Berikut ini adalah diagram alir proses perancangan op-amp :

START

MEMBUAT DESAIN PLAN

SIMULASI DENGAN SPICE

TIDAK APAKAH SPESIFIKASI TERPENUHI ?

YA

MENGGAMBAR LAYOUT & EKSTRAKSI

SIMULASI POST-LAYOUT DENGAN PSPICE

APAKAH SPESIFIKASI TERPENUHI ?

YA

FINISH

110

TIDAK

Dari Hasil Simulasi rancangan dan hasil Simulasi Post layout ternyata tidaklah menghasilkan suatu perbedaan yang sangat nyata. Nampak bahwa hampir semua spesifikasi yang dapat dipenuhi pada rancangan, ternyata juga dipenuhi oleh Post Layout. Agar lebih dapat memperoleh perbandingan yang nyata akan hal ini maka silakan perhatikan table di bawah ini .

No

Spesifikasi

1

Gain Open Loop pada frek rendah

2

Frekuensi Unity - Gain

3

Phase Margin

4

Slew Rate

5

Swing Output Maksimum Swing Output Minimum

6

Disipasi Daya

Rancangan

Post Layout

Pemenuhan Spec

75,034 dB

75,496 dB

Terpenuhi

1,6114 Mhz

1,578 Mhz

Terpenuhi

62,148

62,992

Terpenuhi

3,09 V/us

3,071V/us

Terpenuhi

2,479 V

2,4655 V

_-2,457 V

_-2,4655 V

Terpenuhi

1,66E-04 W

1,97E-04 W

Terpenuhi

Demikianlah urutan – urutan langkah pendesainan suatu rangakaian IC analog, khususnya op-amp. Langkah – langkah ini hendaknya dilakukan secara berurutan, dengan demikian dapat mengeliminir kesalahan – kesalahan yang mungkin terjadi secara maksimal. Selamat mencoba dan sukses selalu.

111