DESAIN RANCANGAN ALGORITMA DAN ARSITEKTUR DARI MODEL RANCANGAN PROSESOR TERTANAM HEYRMAN MENGGUNAKAN PERANGKAT LUNAK SYNDEX6.8.5 CAD Sri Cahyo Kasihono, 21104992 Mahasiswa Sarjana Strata Satu (S1) Jurusan Sistem Komputer, Fakultas Ilmu Komputer Universitas Gunadarma
[email protected]
ABSTRAK Pada tahun 2005 Barthelemy Heyrman (Universitas Bourgogne Prancis) melakukan penelitian dan menghasilkan suatu model rancangan prosesor tertanam yang menekankan skalabilitas, fleksibilitas dan performa yang tinggi. Pada skripsi ini, penulis membuat dan membahas bagaimana rancangan algoritma dan arsitektur dari model rancangan Heyrman hingga mendapatkan suatu skrip program berupa file m4 dan m4x menggunakan perangkat lunak SynDEx-6.8.5 CAD yang pada akhirnya digunakan dalam pembuatan chip. Kata Kunci : Heyrman, Algoritma, Arsitektur, SynDEx-6.8.5
yang memiliki jalur bus 64 byte
PENDAHULUAN
menggunakan
bantuan
perangkat
Rancangan algoritma Heyrman ini
lunak SynDEx-6.8.5 CAD yang hasil
membagi data dengan kemampuan
akhirnya berupa kode yang telah
bus hingga mencapai 4096 byte,
digenerate dari rancangan hubungan
dalam hal ini berupa gambar ke
algoritma dan arsitektur tersebut.
dalam beberapa prosesor elemen
Penulis
1
membuat
rancangan
algoritma
berupa
proses
RUMUSAN MASALAH
multiplekser, proses pembagian data pada 8 prosesor elemen, proses
Bagaiman pembuatan skrip program
pengolahan
prosesor
rancang algoritma dan arsitektur dari
elemen dan proses penyatuan data
model rancangan Heyrman untuk
pada
Sedangkan
dapat menyimpan data pada memori
perancangan arsitektur terdiri dari
dalam waktu yang singkat sehingga
rancangan media transmisi, arsitektur
tidak terjadi kemacetan pada sistem.
data
pada
memori.
pada setiap prosesor elemen dan arsitektur utama untuk proses lainnya selain prosesor elemen. Ketika ada data,
maka
data
tersebut
diteruskan pada proses
TINJAUAN PUSTAKA
akan
pembagian
General pupose prosesor adalah
data untuk 8 prosesor elemen yang
prosesor yang dapat mengerjakan
datanya sama besar. Pada prosesor
segala macam pekerjaan dan dapat
elemen akan dilakukan penambahan
melakukan proses dengan perangkat
delay
yang
pendukung
setiap
prosesor
berbeda-beda
seperti
pada
CPU
dengan
(Central Procesing Unit). Spesifik
maksud agar data tidak memasuki
purpose prosesor adalah prosesor
memori secara bersamaan. Maka
yang hanya dapat melakukan satu
data masuk memori dengan ukuran
macam
yang kecil dan tidak dalam waktu
paralel adalah metode komputasi
yang bersamaan. Setelah algoritma
yang
dan arsitektur dapat berjalan secara
beberapa bagian kecil sub proses
real-time maka akan mendapatkan
kompulasi dimana sub komputasi
kode program berupa file m4 dan
dijalankan
m4x dengan cara generate code pada
berbeda secara bersamaan dan saling
SynDEx, kode hasil generate inilah
berinteraksi satu dengan yang lain
yang nantinya akan digunakan dalam
untuk
pembuatan
komputasi.
chip
elemen
untuk
(Multi-Processor
System on Chip) .
pekerjaan membagi
pada
saja. beban
kedalam
prosesor
menyelesaikan Multi
Prosesor
yang
masalah
prosesor
yaitu
sistem dengan prosesor jamak yang
2
identik yang dapat memilih proses
Multikomponen
apa saja yang akan dijalankan dari
(programable
ready queue jadi dapat dikatakan
programable).
independen tetapi prosesor harus di
arsitektur dan
Spesifikasi
non-
karateristik
synchonize agar prosesor tidak saling
algoritma, real-time, distribusi
berebut mengeksekusi proses yang
dan penjadwalan.
sama. Untuk aplikasi pada penulisan
ini mengunakan Aplikasi real time
Algoritma
multikomponen
(manual atau otomatis).
yaitu aplikasi yang memiliki dibatasi
Visualisasi dari diagram waktu
oleh rentang waktu dan memiliki
yang disimulasikan secara real-
tenggat waktu (deadline) yang jelas
time.
dengan respon
yang
cepat dan
ketepatan pelaksanaan instruksi / tugas. Pada mulanya oleh Heyrman
PERANCANGAN DAN
pemodelan
PENJELASAN
mengunakan
C++
mengunakan library dari VHDL. VHDL
menterjemahkan
model
Penjelaskan bagaimana pembuatan
arsitektur sistem C yang sedang
rancangan simulasi dari prosesor
berjalan. Kode VHDL tersebut akan
paralel
diterapkan dalam 0,35µm CMOS,
komputasi berupa pengolahan image
proses mengunakan perangkat lunak
yang hasilnya disimpan pada register
Menthor Graphics. Sedangkan dalam
memori
penulisan
rancangan
ini
algoritma menggunakan
dalam
pembuatan
dan perangkat
arsitektur lunak
algoritma
menyelesaikan
merupakan
arsitektur tertanam
model jaringan yang
dikembangkan oleh heyrman pada tahun 2005.
yang dimiliki antara lain : Aplikasi
yang
multiprosesor
SynDEx-6.8.5 CAD dengan fitur
dalam
sebagai
directed acyclik graph (dag).
3
Gambar 3 Kondisi i=0 dan i=8
Blok jaringan merupakan blok yang bertugas membagi pekerjaan dalam
Gambar 1 Model Arsitektur Jaringan
hal ini adalah data kepada setiap
Multiprosesor Tertanam [Heyrman 2005]
prosesor elemen (8 prosesor elemen) Algoritma
Rancangan
dengan jumlah dan kapasitas yang
Prosesor
sama
Paralel
MASUK AN (IMAGE / MEMOR
KONDIS I
JARING AN
KELUAR AN (MEMORI )
REGIST ER
PROSES OR ELEME N
melalui
koneksi
TCP.
Gambar 4 Algoritma Fungsi Terminal Gambar 2 Blok Algoritma Rancangan Prosesor Paralel
Blok
masukan
terdiri
dari
dua
masukan yaitu masukan yang berasal dari memori dan masukan berupa image, memiliki
masukan prioritas
berupa utama.
image Blok
Gambar 5 Algoritma Fungsi Divnetwork
kondisi terdiri dari 2 kondisi yaitu
Blok prosesor elemen merupakan
ketika tidak terdapat data pada port i
tempat pemprosesan sub bagian data
(i=0) maka data pada port bus akan
sebelum masuk memori, pada bagian
diteruskan dan kondisi ketika pada
ini hanya menambahkan waktu tunda
port i terdapat data (i=8) maka data
(delay) dengan maksud agar keluaran
akan diteruskan ke blok selanjutnya.
data dari prosesor elemen tidak 4
bersamaan masuk
sehingga
memori
ketika tidak
data secara
bersamaan.
Gambar 8 Window Definisi Utama Algoritma
Arsitektur Rancangan Prosesor
Gambar 6 Algoritma Fungsi Processor
Paralel
Blog register merupakan tempat
Media Komunikasi
sementara data dikumpulkan dan disatukan
dari
setiap
keluaran
prosesor elemen sebelum data yang
Operator Utama
Operator
telah lengkap disimpan pada memori Gambar 9 Blok Arsitektur Rancangan
tetap yang bersifat non-volatil.
Prosesor Paralel
Blok
operator
merupakan
blok
dimana algoritma akan ditempatkan pada sebuah rancangan arsitektur untuk menghasilkan kode dalam bentuk file m4. Blok komunikasi sebagai media penghubung untuk Gambar 7 Algoritma Fungsi Register
berkomunikasi
Blok keluaran adalah merupakan bersifat
operator
arsitektur yang telah ditambahkan
memori utama dimana data akan disimpan
antar
algoritma.
non-volatil.
Arsitektur
utama
merupakan window arsitektur utama
Algoritma utama dimana tempat
dimana
menyatukan seluruh bagian blok
operator
komunikasi
sehingga dapat saling terhubung
saling
untuk dapat berkomunikasi dalam
berhubungan
komunikasi.
tujuan penyimpanan data.
5
berada
dan
media
untuk
dapat
melakukan
arsitektur
untuk
menjelaskan
hubungan antara algoritma dengan arsitektur.
Gambar 10 Window Utama Arsitektur
Komponen Perangkat Lunak Gambar 12 Algoritma Interupsi PE8
Komponen
perangkat
menghubungkan
lunak
algoritma
Warna kuning sebagai algoritma
dan
interupsi,
arsitektur yang telah dibuat dengan
algoritma
kata lain menempatkan algoritma
dan media komunikasi pendahulu,
yang dibuat ke model arsitektur yang
warna
merah
sebagai
algoritma
telah dirancang.
hasil/sucessors
dan
media
warna
hijau
sebagai
pendahulu/predecessors
komunikasi. Pembuatan Kode Dari Rancangan Pembuatan kode (m4 dan m4x) dengan cara melakukan generate code merupakan hasil akhir dari Gambar 11 Algoritma Utama Dengan
penulisan ini yang akan digunakan
Tambahan Komponen Perangkat Lunak
dalam pembuatan chip dengan cara melakukan
Simulasi Algoritma Pada
VHDL
Arsitektur
algoritma
untuk
Processor
Diagram real-time dari yang
(MPSOC).
simulasi
dijalankan
pada 6
konversi
ke
pembuatan
System
on
bahasa MultiChip
pada prosesor elemen diharapkan
KESIMPULAN DAN SARAN
tidak hanya sebatas penambahan delay tetapi dapat menambahkan
Kesimpulan
proses lainnya seperti masukan dari Berdasarkan waktu
pada
yang
penelitian
dibutuhkan
ini
luar prosesor elemen sehingga data
dalam
tidak hanya disimpan tetapi dapat
penyimpanan data dengan ukuran
dilakukan
4096 byte selama 8 detik, dengan ini
pengguna.
pemprosesan
oleh
hasil yang dicapai telah sesuai dengan teori yang diungkapkan oleh Heyrman maka dengan ini perangkat lunak
SynDEx
dapat
DAFTAR PUSTAKA
digunakan
dalam mendesain model rancangan
Abdurohman, Maman, ST. MT,
Heyrman ini dengan baik hingga
Organisasi & Arsitektur Komputer,
melakukan
Informatika, Jakarta, 2008
generate
untuk
mendapatkan kode program berupa file
m4
dan
digunakan
m4x
untuk
yang
dapat
Inria Rocquencourt Research Unit,
pengembangan
http://www-rocq.inria.fr/syndex, 16
peneliti berikutnya dalam bidang
Desember 2008
Multi-Processor System on Chip (MPSoC) .
Inria Rocquencourt Research Unit, http://www-rocq.inria.fr/~sorel/work
Saran
, 16 Desember 2008
Agar dalam penelitian berikutnya
Dr. Wibowo, Eri Prasetyo,
dapat menggunakan lebih banyak
http://eri.staff.gunadarma.ac.id/Dow
prosesor elemen sehingga kecepatan
nload/files/7722/Bart_real_time_ima
dalam menyimpan data dapat lebih
ging.pdf, 27 Januari 2009
ditingkatkan
lagi
karena
pada
penelitian ini hanya menggunakan 8 prosesor elemen. Proses yang terjadi
7
Wikimedia Foundation, inc,
http://bebas.vslm.org/VOG/kuliah/Si
http://id.wikipedia.org/wiki/prosesor,
stemOperasi/2004/51/produk/sistemo
11 Februari 2009
perasic 39.html, 11 Februari 2009.
Lembaga Ilmu Pengetahuan
Ratnasari, Lilis, ST,
Indonesia,
http://ratnasari.staff.gunadarma.ac.id/
http://www.lipi.go.id/1014224400/da
Download/files/6808/REAL+TIME+
ta/1123986635, 11 Februari 2009.
MULTITASKING.doc, 11 Februari 2009.
8
