4.1 Digitální integrované obvody TTL
ivst
Vstupní charakteristika iVST(uVST)
2 mA
Základní stavební jednotkou je logický člen NAND
1 -1
1
0
2
3
4
+5 V
7400
R1 4K
R2 1K6
R4 130R
ivst T2
D
ivýst
B
uA
uB
uvst
tranzistor T2 uzavřen ic1= 0
-2
SN74ALS00 M74HCT00
T3
DB R3 1K
uvýst
vstupní proud ivst = iB1 = (UC-uBE1)/R1
-3
-4
Philips 74AHCT00 DA
vstup je spojen se společným vodičem
-1
Příklady technologického řešení: T4
T1 A
5V
odpovídající část vstupní charakteristiky má přibližně řibliž ě přímkový ří k ý charakter h kt se směrnicí ě i í iVST/uVST ≈ 1/R1
-5 5
http://www.nxp.com/all_datasheets/index.html -6
Uc = 5 V -7
& A =
1
2
ivst
zvyšování vstupního napětí
2 mA
tranzistor T2 se začíná otvírat, protože do jeho báze začíná vtékat proud
1 -1
0
1
2
3
4
5V
uvst
rozhodovací (prahové) vstupní napětí je 1,3 až 1,5 V
-1
při iVST = 0 mA veškerý proud rezistorem R1 teče do báze T2
-2
T2 a T3 v saturaci, uB2=(1,3 až 1,5) V
-3
T1 přechází do inverzního režimu, při iVST = p , 0 mA bude mezi C a E minimální napětí, pro UT ≈ 25 mV, αN = 0,98 bude uCES1 ≈ -0,5 mV
1 + h21E 1 uces1 = −U T ⋅ ln = −U T ⋅ ln h21E αN 3
-4
-5
-6
-7
další zvyšování vstupního napětí proud T1: iVST ≈ βi.iB1 = βi(UC-3uBE)/R1 = 18 μA při dalším zvyšování vstupního napětí se proud téměř nemění, až při napětí 7 až 8 V dochází k průrazu přechodu emitor-báze T1, při kterém musí být vstupní proud omezen na 1 ažž 3 mA A proto maximální vstupní napětí udává výrobce 5,5 V.
4
1
Výstupní charakteristika iVÝST(uVÝST) ivýst
ivst
uVÝST = 0
pro kladná napětí
50 mA 2 mA
40 1 -1 1
1
0
2
3
4
záporná p vstupní p napětí p
5V
T3 nasycen, charakteristika iC3(uCE3) určuje průběh výstupní charakteristiky logického členu
stav 0 na výstupu
30
20
uvst
až do –0,7 V lineární tvar charakteristiky
-1
10 -1
zápornější napětí => otvírá se dioda DA, resp. DB a spolu s otevřeným T1 určuje tvar charakteristiky
-2
-3
2
3
4
5V uvýst
malé výstupní proudy: uVÝST = uCES3 ≈ 0,1 V při zvyšování výstupního proudu roste výstupní napětí
-20
stav 1 na výstupu
-30
maximální i ál í velikost lik t vstupního t íh proudu d je j omezena z důvodu ztrátového výkonu na 10 až 15 mA
-6
1
-10
-4
-5
0
RVÝST je určen odporem nasyceného tranzistoru T3 (10 až 15 Ω)
-40
iVÝST ≈ 140 mA přechází T3 z nasyceného do aktivního režimu => výstupní napětí prudce vzrůstá
-50
-7
5
6
stav pro logickou 1 na výstupu výstupní charakteristika je určena charakteristikou tranzistoru T4 ivýst
40
50 mA
stav 0 na výstupu
40
30
uVÝST = 0
10 0
1
2
3
4
-10
-20
stav 1 na výstupu ý t
pro záporná napětí
20
5V uvýst
-30
při velkých výstupních napětích teče výstupem minimální kladný proud , T4 je uzavřen iVÝST ≈ 40 μA
stav s a 0 na výstupu
30
20
-1
při dalším snižování se T4 dostává do aktivního režimu a RdVÝST klesá z MΩ na 70 až 80 Ω
ivýst
50 mA
v oblasti záporných napětí závisí průběh charakteristiky na vlastnostech substrátové diody mezi kolektorem T3 a společným vodičem
10 -1
0
-20 20
-50
7
3
4
5V uvýst
-40
-50
2
-10
-30
-40
1
při uVÝST = (3,3 až 3,5 V) → iVÝST = 0 mA zbytkový proud tranzistoru T4 se kompenzuje z T3
stav 1 na výstupu
v oblasti menších výstupních napětí je T4 v nasyceném stavu a RdVÝST ≈ 160 Ω zkratový proud při uVÝST < 0 V se opět uplatňuje substrátová dioda na výstupu 8
2
Převodní charakteristika TTL uVÝST(uVST)
Čtyři typické oblasti: a) malá vstupní napětí (0,6 až 0,8 V) → uVÝSTH = 3,3 až 3,7 V
U c= 5 V & =
uvýst
5V
1
V
uvýst
tvar charakteristiky: - velikost napájecího napětí - charakter připojené zátěže - pracovní teplota obvodu
4
c) při uVST ≈ 1,3 V se začíná otevírat i výstupní tranzistor T3 a poněvadž je připojen paralelně k rezistoru R3 a jeho vstupní odpor RVST klesá, zvětšuje se zesílení T2 úměrně poměru - R2/(R3||RVST3), charakteristika je velmi strmá
5V
4
3
3
šrafování vyznačuje zakázané oblasti, do kterých pro daná vstupní napětí (uVSTL < 0,8 V a uVSTH > 2 V) nesmíí výstupní ý í napětí ěí uVÝST zasáhnout
2
1
0
b) při zvětšování uVST se otvírá T2 a jeho napěťové zesílení –R2/R3 ≈ -1,4 udává přibližně sklon převodní charakteristiky v oblasti klesajícího uVÝST
1
2
3
4
2
1
0
5V
1
2
uvst
3
4
5V uvst
d)) další zvětšování uVST způsobí p rychlý pokles výstupního napětí na hodnotu saturačního napětí výstupního tranzistoru T3, na výstupu členu je typické napětí uVÝSTL ≈ 0,2 V
9
10
rychlá změna uVÝSTL
Dynamické parametry
při zpětném snižování vstupního napětí v okolí uVST ≈ 1,3 V je dynamickým jevem, kdy se tranzistor T4 otevírá dříve, než stačí přejít tranzistor T3 ze stavu nasycení do stavu zahrazení, po určitou dobu tedy vedou tranzistory T3 a T4 současně a výstupním obvodem protéká zkratový proud,
obvodů TTL udává výrobce nepřímo, a to pomocí typických časových zpoždění ždě í reakce k výstupu ýt logického l i kéh členu čl při ři skokové k k é změně ě ě logické l i ké hodnoty vstupního signálu např. pro řadu TTL udává výrobce TI dobu zpoždění reakce (zdržení) logického členu při přechodu z úrovně L na úroveň H hodnotou tPLH < 22 ns
vrcholová hodnota zkratového proudu dosahuje u standardní řady TTL 54/74 TTL až 25 mA, doba trvání tohoto proudového impulsu závisí na velikosti kapacitní zátěže výstupu a strmosti hrany budicího vstupního napětí
11
a ppři ppřechodu z úrovně H na úroveň L hodnotou tPHL < 15 ns
12
3
+5V
74S00
Další varianty obvodů TTL
R1 2K8
R2 900R
R4 50R
T5
vyvinuty s cílem: - buď zmenšit příkon, - nebo zmenšit zpoždění signálu, signálu - nebo v optimálním případě zmenšit i příkon i zpoždění.
T1
T5
A
T2
Y
B
T3 R3 500R DA
tak vznikly v řadě 54/74 varianty L, LS, ALS, H, S, AS, z nichž dnes mají největší uplatnění moderní zdokonalené varianty ALS a AS podstatné omezení rychlosti obvodů TTL vyplývá z časového zpoždění, které je nutné pro přechod tranzistoru z nasyceného stavu do stavu zahrazení rychlé logické obvody TTL proto používají ke zvýšení rychlosti Schottkyho tranzistory, což jsou tranzistory, mající mezi kolektor a bázi připojenu Schottkyho desaturační diodu, která zabraňuje přechodu tranzistoru do nasycení 13
R4 250R
R5 3K5
DB T6
• rychlost členu je zvýšena zmenšením odporu jeho pracovních rezistorů • jiná konfigurace výstupního obvodu pro 1 (vlivem T4, T5 v Darlingtonově dvojici se snižuje výstupní dynamická na hodnotu asi 10 Ω při výstupním signálu • náhrada rezistoru R3 aktivním obvodem s T6 a R3, R4 (tento obvod urychluje otevírání tranzistoru T3, omezuje přesycování báze T3 nadměrným proudem, je-li T3 otevřen, zlepšuje teplotní chování obvodu, neboť snižuje závislost dynamických parametrů na teplotě a zlepšuje tvar převodní charakteristiky) 14
Vnitřní zapojení obvodu 74ALS00 +5V R1 37K
R2 50K
T1A
R7 50R
R3 14K
T2
Výkonnost logických hradel TTL
T6
A T7
D2A R4 5K D1A
B
T3
Y
T1B
T5 R5 2K8
R6 5K6
D2B T4 D1B
15
td
průměr časové zpoždění
Pd
příkon na jeden člen
fm
maximální kmitočet 16
4
Digitální integrované obvody IIL Integrovaná injekční logika IIL (Integrated Injection Logic) využívá k proudovému buzení bipolárních spínacích tranzistorů injekci minoritních nosičů proudu do báze pomocí injektoru tvořeného tranzistorem PNP a nikoliv klasického buzení ze zdroje napájecího napětí přes sériový rezistor. Tím značně klesá ztrátový výkon a tedy i potřebný příkon obvodu a současně se podstatně zvyšuje počet součástek, které lze na čipu téže plochy integrovat. Kolektor injekčního tranzistoru T1 je INJ spojen s bází vícekolektorového I tranzistoru T2, báze tranzistoru T1 je T současně emitorem tranzistoru T2. Y 1 E it tranzistoru Emitor t it T1 (laterální (l t ál í tranzistor t it Y Y X Y Y Y Y PNP) slouží jako injektor nosičů náboje. T Y X Difuzí se minoritní nosiče dostávají do kolektorového obvodu tohoto tranzistoru a tím i do báze tranzistoru T2 (vícekolektorový tranzistor NPN).
Základní logickou funkcí obvodu je inverze logického signálu z jednoho společného vstupu (báze T2) na několik výstupů (kolektory T2). Požadované další logické funkce se u obvodů IIL vytvářejí vhodným spojováním jejich výstupů podle pravidel Booleovy algebry. Příklady spojování elementárních spínacích obvodů IIL pro získání logických funkcí NAND a NOR. Je zde schematicky naznačeno spojení dvou elementárních členů pro vytvoření klopného obvodu typu RS.
N
A
1
1
2
A
AB 1
B
1
A.B=A+B
AB A.B
1
B
1
a
b
S1 S2 S3
1
R1 R2 R3
1
Q
Q
c
17
18
Převodník TTL/IIL Ztrátový výkon (a tedy i nutný příkon) je u obvodů IIL velmi malý. Velikost napájecího proudu určuje dobu zpoždění signálu při průchodu hradlem. Závislost mezi proudem IN a výsledným zpožděním je pro normalizovanou hodnotu zpoždění tpd/tpd0. Vztažná hodnota zpoždění je přibližně tpd0 = 10 až 20 ns. tpd tpd0
10 000
1000
100
10
1
0,1 0,001
R1 10K
Protože vstupní napětí injektoru je přibližně konstantní, uINJ ≈ 0,85 V (je to úbytek napětí uEB1 na propustně pólovaném přechodu EB tranzistoru T1), bude ppříkon jjednoznačně dán průměrnou hodnotou napájecího proudu IN injektoru. U čipů připadá na jeden z n logických členů průměrný proud IN/n.
100 000
0,01
0,1
1
10
100
1000 μA
19
uVST TTL
T
uVÝST IIL
D R2 10K
20
IN
5
Logické obvody v technologii ECL
T 11
T 12
T 13
T2
u22 (OR)
u21 (NOR)
UR (- 1,175 V )
T5
u12
R3 1K18
u13
a
R4 1K5
U E E = - 5,2 V
R5 1K5
- 5,0 V
- 1,0
- 1,0
u1Hmax
0
u1Lmax UR u1Hmin
u1Lmin
u1Hmax
u1Lmax
UR u1Hmin
u1 - 0,5 V
u1 - 0,5
u2
D1
R6 2K
–5,2 V b
R8 2K36
U E E = - 5,2 V
u2
- 0,700 V
u2Hmax
- 0,850 V
u1Hmax
u2Hmin
u2Hmax
- 1,0 V
NOR
- 1,175 V
- 1,500 V
ECL (emitter-coupled logic), bipolární tranzistory aktivní oblasti jako řízené přepínače proudu → vyšší rychlost, logická funkce OR, malá výstupní dynamická impedance přibližně 2 až 8 Ω, výstupní signály navzájem inverzní, stabilní referenční stejnosměrné napětí UR = -1,175 V 21 napájecí napětí logických obvodů ECL UEE = -5,2 V
0
- 0,5 V
UR - 1,175 V D2
u 11
- 1,0
- 0,690 V
2 až 8 Ω
T3
- 1,5
- 1,025 V
OR
- 5,0 V
- 1,175 V
R7 300
- 1,325 V
T4
u1Lmin
logické operace NOR nebo OR.
R2 300
- 5,2 V
R1 290
ECL - v několika typových řadách, které se značně liší odpory rezistorů, větší odpory - menší potřebný příkon, menší rychlost a naopak
- 1,800 V
- 1,0 V
UR - 1,5 V
u2Lmax u2Lmin - 1,5 V
UR OR - 1,5 V
u2Lmax u2Lmin - 2,0 V
šrafování vyznačuje toleranční oblasti, v nichž se může vyskytnout hodnota výstupního napětí u2 pro dané povolené hodnoty vstupního napětí u1; jmenovité hodnoty přitom jsou u2L = -1,58 V a u2H = -0,76 V 22
Logické obvody v technologii CMOS typické vlastnosti komplementární technologie CMOS: - původně navržena pro zařízení s omezenými kapacitami napájecích zdrojů, - velký rozsah napájecích napětí, - jednoduché napájení, - velmi malý příkon ve statickém režimu - velká šumová imunita, která se zvětšuje se zvětšujícím se napájecím napětím, - velký logický zisk, - relativně malé časové zdržení při přenosu ze vstupu na výstup (u obvodů HCMOS srovnatelné s obvody ALS TTL), - velký lký rozsah h pracovních í h teplot, t l t - ochrana všech vstupů a výstupů proti přepětí
Základní invertor v technologii CMOS dva tranzistory pracující v obohacovací módu činnosti T1 – vodivostní kanál typ N T2 – vodivostní kanál typ P při uVST = H nebo L je klidový proud velmi malý (nA) diody slouží jako ochrana proti vlivům statické elektřiny a proti přepólování
standardní řada obvodů 4000/4500 a 14000. 23
rozsah napájecích napětí 3 až 18 V (řada 4000/4500)
24
6
Převodní charakteristika CMOS uO
14 V
UDD = 15 V
Tvar těchto charakteristik je podmíněn postupným přechodem tranzistoru T1 z aktivní oblasti jeho výstupních charakteristik (vějířovitě se rozbíhající soustava charakteristik v okolí počátku souřadnic, vyznačujících se velkou strmostí) přes oblast proudové saturace (téměř přímkové charakteristiky charakteristiky, prakticky rovnoběžné s osou napětí) do stavu zahrazení (charakteristika splývající s osou napětí tranzistorem teče jen zbytkový proud) a souběžně probíhajícím přechodem tranzistoru T2 ze stavu zahrazení přes oblast saturace do aktivní oblasti.
12
UDD = 10 V
10
8
6
uO(uI) UDD = 5 V
4
Oba tranzistory pracují s obohacením, při nulovém napětí hradla G tranzistoru vzhledem k jeho emitoru S je tranzistor uzavřen.
2
TTL
K otevření tranzistoru s kanálem typu N je třeba přivést na jeho hradlo kladné napětí UGSN převyšující jeho prahové napětí UPN. Tranzistor s kanálem typu P se otevírá záporným napětím hradla vzhledem k jeho emitoru UGSP , toto napětí musí být zápornější, než prahové napětí tranzistoru UPP.
0
2
4
6
8
10
12
14 V
uI
Převodní charakteristika pro různá napájecí napětí
25
26
UDD UDD - 0,01
18 V
12 mA
iD
uO
16
H 14
10
0,7UDD
12
UC = 15 V
8
10
nedef.
6
8 6
4
UC = 10 V
2
L
UC = 5 V 0
0,3UDD
4
2
4
8
10
12
2
14
16
0,01 V
18 V
0
2
4
6
8
10
12
14
16 V
UDD
uI
Proudový odběr hradla v závislosti na vstupním napětí
Překrytí úrovní vstupních a výstupních napětí pro přípustné hodnoty napájecích napětí 27
28
7
+ UN
+ UN
x1 y = x1 ⋅ x 2
x2
x1 y = x1 + x 2
x2
a
b
Zapojení hradel a) NOR a b) NAND
29
30
Digitální integrované obvody řady 54HC/74HC a 54HCT/74HCT konstruovány tak, aby mohly přímo nahradit obvody TTL a bez problému s nimi spolupracovat
uO
vyrobeny technologií CMOS
příkon obvodů 74HC je významný především v dynamickém provozu,
5V 4
LS00
ve statickém režimu je příkon v průměru 10 µW pro elementární hradlo,
HC00
3
uO(uI)
napájecí napětí UCC = 2 až 6 V
2
bez potíží je lze budit obvody CMOS i TTL zaručované výstupní napětí obvodů TTL uOH > 2,4 V však nebude stačit pro vybuzení obvodu CMOS při UCC = 5 V uIH > 3,5 V, je nutné použít pomocný rezistor s odporem kolem 10 kΩ připojený mezi vstup a +5 V
1
0
1
2
3
4
5V
uI
rozložení vývodů v pouzdře je shodné s obvody TTL
Převodní charakteristiky LSTTL a HCMOS
příklad obvodu 74HCT00
31
změna teploty - vliv na příkon obvodu: při zvýšení teploty z 25 °C na 85 °C se napájecí proud při UCC = 6 V zvětší z 2 µA na 20 µA (příkon se zvětší z 12 µW na 120 µW) další zvýšení na maximální přípustnou teplotu 125 °C se projeví napájecím proudem 40 µA a odpovídajícím ztrátovým výkonem 240 µW
32
8
5. ZÁSADY NAVRHOVÁNÍ DIGITÁLNÍCH OBVODŮ A SYSTÉMŮ
Digitální integrované obvody FACT řady 74AC a 74AHC napájecí napětí UCC = 2 až 6 V
0,2 mA
74AC představují skupinu rychlých obvodů CMOS se vstupními úrovněmi CMOS a posílenými íl ý i výstupy ýt CMOS (až ( ž ± 24 mA)
iI 0,1 ,
uI(iI)
praktické zkušenosti, pochopením fyzikální podstaty jevů v jednotlivých stavebních prvcích a jejich vzájemných interakcí → ukáží, které obvykle doporučované aplikační zásady je nutné v dané situaci
0
2
4
6V uI
- 0,1
- 0,2
74ACT přestavují skupinu rychlých obvodů CMOS, ale jsou upraveny tak, aby při UCC = 5 V mohly přímo pracovat s obvody TTL
dodržet a které lze obejít, popř. které vlastnosti obvykle uváděné jako nevýhodné je možné s výhodou využít k dosažení potřebného efektu. Jde především o aplikační zásady pro následující případy: 1. 2. 3. 4. 5.
vstupní proud v rozmezí vstupních napětí 0 až UCC typicky 1 μA, mimo toto rozmezí vzrůstá vlivem ochranných diod obvody FACT mají doby zpoždění stejné jako obvody ALS TTL
hazardy připojování vstupů digitálních obvodů, připojování výstupů digitálních obvodů, spoje a přenos signálů, obecné aplikační zásady,
33
34
Hazardy v kombinačních logických obvodech Základní pojmy
Vznik parazitního impulsu při statickém hazardu
Vznik hazardu - v důsledku časového zpoždění při průchodu signálu logickými členy vzniknou na výstupu obvodu při změnách vstupních signálů přechodné jevy ve tvaru impulsů (parazitní impulsy, impulsy glitch) glitch).
Očekávaný výstupní signál má mít stálou úroveň, ale při změně sledované vstupní veličiny může vlivem časových zpoždění v obvodu na výstupu vzniknout parazitní impuls opačné úrovně. úrovně
Hodnota časového zpoždění (zdržení) v logických členech závisí na teplotě, napájecím napětí apod. ⇒ jistý prvek náhodnosti v tom, zda ke vzniku uvedených impulsů, podmíněnému kombinací vhodných hodnot zpoždění, skutečně dojde nebo ne. Podle toho, zda se mění vstupní veličiny vzniká: • statický hazard, • dynamický hazard.
a
a
KLO 1- τ1 KLO2 - τ 2
f 1 (a )
f1 (a )
τ1
f (a ) f2 ( a )
KLO3
f2 (a ) τ2 f (a )
Hazardní stavy negativně působí i v sekvenčních obvodech: mohou způsobit, že na ně zareagují jen některé (rychlejší) obvody, jiné (pomalejší) na ně zareagovat nemusí a systém se tak může dostat do nepředvídatelných stavů. 35
τ
36
9
Kombinační obvody s dvoustupňovou strukturou NAND-NAND a NOR-NOR
Vznik parazitního impulsu při dynamickém hazardu Při změně vstupní veličiny očekáváme změnu veličiny výstupní. Je-li v obvodu dynamický hazard, může se odezva výstupní veličiny skládat z většího lichého počtu změn změn, tj tj. k očekávané změně se přidá ještě jeden (nebo i více) parazitních impulsů.
a a & 1
(a ) y
f 1 (a )
KLO 1- τ1
f 1 (a ) f2 (a )
KLO2 - τ 2
a
f (a )
KLO4
a
f2 (a )
f3 (a )
KLO3 - τ 3
1
f3 (a )
1
37
38
Vyšetřování hazardů
b
I
Obecně mohou vznikat parazitní impulsy u těch přechodů, kde se v mapě dotýkají dvě sousední smyčky, přičemž tento dotyk není překryt další smyčkou ⇒ tyto hazardy se odstraní doplněním smyček, které tyto dotyky překrývají.
I
1
4
5
3
2
c 7
I C
I
D
I 8
F
I 9
I
6
I E
I B
I
A
I d
Doplnění mapy o konsensus b . c zavede do mapy smyčku, která tento přechod překrývá. Tento doplňkový součin či neobsahuje b h j proměnnou ě a, takže svou jedničkovou hodnotu drží i při změně této proměnné.
logická funkce: a'
y = a ⋅b + a ⋅c + d
b
&
c
&
d
0
I
Zakreslíme-li vyšetřovanou funkci do Karnaughovy mapy, můžeme v ní hazardy lehce poznat.
1
y
Pro NAND vzniká při hazardu parazitní impuls úrovně L při klidové úrovni H, u zapojení se členy NOR je tomu naopak.
a
Příklad:
y a'
a'
(b ) f (a )
a
a'
a'
a a
y
1
&
y
y = a ⋅b + a ⋅c + d + b ⋅c
Parazitní impuls zde vzniká při změně proměnné a, je-li hodnota y = 1 způsobována buď jedničkovou hodnotou součinu a.b nebo a⋅ c , ne však hodnotou proměnné d. 39
Zcela podobnou úvahou bychom mohli rozebrat příčiny a způsob odstranění hazardů v zapojeních s obvody NOR. 40
10
Potlačení hazardů způsobem uvedeným v příkladu za cenu poněkud větší složitosti zapojení, podmínkou je použití dvoustupňového zapojení NAND-NAND nebo NOR-NOR složeného ze základních kombinačních logických obvodů, výstupní signály využíváme až po uplynutí určité doby po změně vstupních proměnných, kdy již dojde k jejich ustálení, takové vzorkování je typické pro synchronní sekvenční systémy, hazardy můžeme připustit, pokud jsme si jisti, že nemohou způsobit nepříjemnosti, v nejvyšší nouzi je možno použít filtru RC s charakterem integračního článku; toto řešení však nepatří k těm, která lze obecně doporučit, a může být příčinou jiných problémů souvisejících s prodloužením hran takto upravených signálů. 41
11
