2
FLIP-FLOP
TUJUAN : Setelah mempelajari bab ini mahasiswa diharapkan mampu : ¾Menjelaskan rangkaian dasar SR-FF dan SR-FF dengan gate ¾Membandingkan operasi dari rangkaian D Latch dan D-FF menggunakan timing diagram ¾Menguraikan perbedaan antara pulse-triggered dan edge-triggered flip-flop ¾Menjelaskan operasi rangkaian Master Slave JK-FF ¾Membuat Toggle FF dan D-FF dari JK-FF dan SR-FF ¾Menjelaskan operasi sinkron dan asinkron dari JK-FF dan D-FF menggunakan timing diagram ¾Menganalisa dan mendisain rangkaian dengan Flip-flop ed2
1
SR-FLIP-FLOP merupakan singkatan dari Set & Reset Flip-flop Dibentuk dari dua buah NAND gate atau NOR gate Operasinya disebut transparent latch, karena bagian outputnya akan merespon input dengan cara mengunci nilai input yang diberikan (latch) atau mengingat input tersebut. Set
Q’
Output
Input Reset
Q
PRESENT INPUT S R 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1
PRESENT OUTPUT Q 0 1 0 1 0 1 0 1
NEXT OUTPUT Qn 0 1 0 0 1 1 * *
COMMENT Hold Condition Flip-Flop Set Flip-Flop Reset Not Used
Cross-NOR SR Flip-Flop ed2
2
S
Q
R
Q’
Cross-NAND SR Flip-Flop PRESENT INPUT S R 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1
PRESENT NEXT OUTPUT OUTPUT Q Qn 0 0 1 1 0 0 1 0 0 1 1 1 0 * 1 *
COMMENT Hold Condition Flip-Flop Set Reset Flip-Flop Reset Set
Persamaan Next State SR-FF Q(t + ∆ ) = S (t ) + R (t )Q(t )
Not Used
State Table dari SR-FF ed2
3
PRESENT NEXT OUTPUT OUTPUT Q (t) Q (t+∆) 0 0 0 1 1 0 1 1
NILAI EKSITASI S (t) 0 1 0 d
R (t) d 0 1 0
Tabel Eksitasi dari SR-FF
S
Q
R
Q’
Simbol dari SR-FF ed2
4
Timing Diagram sebuah SR-FF Diketahui : timing diagram dari input S dan R pada sebuah SR-FF adalah seperti di bawah. Gambarkan timing diagram outputnya.
S R Q
output
S e t
H o l d
R e s e t
H H o S o l e l d t d ed2
R e s e t
H o l d
H S o e l t d 5
Gated SR-FF Rangkaian SR-FF yang diberi input tambahan : Gate Gate berfungsi mengontrol output dari SR-FF Gate/Clock merupakan rangkaian sinyal kontinyu Merupakan SR-FF sinkron (karena nilai output berubah sesuai dengan peng-aktifan input gate-nya). S
Q’
Gate enable Q R
Gated SR-FF ed2
6
G 0 0 0 0 1 1 1 1
S 0 0 1 1 0 0 1 1
R 0 1 0 1 0 1 0 1
Q Q Q Q Q Q 0 1 0
Q' Q' Q' Q' Q' Q' 1 0 0
COMMENT Hold Hold Hold Hold Hold Reset Set Unused
Gate disable
Gate enable
Tabel Fungsi dari Gated SR-FF Timing Diagram Gated SR-FF G S R Q ed2
7
Sinyal Clock Positive-edge Transition (PET)
Negative-edge Transition (NET)
Clock 1 Clock 2 Positive-edge transition : saat clock berpindah dari 0 ke 1 Negative-edge transition : saat clock berpindah dari 1 ke 0
Flip-Flop ber clock Q
Q
CLK Q’
CLK Q’
Positive-edge trigger
ed2
Negative-edge trigger
8
Clocked SR-FF S
Q
CLK R
Q’
S S 0 0 1 1
R 0 1 0 1
CLK
OUT Hold 0 1 unused
R CLK Q
Positive-edge triggered SR-FF S
Q
CLK R
Q’
S 0 0 1 1
R 0 1 0 1
CLK
OUT Hold 0 1 unused
S R CLK
Negative-edge triggered SR-FF Q ed2
9
JK-FLIP-FLOP RANGKAIAN DASAR JK-FF J
J Q’
Q
S
Q
R
Q’
atau K
Q
Q’
K
Simbol dari JK-FF
ed2
J
Q
K
Q’
10
Tabel State dari JK-FF PRESENT INPUT J (t) 0 0 0 0 1 1 1 1
K (t) 0 0 1 1 0 0 1 1
Tabel Eksitasi dari JK-FF PRESENT NEXT OUTPUT OUTPUT Q (t) Q (t+∆) 0 0 0 1 1 0 1 1
NILAI EKSITASI J (t) 0 1 d d
K (t) d d 1 0
PRESENT OUTPUT Q (t) 0 1 0 1 0 1 0 1
NEXT OUTPUT Comment Q (t+∆) 0 Hold 1 0 Set 0 1 Reset 1 1 Toggle 0
DIketahui Æ Persamaan Next State SR-FF
Q(t + ∆) = S (t ) + R(t )Q(t ) Jika : S (t ) = J (t )Q(t ) dan R(t ) = K (t )Q(t ) maka Persamaan Next State JK-FF
Q(t + ∆ ) = J (t )Q(t ) + K (t )Q(t ) ed2
11
MASTER-SLAVE JK-FF Master
J CLK K
1 2
Slave
S
Q
3
S
Q
R
Q’
4
R
Q’
Q Q’
Rangkaian Ekivalen MS JK-FF If CLK=1, gate 1 & 2 enable gate 3 & 4 disable
Master ON Slave OFF
input enable, output disable
If CLK=0, gate 1 & 2 disable gate 3 & 4 enable
Master OFF Slave ON
input disable, output enable
ed2
12
Timing diagram Clock
K
CLK
Q
J CLK
Q’
Gate 1 & 2 enable; Cycle repeats master loaded Gate 1 & 2 disable; Gate 3 & 4 enable; slave loaded from master
Simbol dari MS JK-FF
Positive-pulse triggered JK-FF Timing diagram CLK J K Q set
reset
ed2
toggle
13
Edge-triggered JK-FF
Q
J CLK
CLK
CLK
Q’
K
Q
J CLK
K
(a)
Q’
(b)
Simbol dari : a) b)
Positive-edge triggered JK-FF Negative-edge triggered JK-FF CLK
CLK
Negative-edge (HIGH to LOW)
Positive-edge (LOW to HIGH)
= HIGH to LOW
= LOW to HIGH ed2
14
JK-FF dengan input-input ASINKRON 2 4
CLK
S’D
J SD Q
15
1
CLK 16
K
RD 3
Q’ R’D
Asynchronous Set Asynchronous Reset Synchronous Hold Synchronous Set Synchronous Reset Synchronous Toggle
16 K1
R’D1 3 J1 4
14 Q’1
VCC 5
12 K2
CL’2 6 S’D1 7 R’D2 8
14
OPERATING MODE
CL’1 1 S’D1 2
15 Q1 13 GND
74LS76
11 Q2 10 Q’ 2 9 J 2
Konfigurasi pin Dual JK-FF S'D L H H H H H
R'D H L H H H H
INPUT CLK' X X
ed2
J X X l h l h
K X X l l h h
OUTPUT Q H L q H L q' 15
Timing diagram dari 74LS76 negative-edge triggered JK-FF
CLK’
2
1
0
3
S’D R’D J K Q AS
SR
SS
ed2
AR
SH
AS
SH
16
D-FLIP-FLOP
D-FF * = Data / delay Flip-flop
D-Latch (7475) 2
D
Q
16
13
EN
Q’
1
EN 0 1 1
ed2
D X 0 1
Q Q 0 1
Comment Hold Data '0' Data '1'
17
Q’0 1 D0 2
16 Q0
D1 3
14 Q’1
E2-3 4
13 E0-1
VCC 5 D2 6
12 GND
D3 7 Q’3 8
EN
15 Q 1
7475
D
11 Q’2
Q
10 Q2 9
Transparent Transparent Q=D Q=D Latch Latch
Q3
Konfigurasi pin dari Quad bistable D latch 7475
Timing Diagram dari D latch 7475
ed2
18
D-FF dengan INPUT ASINKRON 4 2
PR
D SD Q
5
3
CLK RD 1
Q’
Operating Mode Asinkron Set Asinkron Reset Not used Sinkron Set Sinkron Reset
S'D L H L H H
Input R'D CLK H X L X L X H H
D X X X h l
Output Q H L H H L
6
CLR
D-FF (7474)
CLR1 1 D1 2
14 VCC
CLK1 3
12 D2
PR1 4
D,CLK = input sinkron (data,clock) R’D, S’D = input asinkron (set,reset)
13 CLR2
74LS74
11 CLK2
Q1 5
10 PR2
Q1 6
9 Q2
GND 7
8 Q2
Konfigurasi pin Dual positive-edge triggered D-FF ed2
19
Tabel Eksitasi dari D-FF PRESENT NEXT NILAI OUTPUT OUTPUT EKSITASI Q(t+∆) Q(t) D(t) 0 0 0 0 1 1 1 0 0 1 1 1
Timing Diagram
CLK S’D R’D
Persamaan Next State D-FF
D Q AS
SR
SS
AR
SS
Q(t + ∆) = D(t )
AR
ed2
20
D-FF dari SR-FF D
D-FF dari JK-FF S
1 Q
D
CLK
CLK
R
Q’
CLK
J SD Q CLK K
RD
Q’ 1
Timing diagram dari D-FF CLK D Q ed2
21
T-FLIP-FLOP
T-FF * = Toggle Flip-flop
T-FF dari SR-FF
S T
T-FF dari JK-FF
Q
J SD Q
CLK R
1
1
Q’
CLK
CLK K
T 0 1
Q Q' Q
Comment Toggle Hold ed2
RD
Q’ 1
22
Tabel Eksitasi dari T-FF PRESENT NEXT NILAI OUTPUT OUTPUT EKSITASI Q(t+∆) Q(t) T(t) 0 0 1 0 1 0 1 0 0 1 1 1
Q(t + ∆) = Q(t )
Persamaan Next State T-FF Timing Diagram dari T-FF : T Q h o l d
t o g g l e
h o l d ed2
t o g g l e
h o l d
t o g g l e 23
Analisa rangkaian Prosedur meng-analisa rangkaian dengan Flip-flop a. Tentukan persamaan logika kombinasional untuk input-input Flip-flopnya : input S dan R untuk SR-FF, input J dan K untuk JK-FF, input D untuk D-FF dan input T untuk T-FF b. Untuk SR-FF ÆTentukan apakah S.R = 0 Catatan : Jika S.R ≠ 0, prosedur harus dihentikan. c. Cari persamaan Next State dari Flip-flop yang dicari : SR-FF Æ Q(t + ∆) = S (t ) + R(t )Q(t ) JK-FF Æ Q(t + ∆ ) = J (t )Q(t ) + K (t )Q(t ) D-FF Æ Q(t + ∆) = D(t ) T-FF Æ Q(t + ∆) = Q(t ) d. Buat Tabel PS/NS – nya e. Buat State Diagram-nya (jika perlu) ed2
24
Contoh : Carilah Tabel PS/NS dan State Diagram untuk rangkaian berikut ini : X
A J
Z
Q X
A
K
X
Q C
D
Q
A
Y C
Q
S Z
Q
R
C
Q
Clock
Jawab : Persamaan next state : D-FF Y (t + ∆) = D(t ) = A(t ) X (t )
JK-FF J (t ) = X (t ) Z (t ) K (t ) = A(t ) X (t + ∆ ) = J (t ) X (t ) + K (t ) X (t )
= X (t ) Z (t ) X (t ) + A(t ) X (t ) = A(t ) X (t ) ed2
25
SR-FF
Tabel PS/NS
S (t ) = A(t )
R(t ) = A(t )
S (t ).R (t ) = A(t ). A(t ) = 0 Z (t + ∆ ) = S (t ) + R (t ) Z (t ) = A(t ) + A(t ) Z (t ) = A(t )[1 + Z (t )] = A(t )
State Diagram
0
0
1 000 1 001 1 010 1 1 0 111 1 011 1 1 0 110 100 101 0 0 0 0
ed2
A(t)
X(t)
Y(t)
Z(t)
X(t+∆)
Y(t+∆)
Z(t+∆)
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
26
Disain/Sintesa rangkaian
Prosedur mendisain rangkaian dengan Flip-flop 1. Dengan menggunakan persamaan next state atau State Diagram yang diketahui, buatlah tabel present state/next state untuk rangkaian yang akan dibangun. 2. Tambahkan kolom pasangan eksitasi dari masing-masing Flip-flop yang akan digunakan. 3. Dengan menggunakan K-Map, carilah persamaan logika dari nilai eksitasi yang didapat 4. Buat rangkaian sesuai dengan persamaan yang didapat.
ed2
27
Contoh : Diketahui sebuah State Diagram dari rangkaian sekuensial dengan D-FF seperti dibawah ini. Gambarkan bentuk rangkaiannya. 001
0
0
000
1
0 1
111 1
0
1 1
110 0
Jawab :
011
1 0
1
010
101
A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
0 100 1
0
ed2
X 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
Tabel PS/NS Y 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
Z 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
Xn 0 0 0 1 0 1 1 1 0 1 0 1 1 1 1 0
Yn 0 1 0 0 1 0 1 1 1 0 1 1 0 0 1 1
Zn 1 0 0 1 1 1 0 0 0 0 1 0 1 0 1 1
28
Tabel PS/NS dan Nilai Eksitasi dari D-FF PI A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
PO Y 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
X 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
YZ AX
00 01 11 10
00 0 0 1 0
01 0 1 1 1
Z 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
Xn 0 0 0 1 0 1 1 1 0 1 0 1 1 1 1 0
11 1 1 0 1
NO Yn 0 1 0 0 1 0 1 1 1 0 1 1 0 0 1 1
Zn 1 0 0 1 1 1 0 0 0 0 1 0 1 0 1 1
Eksitasi Dx Dy Dz 0 0 1 0 1 0 0 0 0 1 0 1 0 1 1 1 0 1 1 1 0 1 1 0 0 1 0 1 0 0 0 1 1 1 1 0 1 0 1 1 0 0 1 1 1 0 1 1
YZ AX 00 01 11 10
10 0 1 1 0
00 0 1 1 0
YZ AX
00 01 11 10
00 1 1 1 0
01 0 1 0 0
11 1 0 1 0
Dz= AYZ + XYZ + AXY + AXY+
AY Z + A X YZ
01 1 0 0 0
11 0 1 1 1
10 0 1 1 1
Dy = AY + XY + X Z
Dx = AX Z + A X Z + AYZ + AYZ + AXZ + AXY ed2
10 0 0 1 1
29
A Y Z X Y Z A X Y A X Y A Y Z A X Y Z
X Z
X Y
A Y
A X Z A X Z A Y Z A Y Z A X Z A X Y
Gambar rangkaian
D SD Q
D SD Q
D SD Q
X
Y
Z
RD
Q’
RD
Q’
RD
Q’
Clock
ed2
30
Soal Latihan 1. Gambarkan bentuk gelombang output untuk beberapa jenis Flip-flop di bawah ini, jika diketahui bentuk gelombang inputnya adalah sebagai berikut : IN ‘1’ S
Q
1 R
Q’
‘1’
J SD Q
D SD Q
2
3
K R Q’ D
RD
PR
S
Q
4 Q’
R
Q’
‘1’
CLK
CLK IN PR
Q1, Q2, Q3, Q4 ….??
ed2
31
