Technologie číslicových obvodů Technologie výroby IO pouzdření Vyšší montážní celky
30.1.2013
O. Novák, CIE 3
1
Diode logic
30.1.2013
DL:
O. Novák, CIE 3
2
DL: nepoužívá se, nemožnost invertovat signál, degradace logických úrovní
30.1.2013
O. Novák, CIE 3
3
DTL: velký logický zdvih, šumová imunita, malá rychlost, použití v průmyslových výrobách se silným rušením
30.1.2013
O. Novák, CIE 3
4
TTL: Je-li některý ze vstupů v log0, T1 otevřen, T2 a T4 uzavřen, T3 otevřen. Jsou-li všechny vstupy v log1, T1, T3 uzavřeny, T2 a T4 otevřeny.
30.1.2013
O. Novák, CIE 3
5
TTL s pasivním výstupem (T1, T2) s aktivním výstupem (T1, T2, T3, T4) s otevřeným kolektorem (možnost montážního součinu) H-rychlá, N-normální, L-nízká spotřeba, Sse Schotkyho diodami (zabraňují saturaci transistorů), LS nízká spotřeba + Schotkyho diody
30.1.2013
O. Novák, CIE 3
6
Vstupní char akter istika inver toru TTL iA [mA]
UA
UY
UA [V]
30.1.2013
O. Novák, CIE 3
7
Př evodní char akter istika inver tor u TTL UA - vstupní napětí, UY –výstupní napětí. 0,8 V– max. hodnota UA odpovídající log. 0, 2,0 V – min. hodnota UA odpovídající log. 2,4 V – max. hodnota UY odpovídající log. 0 0,4 V– min. hodnota UY odpovídající log. 0 Ur – překlápěcí úroveň vstupního napětí
30.1.2013
O. Novák, CIE 3
8
Zatěžovací char akter istika UY[V]
3,2
2,4
0,4
10 04
30.1.2013
20 04
30 04
O. Novák
40 04
50 IY[mA] 04
9
Odběr ová char akter istika inver tor u TTL Iba [mA]
UA
UY
UA [V] 30.1.2013
O. Novák, CIE 3
10
Obvody TTL s třetím stavem
30.1.2013
O. Novák, CIE 3
11
TTL s otevřeným kolektorem
30.1.2013
O. Novák, CIE 3
12
ECL technologie emitter-coupled logic nejrychlejší logika (tp < 0,1 ns, 1995) používá bipolárních transistorů mimo oblast saturace veliká spotřeba energie (40 mW-hradlo)
30.1.2013
O. Novák, CIE 3
13
Logický člen emitorově vázaný ECTL 30.1.2013
O. Novák, CIE 3
14
P-MOS
kanál typu P historická technologie nyní se nepoužívá pro nové návrhy
N-MOS
30.1.2013
kanál typu N snadná integrace, hradla zaberou málo místa na IO obvody VLSI (paměti, mikroprocesory) H-MOS zdokonalená verse N-MOS technologie, tp = 1 ns, 1 mW/hradlo O. Novák, CIE 3
15
Př evodní char akter istika inver tor u NMOS UO [V]
A VOH = 5,8 V
VOL = 0,5 V 2,6 V = VIL 30.1.2013
B VIH = 3,4 V O. Novák, CIE 3
Ui [V] 16
NMOS technologie
NMOS hradlo NOR 30.1.2013
náhradní schéma O. Novák, CIE 3
17
Technologie CMOS
Invertor: Při přivedení napětí log. 1 na A T1 se otevře, T2 zůstane uzavřen. Při přivedení napětí 0V se otevře T2 a uzavře T1
30.1.2013
O. Novák, CIE 3
18
Technologie CMOS
Invertor kanál tranzistoru N dvakrát vodivější vůči tranzistoru s kanálem P
30.1.2013
O. Novák, CIE 3
19
Hradlo NAND v CMOS technologii
Obr. 1—20. Hradlo NAND v CMOS technologii
30.1.2013
O. Novák, CIE 3
20
Hradlo NOR v CMOS technologii
30.1.2013
O. Novák, CIE 3
21
Technologie CMOS (pokr.) Člen AND-OR-INVERT
30.1.2013
O. Novák, CIE 3
22
CMOS
transistory s kanály obou typů historicky velké zpoždění (100 ns) v současnosti tp i méně než 1 ns v klidovém stavu téměř nulová spotřeba energie
spotřeba energie ~ frekvenci změn stavů
BiCMOS
Bipolární i CMOS transistory v jednom IO Spojuje výhody obou technologií Technologicky náročné
30.1.2013
O. Novák, CIE 3
23
Technologie BiCMOS
velká rychlost velký výstupní výkon malá spotřeba v klidovém stavu zpoždění téměř nezávislé na zatížení NAND:
30.1.2013
O. Novák, CIE 3
24
Vývoj technologií - převaha CMOS
30.1.2013
O. Novák, CIE 3
25
Vývoj technologií - snižování Ucc
30.1.2013
O. Novák, CIE 3
26
Vývoj technologií - snižování Ucc
30.1.2013
O. Novák, CIE 3
27
Řady logických obvodů
30.1.2013
O. Novák, CIE 3
28
Životní cyklus logických řad
30.1.2013
O. Novák, CIE 3
29
Planární technologie výroby IO
trendy – vyšší integrace – snižování ceny – menší energetické nároky, menší tepel. ztráty, menší rozměry, snazší chlazení – vyšší rychlost zpracování signálů – universální obvody, větší série, nižší cena – zákaznické obvody
Technologické kroky v planárním procesu
růst krystalu substrátu Ingot tvořen Si a příměsemi, průměr až 20 cm, délka 50 cm , Ingot je rozřezán na plátky /wafers/ přibližně 0,2 mm tlusté. Jedna strana plátku hlazena a čištěna, čímž se připraví na další procesy závislost: čím větší průměr ingotu tím větší efektivita procesu a zároveň větší investiční náklady.
30.1.2013
O. Novák, CIE 3
30
Fotografie plátku /wafer/
30.1.2013
O. Novák, CIE 3
31
Technologické kroky v planárním procesu
Epitaxní růst růst další vrstvy Si na plátku, reaktor při 1000 stupních C. Redukce plynu SiH4 nebo SiCl4 , síla vrstvy od 5 do 25 mikrometrů, obsah příměsí PH3 pro n-polovodič, B2H6 pro p-polovodič. Příměsi jsou přimíšeny do plynu v reaktoru před redukcí
Oxidace růst pasivační vrstvy SiO2 působením vodních par : Si + H2O - > SiO2 + 2H
selektivní odstranění SiO2, maska z polymeru, ozářeno UV světlem, vyvolání, pozitivní x negativní fotorezist, omývání H2SO4, odstranění SiO2 nepokrytého polymerem , možnost vrstvení
Fotolitografie
30.1.2013
O. Novák, CIE 3
32
Technologické kroky v planárním procesu historicky nejstarší proces, difuse příměsí do exponovaného polovodiče, teplota 1000 stupňů C, expozice 1-2 hodiny, pomalé, obtížná regulace přesné teploty
Difuse
moderní metoda vnášení příměsí ostřelováním urychlenými ionty ve vakuu /30 - 200 keV/ podle požadované hloubky penetrace příměsi do exponovaného materiálu. SiO2 nepropouští ionty - selektivita
kondenzací par Al na povrchu, dodatečné odstranění nepotřebné vrstvy Al v místech, kde nemají být spoje
Testování funkčnosti označení kapičkou barvy nefunkčních IO
Pouzdření rozřezání plátku, připojení kontaktních plošek IO
Iontová implantace
Metalizace
k
vývodům pouzdra zlatými drátky, uzavření pouzdra.
30.1.2013
O. Novák, CIE 3
33
Výroba chipu 32 nm Intel
30.1.2013
O. Novák, CIE 3
34
Výroba npn transistoru SiO2 n epitaxial layer
n+
15 µm
p substrate
epitaxní růst n-vrstev (n+ silná n- slabá polovodivost) a oxidace Windows for isolation diffusion
SiO2 0,5 µm
n+
n
p
fotolitografie (maskování a leptání) vytvoření oken krytých SiO2 30.1.2013
O. Novák, CIE 3
35
Isolation islands p+ isolation n epitaxial
Cross section
pohled zeshora na n-okna odizolovaná silnou difusní p vrstvou Base diffusion p
n p
p+
n
SiO2 p
2,7 µm
n+
difuse báze (p-polovodič) 30.1.2013
O. Novák, CIE 3
36
Base regions p+ n
p
n
p
pohled zeshora po difusi báze n+ emitter diffusion
n+
n+
SiO2 µm
n p
p+ n+
Difuse n+ oblastí pro kolektor a emitor současně 30.1.2013
O. Novák, CIE 3
37
Substrate C2
Aluminium E2 p
n+
C1
B2
B1
E1
SiO2
0,7
p+
n
n+
Metalizace a pasivace SiO2 p+ n
n+ p
Pohled zeshora, předpokládáme SiO2 transparentní 30.1.2013
O. Novák, CIE 3
38
Struktura IO
30.1.2013
O. Novák, CIE 3
39
Srovnání parametrů různých technologií IO
Lattice: delay 7.5 ns CMOS hradlo (1994) 30.1.2013
O. Novák, CIE 3
40
Základní typy hradel podle výskytu v různých technologiích 30.1.2013
O. Novák: CIE5
41
Základní typy hradel podle výskytu v různých technologiích 30.1.2013
O. Novák: CIE5
42
Vývody pouzdra DIL 14
30.1.2013
O. Novák: CIE5
43
Rozložení vývodů pouzdra DIL
30.1.2013
O. Novák: CIE5
44
Typy pouzder
Dual in line (DIP) – 14 až 40 vývodů – vrtání děr do plošného spoje – levné
čtvercové po obvodu, maticové uspořádání vývodů (PGA) – až 168 vývodů (Pentium) – drahé patice
30.1.2013
SMT (surface monting technology) O. Novák, CIE 3
45
Pouzdření MP
30.1.2013
O. Novák, CIE 3
46
MCM technologie pouzdření
umístění více IO bez pouzder na křemíkovém plátku s vícevrstvými vodivými drahami oddělenými dielektrikem
podobná hustota montáže jako u hybridních IO, ale moduly optimalizované pro číslicové obvody
snížení počtu propojení mezi IO vede ke snížení počtu poruch
30.1.2013
O. Novák, CIE 3
47
SMT, Multi chip moduly
30.1.2013
O. Novák, CIE 3
48
MCM modul osazený různými IO. Těsná blízkost různých technologií přináší zvýšení hustoty montáže, snížení počtu poruch. 30.1.2013
O. Novák, CIE 3
49
Mixed technology SiP
30.1.2013
O. Novák, CIE 3
50
System On Chip další stupeň integrace Very large transistor counts on a single chip Mixed technologies on the same chip logic, analog, memory, processor Creation of reusable IP cores Hierarchical core-based design
30.1.2013
O. Novák, CIE 3
51
Trendy integrace Increased die complexity (over 500 millions transistors per die) Reduced footprint Higher pin count 10K pins Finer pitch (50 micron pitch)
30.1.2013
O. Novák, CIE 3
52
3D pouzdření paměťových IO
- nástup na trh (TI, Alcatel-Thompson,Mitsubishi) hustota bitů na kubický palec cca 83 Mbit, (40 krát větší než u stejných IO v SMT technologii) 30.1.2013
O. Novák, CIE 3
53
Desky plošných spojů
dělení podle počtu vodivých vrstev (1-12)
SMT montáž IO vede ke zvýšení hustoty prvků
Prokovené mezivrstvé spoje
pájení vlnou, lepení a vytvrzení prvků SMT
automatizace
30.1.2013
O. Novák, CIE 3
54
