STEDNÍ PRMYSLOVÁ ŠKOLA, OSTRAVA - MORAVSKÁ OSTRAVA, KRATOCHVÍLOVA 7. (studijní text)

ST EDNÍ PR MYSLOVÁ ŠKOLA, OSTRAVA - MORAVSKÁ OSTRAVA, KRATOCHVÍLOVA 7

(studijní text)

µ-PROCESOROVÁ TECHNIKA

Studijní text smí být používán pouze k výuce µ-procesorové techniky v SPŠ, Ostrava – Moravská Ostrava, Kratochvílova 7. Není dovoleno dokument jakkoliv upravovat a samostatn používat jeho ásti.

SPŠ, OSTRAVA - MORAVSKÁ OSTRAVA, KRATOCHVÍLOVA 7

1

Vývoj výpo etní techniky.............................................................................................................................. 3 Úvod ......................................................................................................................................................... 3 Vývoj výpo etní techniky......................................................................................................................... 4 Cvi ení k probrané kapitole ...................................................................................................................... 5 2 Sb rnicový systém......................................................................................................................................... 6 2.1 Princip funkce ........................................................................................................................................... 6 2.2 Cvi ení k probrané kapitole ...................................................................................................................... 7 3 Von Neumann-ova architektura..................................................................................................................... 8 3.1 Popis von Neumann-ovy architektury....................................................................................................... 8 3.2 P íklad k objasn ní funkce von Neumann-ovy architektury..................................................................... 9 3.3 Cvi ení k probrané kapitole ...................................................................................................................... 9 4 Výkonové charakteristiky – MIPS................................................................................................................10 4.1 Vývoj metod posuzování výpo etního výkonu........................................................................................10 4.2 Cvi ení k probrané kapitole .....................................................................................................................10 5 Struktury CISC a RISC.................................................................................................................................11 5.1 Zvláštnosti architektury CISC, pojetí architektury RISC.........................................................................11 5.2 Mikroprocesory s architekturou CISC, sb rnice, Cache, úzké profily.....................................................11 5.3 Systémová strategie, zp sob práce procesor RISC ................................................................................12 5.4 Cvi ení k probrané kapitole .....................................................................................................................13 6 Harvard architektura .....................................................................................................................................14 6.1 P ednosti Harvard architektury ................................................................................................................14 6.2 Modifikace Harvard architektury.............................................................................................................15 6.3 Cache v Harvard architektu e ..................................................................................................................15 6.4 Praktický p íklad......................................................................................................................................16 6.5 Cvi ení k probrané kapitole .....................................................................................................................17 7 Cache a jednotka správy pam ti ...................................................................................................................18 7.1 P ístup do pam ti se zpož ovacím efektem ............................................................................................18 7.2 Strategie virtuální Cache..........................................................................................................................19 7.3 Zrychlení prost ednictvím instruk ní Cache............................................................................................19 7.4 Cvi ení k probrané kapitole .....................................................................................................................20 8 Virtuální pam ............................................................................................................................................21 8.1 Virtuální pam ový prostor, bloky stránky segmenty .............................................................................21 8.2 Virtuální pam ové schéma .....................................................................................................................21 8.3 Cvi ení k probrané kapitole .....................................................................................................................22 9 Rysy architektury mikroprocesor Pentium .................................................................................................23 9.1 N které rysy architektury Pentium ..........................................................................................................23 9.2 Provád ní instrukcí u µ-procesoru Pentium.............................................................................................24 9.3 P edvídání skok u µ-procesoru Pentium ................................................................................................25 9.4 Pravidla párování instrukcí u µ-procesoru Pentium.................................................................................26 9.5 Technologie MMX u µ-procesor Pentium .............................................................................................27 9.6 Nástupci µ-procesoru Pentium.................................................................................................................27 9.7 Cvi ení k probrané kapitole .....................................................................................................................28 10 Pam ti pro µ-procesorovou techniku............................................................................................................29 10.1 Pam ti pro µ-procesorové systémy .....................................................................................................29 10.2 Obvody ROM, PROM, EPROM a EEPROM.....................................................................................29 10.3 Pam ti typu RWM RAM, vlastnosti a použití ....................................................................................30 10.4 Zálohování napájení pro pam ové obvody........................................................................................31 10.5 Cvi ení k probrané kapitole ................................................................................................................32 11 Podp rné obvody µ-procesor ......................................................................................................................33 11.1 Neprogramovatelné podp rné obvody ................................................................................................33 11.2 Programovatelné podp rné obvody ....................................................................................................34 11.3 Cvi ení k probrané kapitole ................................................................................................................36 12 Základní stavební moduly typického PC ......................................................................................................37 12.1 Case, základní deska, µ-procesor, pam ové moduly.........................................................................37 12.2 Disketová jednotka, harddisk, CD-ROM jednotka .............................................................................39 12.3 Grafický akcelerátor, zvuková karta, faxmodem ................................................................................42 12.4 Cvi ení k probrané kapitole ................................................................................................................44 1.1 1.2 1.3

2 / 44


1 Vývoj výpo etní techniky Klí ové pojmy: µ-procesor, výpo etní výkon, CISC, RISC, Cache. 1.1

Úvod

Bou livý rozvoj výpo etní techniky nastal ve 20. století, na po átku to byly elektromechanické analogové po íta e – byly jednoú elové (zm na programu byla komplikovaná), spolehlivost byla asto nízká, výpo etní výkon byl rovn ž malý, ale byly schopny pracovat v reálném ase. V roce 1937 vyvinul Konrad Zuse (n kdy nazývaný praotec moderních po íta ) stroj, který lze z dnešního pohledu nazvat po íta , stroj dostal ozna ení „Z1“. Po íta byl postupn modernizován a v roce 1943 vznikl jeho nástupce ozna ený „Z3“. Výkon po íta e lze charakterizovat tak, že byl schopen provést 15 ÷ 20 instrukcí za sekundu a k vynásobení dvou ísel (prameny neuvádí jakých) bylo pot eba p ti sekund. V roce 1946 byl uveden do provozu po íta nazvaný ENIAC. Obsahoval 18 000 elektronek, vážil p ibližn 30 tun a byl umíst n na ploše 135 m2. V porovnání s p edch dcem byl nár st jeho výpo etního výkonu zna ný – byl schopen realizovat až 300 násobení za sekundu. Z relativn nedávné historie lze uvést nap íklad po íta e Gray 2 a Supremum – výpo etní výkon lze charakterizovat údajem 300*106 ÷ 109 násobení za sekundu. Koncem minulého tisíciletí vyvinula a vyrobila firma IBM superpo íta ozna ený RS / 6000 SP. Je umíst n na ploše asi dvou basketbalových h iš a jeho výpo etní výkon je (dle výrobce) 12 trilion operací za sekundu. V dalším textu bude formou asové osy uveden stru ný pr ez vývojem osobních po íta : •

1968 ~ založení firmy INTEL (integrated elektronics);

•

1970 ~ vyroben µ-procesor 4004 (technologie MOS, 4-bitová architektura, 60*103 operací/sec);

•

1972 ~ vyroben µ-procesor 8008 (technologie MOS, 8-bitová architektura, 30*103 operací/sec, adresovatelný prostor RAM až 16 kB);

•

1974 ~ vyroben µ-procesor 8080 (technologie HMOS, 8-bitová architektura, 200*103 operací/sec, adresovatelný prostor 64 kB);

•

1978 ~ vyroben µ-procesor 8086 a koprocesor 8087 (16-bitová architektura, (jak uvidíme pozd ji uvád t výpo etní výkon formou po tu provedených instrukcí za jednotku asu nemá smysl), adresovatelný prostor RAM 1MB);

•

1979 ~ vyroben µ-procesor 8088, (vn jší sb rnice 8-bitová z d vodu kompatibility s již dob e zavedeným µ-procesorem 8080);

•

1983 ~ vyroben µ-procesor 80286 (kompatibilní s 8086), adresovatelný prostor RAM 16MB;

•

1984 ~ IBM prosadila PC/AT jako standard;

•

1985 ~ vyroben µ-procesor 80386 (byl dodáván v provedení SX se 16-bitovou sb rnicí a v provedení DX s 32-bitovou sb rnicí), byl k n mu dodáván koprocesor 80387;

•

1989 ~ vyroben µ-procesor 80486 (podle údaj výrobce byl 3÷5 krát rychlejší než 80386) rozvoj technologie výroby umožnil integrovat koprocesor (FPU Floating Point Unit) na ip spole n s procesorem. Mikroprocesor byl dodáván v provedení „SX“ – nefunk ní FPU a v provedení DX – funk ní FPU. Ozna ení DX2 znamenalo, že vn jší sb rnice pracuje na kmito tu rovnajícímu se 1/2 kmito tu µ-procesoru (doposud pracovala vn jší sb rnice na kmito tu 8 MHz). Ozna ení DX4 znamenalo, že vn jší sb rnice pracuje na kmito tu rovnajícímu se 1/3 kmito tu µ-procesoru;

•

1993 ~ vyroben µ-procesor PENTIUM, z d vodu možnosti patentové ochrany byl zm n n název (vlastnosti a struktura µ-procesoru bude pozd ji probrána podrobn ji);

•

1995 ~ vyroben µ-procesor PENTIUM PRO (z d vodu špatného pom ru výkon/cena nebyl na trhu úsp šný);

•

1997 ~ byla do výroby µ-procesor aplikována technologie MMX (Multi Media Extensions) 3 / 44

SPŠ, OSTRAVA - MORAVSKÁ OSTRAVA, KRATOCHVÍLOVA 7 Po µ-procesoru PENTIUM p išly na trh µ-procesory PENTIUM II, III a 4. Firma Intel provedla u µ-procesor revizi jádra a jejím výsledkem byla úspora plochy na ipu (relativn 5%÷9%, absolutn 104 mm2 95mm2). To umožnilo zv tšit cache L2, nebo zmenšit rozm ry ipu (lepší výt žnost, nižší p íkon, vyšší pracovní kmito et). Alternativn byly do výroby zavedeny µ-procesory pod ozna ením CELERON, p vodn byly vyráb ny bez pam ti L2 Cache. Mikroprocesory této t ídy byly cenov dostupn jší, ale jejich výpo etní výkon byl i vlivem nízkého kmito tu vn jší sb rnice (pouze 66MHz) nižší. K dalším µ-procesor m od firmy Intel pat í Merced (pozd ji p ejmenovaný na Itanium a jeho nástupce Itanium 2). Krom firmy Intel se výrobou µ-procesor zabývají i jiné firmy: AMD (Advanced Micro Devices) ~ Atlon a Duron National Semiconductors ~ Cyrix VIA Technology ~ Joshua

1.2

Vývoj výpo etní techniky

P vodn v po íta ích, které již byly vybaveny µ-procesorem realizoval µ-procesor prakticky veškeré operace (zobrazení na obrazovce, vstupn výstupní komunikace, ešená úloha). Z takového zp sobu práce plynuly vysoké požadavky na výpo etní výkon µ-procesoru. Do po íta e byly proto dodány specializované obvody ( adi e), které eší n které úlohy související s funkcí po íta e (zobrazení na obrazovce, vstupn výstupní komunikace). Tímto opat ením došlo k výraznému nár stu výpo etního výkonu systému i p i použití p vodního µ-procesoru. Sou asné po íta e pracují tak, že úlohy zpracovávají postupn – po dávkách (p e tení instrukce, dekódování instrukce, zpracování instrukce). V pr b hu práce µ-procesor asto komunikuje s pam ovými obvody.

adresa

mikroprocesor

pam

data

K objasn ní funkce po íta e

Pam ové obvody svou dlouhou p ístupovou dobou omezovaly výkon po íta a proto byla do struktury po íta e zavedena pam Cache. Krom po íta s tzv. komplexní instruk ní sadou CISC byly vyvinuty i procesory s redukovanou instruk ní sadou RISC. Podstatný rozdíl mezi ob ma systémy tkví v tom, že u procesor CISC jsou instrukce realizovány mikroprogramy, kdežto u procesor RISC jsou instrukce realizovány hardware-ov .

Nár st výpo etního výkonu umožnil zavedení multitaskingového 1 provozu. Takový režim práce však zna n zpomaloval zejména systémy na bázi procesor RISC. K vylepšení situace bylo zavedeno virtuální adresování. Jednotlivá opat ení však sebou p inášela další problémy. Fyzická Cache byla nahrazena virtuální Cache. To umožnilo zkrácení p ístupové doby do pam ti, ale vznikaly problémy se zastaralými daty. Problém zastarávání dat vedl k návratu fyzické Cache, která však již v d sledku pokroku technologie výroby ip mohla být i s MMU umíst ná na ipu s procesorem. Další navýšení výpo etního výkonu bylo možno realizovat nap íklad technologií Pipeline (principem toto ešení znamená zavedení pásové výroby do po íta e). Von Neumann-ova architektura však zavedení Pipeline neumož uje a proto vznikla struktura Harvard. Podstatným problémem Pipeline jsou potíže s p edvídáním skok . Na ip s procesorem byla dodána pam k odkládání p edzpracovaných instrukcí. Protože problémy s nedostate nou rychlostí p i komunikaci s pam ovými obvody p etrvávají, byla zavedena technologie Hyper Trading. Mikroprocesor obsahuje jedno jádro, ale dv pam ti Cache a dva adi e p erušení. Jádro procesoru dokáže na dvou úlohách pracovat tém tak, že se z vn jšího pohledu jeví, jako by v pouzdru byly µ-procesory dva. Výhodou tohoto ešení je relativn malý nár st složitosti µ-procesoru, ale pom rn vysoký nár st výpo etního výkonu. 1

Po íta zpracovává více úloh sou asn . 4 / 44


1.3

Cvi ení k probrané kapitole Uve te kdo je v sou asnosti nejv tším sv tovým výrobcem µ-procesor . Objasn te pojem kompatibilita. Vysv tlete základní rozdíl mezi strukturami CISC a RISC.

5 / 44


2

Sb rnicový systém

Klí ové pojmy: režim vstupní, režim výstupní, režim vysoká impedance. 2.1

Princip funkce

Rozvoj analogové techniky, vznik integrovaných obvod a postupné zvyšování hustoty integrace na ipech vedl ke vzniku digitálních obvod . Digitální technika se vyvíjela velmi rychle a škála r zných typ integrovaných obvod s r znou funkci nar stala. Je-li: n ~ po et nezávisle prom nných k ~ po et jejich možných kombinací f ~ po et možných logických funkcí pak platí: k = 2 a f = 2 = 4 . Uvedené vztahy však platí pouze pro obvody kombina ní. Uvážíme-li obvody sekven ní, zjistíme, že množství r zných typ digitálních integrovaných obvod (vlivem interních prom nných a zp tných vazeb) nar stá tém neomezen . k

n

n

Situace se postupn stávala neúnosnou a hledalo se jiné ešení jak modifikovat strukturu obvod . P edpokládejme, že existují t i bloky ozna ené „1“, „2“ a „3“ a dv varianty jejich vzájemného propojení. Je z ejmé, že zm na struktury obvodu je možná pouze zm nou hardware.

"1"

"2"

"3"

varianta 1 varianta 2

Klasické ešení ízení blok

"1"

"2"

"3"

control

sb rnice

Sb rnicový systém K významnému pokroku došlo zavedením sb rnic. „Sb rnice je trajektorie spojující r zné komponenty v systému tak, že umož uje selektivní p enos informací (obvykle obousm rn )“. ídící blok nastavuje t ístavové porty blok výstupní, stav vysoké impedance.

(„1“, „2“ a „3“) podle pot eby do režim : vstupní,

Výhodou sb rnicového systému je možnost nastavovat vzájemné propojení blok p edpisem (softwareov ) a zárove možnost toto propojení pr b žn m nit. Jako nevýhodu lze ozna it fakt, že p i pot eb p esunu nestejných dat r zným adresát m se tento musí realizovat postupn .

6 / 44


Ukázka propustnosti n kterých sb rnic používaných v PC: typ sb rnice

rychlost p enosu

ší ka sb rnice

taktování

ISA

16MB/sec

16b

8MHz

PCI

132MB/sec

32b

33MHz

Od vodn ní:

2.2

Je-li ší ka sb rnice 16b, pak

16b = 2 B a 2 B * 8MHz = 16 MB / sec . 8

Je-li ší ka sb rnice 32b, pak

32b = 4 B a 4 B * 33MHz = 132 MB / sec . 8

Cvi ení k probrané kapitole Uve te vztah mezi po tem nezávisle prom nných a po tem logických funkcí platný pro kombina ní obvody. Objasn te funkci sb rnicového systému. Popište výhody a nevýhody sb rnicového systému.

7 / 44


3 Von Neumann-ova architektura Klí ové pojmy: ídící sb rnice, adresová sb rnice, datová sb rnice, instrukce. 3.1

Popis von Neumann-ovy architektury

K popisu funkce von Neumann-ova po íta e použijeme blokové schéma. Tento princip práce využívají po íta e od roku 1952 (z dnešního pohledu se jedná o „klasické“ zapojení a spolupráci prvk po íta e). adresová sb rnice

mikroprocesor RI DI IR ACC ALU

(1)

pam dat (2) (3)

pam programu

datová sb rnice

Blokové schéma von Neumann-ovy architektury Legenda: RI ~ registr instrukcí DI ~ dekodér instrukcí IR ~ indexové registry ACC ~ akumulátor ALU ~ aritmeticko logická jednotka Sb rnice umož ují zlevnit a zjednodušit p enos informací v po íta i. Adresová sb rnice ur uje (adresuje) bu ku, se kterou se bude komunikovat (zapisovat nebo íst) prost ednictvím datové sb rnice. tení instrukce

dekódování instrukce

Program je vykonáván po ástech (dávkách) a jednotlivé instrukce jsou zpracovávány v cyklu. Instrukce jsou provád ny v pr b hu n kolika fází. Selekci pam ti dat a pam ti programu lze provést adresováním, nebo prost ednictvím ídící sb rnice. Nutno dodat, že systém obsahuje ješt další sb rnici ur enou k ízení vstupn výstupních port (její zapojení je prakticky shodné se sb rnicí adresovou a pro dosažení lepší p ehlednosti schématu nebyla zakreslena).

realizace instrukce

Pracovní cykl po íta e

8 / 44


3.2

P íklad k objasn ní funkce von Neumann-ovy architektury

P edpokládejme, že po íta má provést sou et obsahu bu ky (1) s obsahem bu ky (2) a výsledek má být uložen v bu ce (3). Všechny uvedené bu ky se nachází v pam ti dat. innost po íta e bude probíhat následujícím zp sobem: 1) Po inicializaci systému dojde prost ednictvím ídící sb rnice ke konfiguraci vstupn /výstupních port takto: adresový port µ-procesoru ~ režim výstupní, adresový port pam ti dat ~ režim vysoká impedance, adresový port pam ti programu ~ režim vstupní, datový port pam ti programu ~ režim výstupní, datový port pam ti dat ~ režim vysoká impedance, datový port µ-procesoru ~ režim vstupní. 2) Mikroprocesor vygeneruje adresu instrukce a odešle ji prost ednictvím adresové sb rnice do pam ti programu. 3) Adresovaná instrukce je prost ednictvím datové sb rnice p esunuta do µ-procesoru a umíst na v registru instrukcí. 4) Dekodér instrukcí instrukci dekóduje a podílí se na ízení další innosti systému. Mikroprocesor v této chvíli již „ví“, co má ud lat (viz zadání). 5) Prost ednictvím ídící sb rnice dojde k p ekonfigurování adresové a datové sb rnice tak, aby bylo možno p esunout obsah pam ové bu ky (1) z pam ti dat do µ-procesoru. P esunutá data jsou umíst na v akumulátoru. 6) Mikroprocesor vygeneruje adresu pam ové bu ky (2) v pam ti dat a její obsah je prost ednictvím datové sb rnice p esunut do µ-procesoru a umíst n v indexovém registru. 7) Aritmeticko logická jednotka se te obsah akumulátoru s obsahem ur eného indexového registru a výsledek operace vloží do akumulátoru. 8) Dojde k rekonfiguraci vstupn /výstupních bran tak, aby bylo možno p esunout obsah akumulátoru do pam ti dat. 9) Mikroprocesor vygeneruje adresu bu ky (3) v pam ti dat a prost ednictvím datové sb rnice je obsah akumulátoru do této bu ky p enesen. 10) Úkol plynoucí z instrukce byl tímto dokon en a tak dojde k novému nastavení vstupn výstupních bran tak, aby bylo možno na íst další instrukci. . . . Z blokového schématu a popisu funkce von Neumann-ovy architektury lze odvodit následující záv ry. Výhodou von Neumann-ovy architektury je jednoduchost struktury po íta e a z ní plynoucí nízká cena. asto se však komunikuje s pam ovými obvody a tato komunikace je asov náro ná, z toho plyne nízká rychlost a tedy malý výpo etní výkon po íta e. Systému chybí strukturování dat, program je zpracováván postupn . Programování se provádí nep ímo prost ednictvím sady strojových instrukcí. Instruk ní sada vyjad uje vztah pam ových struktur, sb rnic a možností procesorového jádra vzhledem k požadovaným operacím. systému.

3.3

Von Neumann-ova architektura je kompromisním ešením s ohledem na výpo etní výkon a cenu

Cvi ení k probrané kapitole Popište prvky tvo ící von Neumann-ovu architekturu. Objasn te funkci von Neumann-vy architektury. Pojednejte o výhodách a nevýhodách von Neumann-ovy architektury.

9 / 44


4 Výkonové charakteristiky – MIPS Klí ové pojmy: oscilátor hodinového signálu, taktování µ-procesoru, MIPS. 4.1

Vývoj metod posuzování výpo etního výkonu

Výrobci µ-procesor ve snaze podat lepší obraz o svých produktech asto prezentovali kmito et oscilátoru hodinového signálu jako m ítko výpo etního výkonu po íta e.

fosc oscilátor

fclk fosc / 2

mikroprocesor

fosc = fclk oscilátor

mikroprocesor

f1

Generátor hodinového signálu pro mikroprocesor

f2

t

Výpo etní výkon µ-procesoru je krom jiných parametr závislý na rychlosti taktování. P edpokládejme existenci dvou systém fungujících tak, že µ-procesory jsou (v obou p ípadech) taktovány sestupnou hranou hodinového signálu. Jak je vid t z asových pr b h , po et takt u µprocesoru s dvoufázovým taktováním a polovi ní frekvencí hodinového signálu (f1, f2) je shodný s po tem takt provedených za stejnou dobu µ-procesorem, který je taktován hodinovým signálem s dvojnásobným kmito tem. Vidíme, že ani frekvence hodinového signálu nem že být m ítkem výpo etního výkonu po íta e.

f

t

U n kterých µ-procesor však byl kmito et hodinového signálu 2 ur eného k asování nižší než kmito et oscilátoru (viz schéma). D vodem byla lepší výt žnost p i výrob krystal a potenciáln vyšší p esnost kmito tu hodinového signálu. Je z ejmé, že kmito et oscilátoru hodinového signálu nem že být m ítkem výpo etního výkonu.

t

Dvoufázové taktování mikroprocesoru

K hodnocení výpo etního výkonu byla pozd ji zavedena charakteristika MIPS (Millions of Instructions Per Second), která vy ísluje po et provedených instrukcí za asovou jednotku.

P íklad: Trvá-li provedení typické instrukce dva takty p i fclk=100MHz, pak lze výkon vyjád it 100/2=50MIPS. Trvá-li u jiného µ-procesoru provedení typické instrukce t i takty a procesor je taktován fclk=150MHz, pak výkon systému bude 150/3=50MIPS. Výpo etní výkon obou systém „m že být“ shodný. Posuzujeme-li však prost ednictvím MIPS systémy, které k provedení instrukce pot ebují jiný po et takt a „výkon“ instrukcí není srovnatelný (CISC Complex Instructin Set Computer a RISC Reusable (p vodn Reduced) Instructin Set Computer), zjistíme, že charakteristiku MIPS nelze použít. Instrukce RISC jsou kratší, ale jednodušší než instrukce CISC. Systém na bázi µ-procesoru RISC by byl zvýhodn n. K porovnání výkonu po íta založených na r zných platformách se v sou asné dob používají testy, které simulují použití r zných fragment z b žn používaného software. Výsledky jsou zapisovány do tabulek a umožní sledovat vliv zásahu do systému a p ípadn i vhodnost konkrétního systému k ešení ur itých aplikací. Známý a pom rn asto používaný je testovací software SiSoft Sandra.

4.2

Cvi ení k probrané kapitole Vysv tlete vztah mezi pojmy kmito et oscilátoru a kmito et hodinového signálu. Objasn te pojem výpo etní výkon. Pojednejte o výkonové charakteristice MIPS.

2

Po íta je obvod složitý, proto je ešen jako obvod synchronní (eliminace hazardních stav ). 10 / 44


5 Struktury CISC a RISC Klí ové pojmy: CISC, RISC, paralelismus. 5.1

Zvláštnosti architektury CISC, pojetí architektury RISC

Vývoj µ-procesor je provázen snahou o zvyšování výpo etního výkonu po íta . Jednou z cest je zkracování doby pot ebné k provedení instrukcí. V roce 1988 bylo dosaženo stávajících technologických mezí v oblasti výroby ip . Vzniklý problém bylo možno ešit dvojím zp sobem: 1) Hledání nových cest. 2) Snaha postupn s rozvojem technologie výroby vylepšovat vlastnosti ip . Druhé ešení bylo podpo eno nástupem QCD (Quantum Coupled Device) ~ technologie kvantov vázaných sou ástek. Tato technologie výroby ip slibovala dosažení vysoké hustoty integrace prvk (až 1010 prvk /cm2 a vysoký mezní pracovní kmito et (až 1THz). P vodní von Neumann-ovy µ-procesory mají k realizaci instrukcí implementovány µ-programy. Jejich výkon lze tedy zvýšit zavedením výkonn jších instrukcí. K jejich realizaci je však pot eba více takt (až 300). Výsledkem této snahy bylo podstatné navýšení výpo etního výkonu µ-procesor , ale výpo etní výkon po íta vzrostl jen neadekvátn . Tento rozpor m l n kolik p í in – p eklada e vyšších jazyk zpo átku nebyly p ipraveny na nové instrukce a nedokázaly je efektivn využít, vznikala pot eba dodate ných dekódovacích cykl , která vyvolala potíže s pam tí Cache a následn pak prodloužení doby pot ebné k dekódování instrukcí. Za této situace bylo provedeno statistické zkoumání využití instrukcí p i zpracovávání program . Test probíhal tak, že po íta zpracovával r zné programy a zárove byla zaznamenávána etnost použití r zných druh instrukcí. Výsledkem testu bylo následující zjišt ní: etnost instrukcí

kategorie instrukcí

35 %

instrukce pro tení

30 %

instrukce pro skoky

15 %

instrukce pro zápis

20 %

ostatní instrukce

Z tabulky vyplývá, že speciální instrukce dopln né do µ-procesor k navýšení výpo etního výkonu (v tabulce jsou zahrnuty v kategorii ostatní instrukce) byly využívány jen omezen . Po átkem osmdesátých let byl v USA vyvinut µ-procesor s architekturou RISC. Tento µ-procesor m l pouze 30 instrukcí, které byly kódovány hardware-ov (k realizaci každé instrukce byl v procesoru vytvo en zvláštní elektronický obvod). Každá instrukce mohla být vykonána v pr b hu jediného taktu. Na ipu vznikla volná plocha (již nepot ebný prostor k uložení µ-program ), která byla využita k realizaci registr . (P vodní µprocesory CISC v té dob disponovaly cca 16 registry – µ-procesory RISC jich m ly až 100.) Instrukce µ-procesor RISC jsou jednodušší a kratší, ale jejich výkon je nižší než u µ-procesor CISC. Von Neumann-ova architektura se dále rozvíjela a k navýšení výkonu m lo p isp t zavedení „Pipeline“. Docházelo však k p etížení sb rnic, protože v dob zpracovávání jedné instrukce m la být na ítána instrukce další.

5.2

Mikroprocesory s architekturou CISC, sb rnice, Cache, úzké profily

Hranice mezi µ-procesory CISC a RISC se smývá. Sou asné µ-procesory CISC mají n které rysy µprocesor RISC. Mikroprocesory CISC disponují rozsáhlými registrovými sadami jak pro data, tak pro instrukce. Registry jsou využitelné i pro adresy. Do registr lze uložit více operand a rozpracovaných instrukcí. Vlivem toho je možno alespo áste n omezit astou a asov náro nou komunikaci s pam tí. Mikroprocesory CISC disponují výkonnými instrukcemi a výkonnými zp soby adresování.

11 / 44

SPŠ, OSTRAVA - MORAVSKÁ OSTRAVA, KRATOCHVÍLOVA 7 Všechny programy lze psát relativn , mohou tedy b žet v libovolné oblasti pam ti. M že tedy být využíván multitasking (po íta sou asn zpracovává více program ). Je zde snaha o zajišt ní bezpe nosti dat. Systémy mohou pracovat ve dvou režimech práce: 1.

Režim supervizor ~ programy jsou v tzv. „chrán né“ oblasti. P ístup do této oblasti mají pouze privilegované programy (nap íklad opera ní systém).

2.

Režim uživatelský ~ programy jsou mimo tzv. „chrán nou“ oblast a použití n kterých instrukcí je zakázáno.

Úzké profily von Neumann-ovy architektury: •

Pevn zapojená aritmeticko logická jednotka (v každém okamžiku m že být zpracovávána pouze jediná operace).

•

Následující instrukce je tena multiplexovan z pam ti a tato operace je asov náro ná.

•

Po dokon ení instrukce není p ipravena další instrukce (obtížné použití Pipeline).

•

P ístup k dat m je rovn ž zprost edkován multiplexerem a je tedy pomalý.

Von Neumann- v po íta pracuje sekven n . Zvýšení výkonu je možno dosáhnout:

5.3

1)

Technologickou strategií. Využitím nejnov jších výsledk technologie výroby ip ke zvýšení výkonu (µ-procesor se musí vždy znovu navrhnout – vývoj RISC je snazší proto, že µ-procesor je jednodušší). Výhody RISC jsou n kdy snižovány faktem, že strojové kódy jsou delší než u CISC.

2)

Systémovou strategií. Systémovými opat eními mohou být zavedení Cache k eliminaci vlivu skok a paralelní zpracování instrukcí (toto však von Neumann-ova architektura neumož uje).

Systémová strategie, zp sob práce procesor RISC

obvod .

Po íta ové systémy jsou omezovány (krom úzkých profil ) dlouhou p ístupovou dobou pam ových

nevy ešené úlohy

nevy ešené úlohy

jádro

mikroprocesor

mikroprocesor

jádro

jádro

mikroprocesor

mikroprocesor

vy ešené úlohy

Vn jší paralelismus

vy ešené úlohy

Vnit ní paralelismus 12 / 44

SPŠ, OSTRAVA - MORAVSKÁ OSTRAVA, KRATOCHVÍLOVA 7 Zvyšování výkonu na úrovni jednotlivých µ-procesor je možné zavedením Cache, ale p i v tvení Cache asto neobsahuje pot ebná data – to vede k asovým ztrátám, nebo dokonce k chybám. Jiné ešení spo ívá v použití paralelní práce µ-procesor . K realizaci je nutný ídící software – ten zp sobí nár st ceny a pokles výpo etního výkonu (výsledný nár st výpo etního výkonu je tedy nižší, než by se o ekávalo). Systém m že pracovat tak, že µ-procesory budou „sout žit“ p i práci. V této souvislosti m žeme hovo it o vn jším paralelismu, nebo o vnit ním paralelismu. Vnit ní paralelismus není možný proto, že von Neumann-ova architektura svou strukturou požadavk m plynoucím ze zp sobu práce p i vnit ním paralelizmu nevyhovuje. Další ešení je možné prost ednictvím X-puter , nebo Harvard architekturou po íta e. X-putery mají jinou strukturu (ALU není zapojena pevn , ale je rekonfigurovatelná v závislosti na ešené úloze). Problematika Harvard architektura bude podrobn ji rozebírána pozd ji. Mikroprocesory RISC disponují malým po tem velmi rychlých instrukcí. Z d vodu hardware-ového kódování instrukcí by bylo obtížné multiplexovat velký po et instrukcí nebo realizovat velmi výkonné instrukce (ale již u µ-procesoru Pentium 4 je realizován maticový sou in hardware-ov ). P i p edpokládaném jednotaktovém zpracování je nutné, aby systém pracoval p edevším s registry a nikoli s pam tí. Do pam tí je p ístup realizován prost ednictvím instrukcí „load“ a „store“ (tyto však nejsou jednotaktové). Problémy vznikají i p i zavedení multitasking-ového režimu, p i vým n task- vznikají asové ztráty (obsah vnit ních registr musí být uložen do pam ti a do registr musí být vloženy informace vztažené k novému task-u). Ke komplikacím dochází i v multiprocesorových systémech (zm ny v datech provedené jedním z µprocesor ostatní µ-procesory nemusí v as zaregistrovat a to m že zp sobovat chyby). Výhodou µ-procesor RISC je fakt, že u nich lze snadno implementovat p ekryvné provád ní instrukcí a vlivem jednodušší struktury lze dosáhnout vyšších pracovních kmito t .

5.4

Cvi ení k probrané kapitole Objasn te pojmy CISC a RISC. Vysv tlete jaké d vody vedly ke konstrukci RISC. Popište paralelní práci µ-procesor .

13 / 44


6 Harvard architektura Klí ové pojmy: Pipeline, IFU, EU, MMU, Branch Target Cache. 6.1

P ednosti Harvard architektury

Výpo etní systémy pracující na principech Harvard architektury se od po íta architekturou liší p edevším možností sou asné práce s instrukcemi a daty.

s von Neumann-ovou

Rozd lení datové sb rnice umožní v dob zpracovávání jedné instrukce tení instrukce jiné. Tím lze dosáhnout vyšší rychlosti b hu programu a tedy vyššího výpo etního výkonu.

CPU

CPU

periferní obvody

periferní obvody

MEM

MEM

instrukce data

instrukce

MEM data

Sb rnice k p enosu instrukcí a dat ve von Neumann-v architektu e

Sb rnice k p enosu instrukcí a dat v Harvard architektu e

U Harvard architektury lze snadno dosáhnout p ekryvného provád ní instrukcí. Využívá se zde princip Pipeline. Instrukce musí být k takovému zp sobu zpracování rozd leny na kratší ásti. Princip innosti bude objasn n na následujícím p íkladu. P edpokládejme, že v µ-procesoru existují t í bloky, které jsou schopny realizovat následující operace: Load ~ zavád ní instrukcí, Fetch ~ dekódování instrukcí a Execute ~ provád ní instrukcí. Je z ejmé, že takto realizovaný µ-procesor umož uje sou asn zpracovávat t i instrukce. Následující schéma znázor uje dosaženou asovou úsporu. 1. ins-ce

2. ins-ce

L

F

E

L

F

E

L

F

E

L

F

E

L

F

E

L

F

E

L

F

3. ins-ce L

F

E

4. ins-ce L

1. ins-ce

F

E

5. ins-ce L

F

E

postupné provád ní instrukcí

2. ins-ce 3. ins-ce 4. ins-ce E

5. ins-ce

zrychlení vlivem pipeline as

Zrychlení b hu programu vlivem "Pipeline"

14 / 44


6.2

Modifikace Harvard architektury

P i realizaci výpo etního systému je pot eba rozhodnout, zda je nutno d lit interní i externí datovou sb rnici (kdyby došlo k rozd lení pouze u vnit ní sb rnice, vznikla by úspora poloviny adresových vodi a ady ídících vodi ). Rovn ž je pot eba posoudit, zda oba zp soby realizace (odd leny vn jší i vnit ní sb rnice – odd leny pouze vnit ní sb rnice) umožní sou asný p ístup k dat m i instrukcím.

von Neumann-ova architektura

instrukce (32b)

CPU

data (32b)

MEM

instrukce + data

CPU

adresa data adresa instrukce

Harvard architektura

Harvard architektura v etn adresových sb rnic

instrukce

CPU

data

CPU

Modifikovaná Harvard architektura

data

Cache

instrukce

instrukce data (64b)

MEM

adresa (spole ná)

CPU

data

Cache

instrukce instrukce + data

Modifikovaná Harvard architektura v etn adresových sb rnic

Jak plyne z p edchozích nákres , externí i interní sb rnice lze zapojit dv ma r znými zp soby. Z uspo ádání modifikované Harvard architektury vyplývá použití Cache v Harvard architektu e.

6.3

Cache v Harvard architektu e

V následujícím textu bude popsáno použití Cache v Harvard architektu e. Interní sb rnice jsou odd lené a to umož uje samostatný p ístup k instrukcím i k dat m ve vnit ní Cache. Vn jší sb rnice je spole ná a to vede k výraznému zjednodušení a zlevn ní vn jší sb rnice. Aby nedocházelo ke kolizím (z d vodu r zného obsahu Cache a hlavní pam ti), musí být Cache dostate n velká. Systém se pak jako celek jeví, jako by m l odd lené interní i externí sb rnice. Statisticky bylo zjišt no, že v tšina aplikací sestává z kratších sekvencí instrukcí a delších blok dat. Experimentáln bylo dokázáno, že systémy na bázi modifikované Harvard architektury za t chto okolností p i podstatn nižších po izovacích nákladech poskytují srovnatelné (nebo i lepší) výsledky než „klasická“ Harvard architektura. Zkoumaný problém bude objasn n na p íkladu: P edpokládejme, že externí sb rnice je široká 64 bit . K p e tení ty 32 bitových instrukcí je u modifikované Harvard architektury pot eba pouze dvou cykl . . .

4 instrukce * 32 bit = 128 bit k p enosu 128 bit k p enosu = 2 cykly 64 bit ( ší ka spole né sb rnice)

15 / 44

SPŠ, OSTRAVA - MORAVSKÁ OSTRAVA, KRATOCHVÍLOVA 7 P edpokládejme, že u klasické Harvard architektury je externí sb rnice široká rovn ž 64 bit (je však rozd lena do dvou ástí po 32 bitech). K p e tení ty 32 bitových instrukcí je u „klasické“ Harvard architektury pot eba ty cykl . . .

4 instrukce * 32 bit = 128 bit k p enosu 128 bit k p enosu = 4 cykly 32 bit ( ší ka instruk ní sb rnice) V p ípad p enosu dat bude situace obdobná. instrukce instrukce instrukce instrukce data data data data data data

instrukce data instrukce data

Na rozhraní blok instrukcí a dat m že v modifikované architektu e dojít ke kolizi.

instrukce data instrukce

V modifikované architektu e dochází k permanentní kolizi.

data instrukce data

data data

instrukce data

data data

instrukce data

Varianty uložení instrukcí a dat Vznikne-li v jednom cyklu pot eba p enášet jak instrukce tak data – nebude možno tomuto požadavku vyhov t najednou. Je-li konfigurace instrukcí a dat typická, m že k takovému problému dojít pouze na rozhraní blok instrukcí a dat a to jen v p ípad , že po et slov v p edchozím bloku je lichý. Pouze v tomto ojedin lém p ípad by byla „klasická“ Harvard architektura rychlejší.

6.4

Praktický p íklad

Funkci Harvard architektury budeme demonstrovat na následujícím p íkladu, která popisuje tok dat ve vnit ní Pipeline.

IFU

EU

nepodmín né skoky

podmín né skoky

MMU

instrukce

adresy

data

Schéma k dokumentaci tok dat v pipeline Legenda ke schématu: IFU (Instruction Fetch Unit) ~ dekódování instrukcí EU (Executin Unit) ~ provád ní instrukcí MMU (Memory Management Unit) ~ správa pam ti

16 / 44

SPŠ, OSTRAVA - MORAVSKÁ OSTRAVA, KRATOCHVÍLOVA 7 Jedná se o ty stup ovou Pipeline (zpracování instrukcí je rozd leno do ty fází – tení instrukce, dekódování instrukce, provád ní instrukce, uložení výsledku). IFU zajiš uje zásobování Pipeline instrukcemi (v každém taktu musí být p ipravena jedna instrukce). Instrukce jsou teny z Cache, nebo z externí pam ti. P edpokládejme, že Cache má velikost 512B a je rozd lena na dv po ty ech 32 bitových slovech.

ásti. Každá ást obsahuje 16 blok

512 = 256 B / polovina Cache 2

16 blok * 4 slova = 64 (32 bitových slov)

00

íta instrukcí

26b

6. až 31. bit

4b

2b

16 blok 2. až 5. bit

4 slova 0. a 1. bit

inc

Branch Target Cache

Struktura adresy Je-li innost Cache povolena, pak Branch Target sekvence m že být v jednom ze šestnácti blok jedné ásti Cache (blok ur ují 2. ÷ 5. bit adresy první instrukce). Sekvence je v bloku skute n obsažena v p ípad , že se shodují adresy 6. ÷ 31. bit adresy vn jší pam ti s adresovými bity bloku. Adresa je dopln na dv ma bity, které ur ují pam systému (Supervisor – User).

6.5

ze které byla instrukce na tena a pracovní režim

Cvi ení k probrané kapitole Vysv tlete jaké d vody vedly k zavedení Harvard architektury. Objasn te princip innosti Pipeline. Popište rozdíly mezi „klasickou“ a modifikovanou Harvard architekturou.

17 / 44


7 Cache a jednotka správy pam ti Klí ové pojmy: virtuální adresa, fyzická adresa, fyzická Cache, logická Cache, instruk ní Cache. 7.1

P ístup do pam ti se zpož ovacím efektem

P i návrhu po íta ových systém je nutné sledovat výkon µ-procesoru, ale i efektivitu Cache a MMU. U jednouživatelských a jednoúlohových systém je výpo etní výkon systému závislý p edevším na výpo etním výkonu µ-procesoru. U víceuživatelských (multiuser) a víceúlohových (multitasking) systém je výpo etní výkon systému výrazn ovlivn n i efektivitou Cache. Je to proto, že asto dochází ke skok m. K dosažení vysokého výpo etního výkonu je d ležité, aby p ístup do pam ti probíhal bez nutnosti vkládat „zpož ovací cykly“ (Mikroprocesor by mohl pracovat rychleji, ale je nucen ekat až pam ové obvody dokon í operace s daty.) U prvních µ-procesor s p ístupovou dobou3 pam tí.

potíže v tomto smyslu nebyly, protože jejich „rychlost“ byla v souladu

S nástupem µ-procesor s vyšší taktovací frekvencí musely být využívány rychlé, ale drahé statické pam ti, které umožní tení i zápis bez „zpož ovacích cykl “ . V pr b hu vývoje výpo etní techniky byla provád na r zná opat ení vedoucí ke zvýšení výpo etního výkonu. Se zavedením multitaskungu se za alo používat virtuální adresování. Jeho ú elem byla redukce po tu skok . Virtuální adresace však vyvolala nutnost dalších opa ení. Virtuální adresu je nutno pro další použití p eložit na adresu fyzickou (p eklad adresy mimo jiné realizuje MMU). virtuální adresa fyzická adresa

CPU

MMU

Cache

MEM

data a ízení

K objasn ní pojmu fyzická Cache Problém bude objasn n na p íkladu. P edpokládejme, že p eklad adresy trvá 2 cykly. Dále p edpokládejme, že CPU (Central Procesor Unit) je schopen data z pam ti p ijmout za t i cykly. Jak je vid t ze schématu propojení procesorového jádra, jednotka správy pam ti a pam tí, Cache musí být schopna data poskytnout v pr b hu jednoho cyklu. Je-li Cache pomalejší, CPU musí ekat a to se projeví jako pokles výpo etního výkonu.

3

Doba pot ebná ke komunikaci s pam tí (od vygenerování adresy do ukon ení p enosu dat). 18 / 44


7.2

Strategie virtuální Cache

Jiné ešení implementace Cache spo ívá v zavedení logické Cache. Takto osazená Cache umožní kompenzovat asové ztráty, které vznikají p i p ekladu virtuální adresy na adresu fyzickou. K adresování Cache musí být použita virtuální adresa, jinak e eno Cache musí být µ-procesoru k dispozici ješt p ed p eložením adresy jednotkou správy pam ti.

virtuální adresa fyzická adresa

CPU

Cache

MMU

MEM

data a ízení

K objasn ní pojmu virtuální Cache Na první pohled je patrné, že takto konfigurovaný systém umožní p i použití stejn rychlé Cache jako v p edchozím p ípad CPU pracovat na t ikrát vyšším kmito tu. Toto ešení však p ináší problém, který spo ívá v modifikaci dat v hlavní pam ti (MEM) kontrolerem DMA (Direct Memory Access). MMU realizuje p eklad adres pouze jednosm rn (virtuální adresa fyzická adresa). Proto nelze zjistit, zda Cache obsahuje data, která jiný master v hlavní pam ti zm nil. Data, která jiný master modifikoval v hlavní pam ti se neprojeví v Cache. CPU tedy m že pracovat se zastaralými daty. Rekapitulace Opat ení provedená ke zvýšení výpo etního výkonu: o

zavedení adi

periferních za ízení (odleh ení práce µ-procesoru);

o

zavedení Cache (eliminace zpož ovacích cykl );

o

virtuální adresace (snížení po tu skok – vyšší efektivita Cache).

Tato opat ení se však projevila i negativn :

7.3

•

virtuální adresace klade v d sledku nutnosti provád t p eklad adresy vyšší nároky na rychlost Cache;

•

použití „logické“ Cache m že vést ke vzniku chyb.

Zrychlení prost ednictvím instruk ní Cache

Jako p íklad bude provedena analýza systému, který využívá pouze instruk ní Cache (nezrychluje tedy práci s daty). Každá instrukce pracující s daty musí íst tato data z hlavní pam ti. Statisticky bylo zjišt no, že p ibližn jedna t etina instrukcí typického programu používá data z hlavní pam ti. Výkonové pom ry výpo etního systému budou objasn ny na p íkladu: P edpokládejme, že systém je osazen externí MMU, využívá logickou Cache s 50% úsp šností p ístupu4, odkaz na data je možný pouze prost ednictvím MMU (za cenu dvou vložených cykl ). B žící program obsahuje instrukce z nichž 30% využívá data z hlavní pam ti. Otázkou je, jaké je relativní snížení po tu cykl p i použití instruk ní Cache. 4

To znamená, že 50% informací požadovaných z Cache je v této Cache skute n obsaženo. 19 / 44

SPŠ, OSTRAVA - MORAVSKÁ OSTRAVA, KRATOCHVÍLOVA 7 Jak je vid t z následujícího výpo tu, klesne po et zpož ovacích cykl (ve srovnání se systémem, který v bec nevyužívá Cache) ze dvou na 1,3 cyklu na sb rnicový cyklus.

2 * (0,7 * 0,5 + 0,3) = 1,3

zkrácení po tu vložených zpož ovacích cykl 30% instrukcí pracuje s daty 50% neúsp šnost p ístupu do Cache (100-30)=70% instrukcí nepracuje s daty vložené zpož ovací cykly

Zkrácení po tu zpož ovacích cykl Má-li sb rnicový cyklus 4 takty, pak se bez použití Cache prodlouží na 4+2=6 takt . P i použití instruk ní Cache bude sb rnicový cyklus trvat 4+1,3=5,3 takt . Zkrácení doby pot ebné k vykonání programu a jemu odpovídající navýšení výpo etního výkonu lze vy íslit takto:

6 − 5,3 * 100 = 11,66% 6 Má-li však sb rnicový cyklus 300 takt , pak se bez použití Cache prodlouží na 300+2=302 takt . P i použití instruk ní Cache bude sb rnicový cyklus trvat 300+1,3=301,3 takt . Zkrácení doby pot ebné k vykonání programu a jemu odpovídající navýšení výpo etního výkonu lze vy íslit takto:

302 − 301,3 * 100 = 0,23% 302 Z výpo t je z ejmé, že použití samotné instruk ní Cache (bez datové Cache) v systému CISC je neefektivní.

7.4

Cvi ení k probrané kapitole Vysv tlete podstatu zde uvedených implementací Cache. Objasn te výhody a nevýhody použit logické Cache. Popište vlastnosti systému využívajícího instruk ní Cache.

20 / 44


8 Virtuální pam Klí ové pojmy: blok, stránka, segment, swapping, thrashing efekt. 8.1

Virtuální pam

ový prostor, bloky stránky segmenty

S tímto pojmem souvisí schopnost systému adresovat v tší pam ový prostor, než jaká je velikost hlavní pam ti (nap íklad: 32b adresou lze obsloužit prostor 4GB (4 294 967 296 B)). Virtuální prostor má však velikost 64TB. P i použití virtuální pam ti se programátor nemusí zabývat tím, jak jsou data fyzicky uložena. Software-ová architektura systému tedy není závislá na jeho Hardware-ové struktu e. Virtuální adresy jsou za b hu programu p ekládány na adresy fyzické. K p ekladu adres se využívají p ekladové tabulky (deskriptory). Aby tyto tabulky nebyly p íliš velké, nep ekládají se adresy samostatných bajt , ale v tších pam ových blok . Bloky jsou ozna ovány jako stránky, nebo segmenty. Stránky mají shodnou velikost, segmenty mívají r znou velikost. Jsou-li bloky velké, pak je jich mén a p ekladové tabulky jsou menší. Ale p enos velkých blok trvá delší dobu. (A obrácen .) Je tedy pot eba volit optimální velikost blok . bajt

stránka

proces

K objasn ní p ekladu virtuální adresy na adresu fyzickou P eklad virtuální adresy na adresu fyzickou probíhá takto: Každý proces má p id lenou vlastní tabulku stránek. Jednotka správy pam ti má registr báze tabulky stránek, který ukazuje na za átek tabulky stránek aktivního procesu. P i tením ísla stránky k bázi tabulky stránek vznikne fyzická adresa stránky. K fyzické adrese stránky se p i te tzv. Offset (pozice bajtu na stránce) a získaný údaj je fyzickou adresou bajtu. P eklad musí probíhat dostate nou rychlostí, aby ztráta zp sobená procesem p ekladu nep evýšila výhody virtuálního adresování.

8.2

Virtuální pam

ové schéma

Virtuální pam ové schéma je tak ú inné proto, že programy obvykle neadresují bu ky pam ti nahodile, ale vždy v ur ité lokalit . Je-li pam schopna pojmout volané programové segmenty a pot ebná data – b ží program bez nárok na správu pam ti (rychle). Nastane-li situace, kdy data nebo ást programu není v pam ti, musí µ-procesor tyto chyb jící prvky zavést ze sekundární pam ti (HDD, CD-ROM, FDD). Zavedení však p edchází uvoln ní prostoru v hlavní pam ti. Proces se jako celek nazývá Swapping (vým na). V ideálním p ípad jsou do hlavní pam ti zavedeny pouze pot ebné ásti programu a data na žádost. 21 / 44

SPŠ, OSTRAVA - MORAVSKÁ OSTRAVA, KRATOCHVÍLOVA 7 Stránkování a segmentování jsou dva v praxi používané zp soby implementace virtuální pam ti. V segmentovém systému je po et blok omezený (segmenty jsou rozsáhlé). Jsou-li vym ovány segmenty r zné velikosti, mohou vznikat v pam ti nevyužitelné fragmenty až do doby, kdy se z nich vytvo í prostor pro segment. uvoln né místo zapln né menším segmentem

obsazená pam

nevyužitelné místo

volný prostor

Fragmentace pam

ového prostoru

Další nevýhoda segmentového systému se projeví v multitaskingu. Segmenty musí být vym ovány velmi asto a s ohledem na jejich velikost jsou n která data p esouvána zbyte n (vznikají asové ztráty). P i stránkovém schématu jsou m n ny pouze menší stránky a proto, že stránky mají shodnou velikost nedochází k fragmentaci. Zpožd ní, které vzniklo p esouváním blok p i vým n task vede k poklesu výpo etního výkonu. Pokud jsou asové ztráty velké, pak vzniklý jev nazýváme Thrashing efekt. Za této situace je v tšina asu „spot ebována“ k p esunu blok .

8.3

Cvi ení k probrané kapitole Pojednejte o d vodech vedoucích k zavedení virtuálního pam ového prostoru. Popište proces p ekladu virtuální adresy na adresu fyzickou. Objasn te pojem Thrashing efekt.

22 / 44


9 Rysy architektury mikroprocesor Pentium Klí ové pojmy: fronty „u“ a „v“p edvídání skok , MMX, párování instrukcí. 9.1

N které rysy architektury Pentium

Mikroprocesor Pentium integruje vlastnosti svého p edch dce µ-procesoru 80486. Programy ur ené pro µ-procesory 80386 a 80486 lze spoušt t i na po íta i osazeném µ-procesorem Pentium. Kompatibilní je i správa pam ti. Mikroprocesor Pentium má ve srovnání s µ-procesorem 80486 adu vylepšení, n které z nich budou v dalším textu uvedeny. dynamické p edvídání skok z et zená FPU5 zkrácení doby pot ebné k provád ní instrukcí odd lené 8kB datové a instruk ní vyrovnávací pam ti 64b sb rnice z et zení sb rnicového cyklu, . . . Z et zené provád ní instrukcí U tohoto µ-procesoru to znamená, že instrukce mohou být samostatn a nezávisle provád ny ve dvou frontách pro z et zené zpracování instrukcí a v FPU. Každá fronta se z et zeným zpracováním dokon í v každém cyklu jednu b žnou instrukci, FPU dokon í v každém cyklu jednu – vyjíme n dv instrukce. V tšina instrukcí je provád na v p ti fázích, které výrobce ozna uje takto: PF (Prefetch) ~ výb r instrukce D1 (Instruction Decode) ~ dekódování instrukce D2 (Address Generate) ~ generování adresy EX (Execute) ~ provedení instrukce WB (Write Back) ~ dokon ení instrukce K provád ní každé fáze je ur ena samostatná jednotka (každá tato jednotka je navíc zdvojená).

PF D1 D2 EX WB

u

I1

I3

I5

I7

v u

I2

I4 I1

I6 I3

I8 I5

I7

I2

I4 I1

I6 I3

I8 I5

I7

I2

I4 I1

I6 I3

I8 I5

I7

I2

I4 I1

I6 I3

I8 I5

I7

I2

I4

I6

I8

v u v u v u v

as

Zpracovávání instrukcí ve frontách "u" a "v" K vykonávání instrukcí ve z et zených frontách „u“ a „v“ jsou instrukce párovány. V obou frontách sou asn lze vykonávat pouze „jednoduché“ instrukce (instrukce, které svým charakterem odpovídající instrukcím RISC).

5

FPU ~ Floating Point Unit (koprocesor s plovoucí ádovou árkou) 23 / 44

SPŠ, OSTRAVA - MORAVSKÁ OSTRAVA, KRATOCHVÍLOVA 7 Složit jší instrukce jsou provád ny samostatn pouze ve front „u“. Instrukce, která je vykonávána ve front „v“ je vždy instrukcí následující za instrukcí ve front „u“. Pro vytvo ení lepší p edstavy o struktu e µ-procesoru Pentium je zde uvedeno zjednodušené blokové schéma propojení hlavních blok .

address cache

BTB

256b

64b data 32b adress control

prefetch buffers control unit bus unit

ALUu

ALUv

FPU 32b

page unit

64b

data cache

Redukované blokové schéma mikroprocesoru Pentium 9.2

Provád ní instrukcí u µ-procesoru Pentium

V dalším textu bude stru n popsána innost jednotlivých blok , které tvo í jednotky pro z et zené provád ní instrukcí. Prefetch ~ instrukce je vybrána z interní vyrovnávací pam ti (Cache), nebo z opera ní pam ti. V d sledku odd lení Cache pro instrukce a data nedochází ke konflikt m. Není-li instrukce v Cache, na ítá se z opera ní pam ti. K výb ru instrukce se používají dv 32B pomocné pam ti. Výb r instrukce se provádí sekven n , nebo v souladu s obsahem pam ti adres skok . Ze dvou instrukcí, které p ichází v úvahu se nakonec provede ta, na niž vyhodnocení skoku vede. Instruction Decode ~ blok rozhoduje, zda lze instrukci provést v páru nebo pouze samostatn ve front „u“. Zde rovn ž dochází k vyhodnocení prefix instrukce. Address Generate ~ blok vy íslí adresu operandu. (Vy íslení = p ímá hodnota + p ír stek, nebo báze+index). Vy íslení prob hne v jediném cyklu (u 80486 bylo pot eba dvou cykl ). Execute ~ v bloku probíhá zpracování operandu v registru i výb r dat z interní datové Cache a jejich zp tný zápis. (P i manipulaci s Cache jsou nutné dva hodinové cykly). Write Back ~ blok slouží k dokon ení instrukce a ke zm n stavu µ-procesoru vyvolané realizovanou instrukcí. 24 / 44


9.3

P edvídání skok u µ-procesoru Pentium

Pentium má implementován mechanizmus p edvídání výsledk skokových instrukcí. Algoritmus ídící innost tohoto mechanismu je založen na následující úvaze: V programech se asto vyskytují cykly (n které úlohy jsou ešeny itera ními technikami). T la cykl se mnohonásobn opakují ( asto tedy dochází ke skok m na po átek t la cyklu). Pouze jednou po spln ní podmínky je t lo cyklu opušt no (ke skoku nedojde). Ukázka itera ního postupu k výpo tu druhé odmocniny: Jestliže platí

y = x , pak y lze vypo íst po n kolika krocích využitím následujícího vztahu. yi+1 =

1 x ( + yi ) 2 yi

Výchozí hodnotu y1 lze zvolit nap íklad 1, nebo odhadem. Výpo et bude opakovan provád n do doby než rozdíl p edchozího a sou asného výsledku v absolutní hodnot nepoklesne pod stanovenou mez. P edchozí µ-procesory i v p ípad , že m ly implementovanou Pipeline její ú innost nedokázaly pln využít, protože vlivem skok musela být asto vyprazd ována. Po dokon ení instrukce se zjistilo, že skok byl.

Nová položka do BTB. "historické bity" = 11 p íští p edpoklad = skok bude

Po dokon ení instrukce se zjistilo, že skok byl.

Po dokon ení instrukce se zjistilo, že skok nebyl. "historické bity" = 10 p íští p edpoklad = skok bude

Po dokon ení instrukce se zjistilo, že skok byl.

Po dokon ení instrukce se zjistilo, že skok nebyl. "historické bity" = 01 p íští p edpoklad = skok bude

po dokon ení instrukce se zjistilo, že skok byl.

Po dokon ení instrukce se zjistilo, že skok nebyl. "historické bity" = 00 p íští p edpoklad = skok nebude

Logický automat pro predikci skok

25 / 44

Po dokon ení instrukce se zjistilo, že skok nebyl.

SPŠ, OSTRAVA - MORAVSKÁ OSTRAVA, KRATOCHVÍLOVA 7 V Pentiu je za ú elem predikce skok BTB (Branch Target Buffer), což je pam adres skok . Mikroprocesor zde ukládá adresy skokových instrukcí získané b hem fáze D1 (dekódování adres) a dopl uje k nim dva bity zaznamenávající „historii skok “. P i výb ru instrukce je testován obsah BTB, je-li v n m požadovaná položka nalezena, zjiš uje se p edpoklad ke skoku. Je-li tento p edpoklad, vybírají se instrukce po ínaje tou, na kterou sm uje operand skokové instrukce. Pokud byla p edpov chybná, vybrané instrukce jsou zavrženy (Pipeline se musí vyprázdnit ~ výpo etní výkon µ-procesoru podstatn poklesne) a výb r se opakuje od správné adresy. Bity dokumentující „historii skok “ jsou zpracovávány logickým automatem (viz schéma na p edchozí stránce). Funkci logického automatu lze popsat takto: BTB je ve své podstat ty cestná asociativní pam , která obsahuje 4*64=256 položek. BTB uchovává cílové adresy skokových instrukcí a bity dokumentující historii skok . Nová položka je do BTB vkládána na náhodn vybrané místo (m že dojít k vymazání položky, která ješt bude pot ebná). Výchozí hodnota bit dokumentujících historii skok je 11. Hodnota t chto bit je p i opakovaném zpracovávání instrukce pr b žn testována a využívána k rozhodnutí o zavedení instrukcí do Pipeline. Hodnota bit dokumentujících historii skok je vždy po dokon ení instrukce (podle toho zda ke skoku došlo, nebo nikoli) aktualizována. Jak je vid t ze schématu – je-li hodnota „historických bit “ nenulová, p edpokládá se, že ke skoku dojde.

9.4

Pravidla párování instrukcí u µ-procesoru Pentium

Jak již bylo uvedeno, µ-procesor Pentium a jeho nástupci jsou uzp sobeny k párování a soub žnému provád ní instrukcí. Vše je za ízeno tak, aby z pohledu programátora byly instrukce provád ny postupn . Ke spojování instrukcí do pár musí být spln ny následující p edpoklady: Instrukce musí být jednoduché. Nesmí vyžadovat mikrokódy – tedy instrukce typické pro RISC a musí být realizovány v pr b hu jediného cyklu. Jedná-li se o instrukce realizované FPU mohou trvat i 2÷3 cykly. Mezi instrukcemi nesmí být vztah tení až po zápisu a obrácen . Žádná instrukce nesmí mít výpo et adresy realizován ze dvou z p ír stku).

ástí (z p ímé hodnoty a zárove

Instrukce s prefixy lze realizovat pouze ve front „u“. Skokové instrukce sm jí být p i párování realizovány pouze ve front „v“. Nelze je párovat s následující sekven ní instrukcí. Nelze párovat instrukce vázané p es registry. (Jejich obsah m že být ešením paralelní instrukce zm n n.) cykly.

Jsou-li zpracovávány instrukce s operandem v hlavní pam ti, prodlouží se dokon ení instrukce o 2÷3

Pentium využívá p i své innosti signály IU, IV, IBT, které vypovídají o využití jednotlivých front ke zpracovávání instrukcí. IU

IV

IBT

odpovídající akce

0

0

0

Nebyla dokon ena žádná instrukce.

0

0

1

Tato kombinace hodnot bit nem že nastat.

0

1

0


0

1

1


1

0

0

Byla dokon ena neskoková instrukce ve front „u“.

1

0

1

Byla dokon ena skoková instrukce ve front „u“.

1

1

0

Byly dokon eny instrukce v obou frontách (ob neskokové).

1

1

1

Byly dokon eny instrukce v obou frontách, ve front „v“ skoková.

Signál IU je nastaven po dokon ení instrukce ve front „u“. Signál IV je nastaven po dokon ení instrukce ve front „v“. Signál IBT je nastaven po dokon ení skokové instrukce. 26 / 44


9.5

Technologie MMX u µ-procesor Pentium

Zkratka MMX vznikla ze slov Multi Media eXtensions. Jedná se v podstat o multimediální rozší ení (podporu). 8. 1. 1997 byla zapo ata nová etapa ve vývoji µ-procesor . Firma Intel ve spolupráci s firmami Macromedia a Adobe analyzovala nej ast ji realizované operace p i zpracovávání program s multimediálními daty. Na základ této analýzy byly do Pentia zabudovány optimalizované instrukce k podpo e multimediálních aplikací. Jednalo se tehdy o 57 instrukcí, které umožnily simultánní zpracování dat. Bez MMX byla data pro grafiku zpracovávána pouze osmi bitov a data pro zvuk šestnácti bitov . Technologie MMX umožnila data vložit do 64b registru a zpracovat je jedinou operací. Výsledkem tohoto opat ení bylo zvýšení výpo etního výkonu p i práci s grafikou a zvukem až o 60%. Ke zrychlení však dojde pouze u program , které jsou pro MMX p ipraveny. Mikroprocesory vybavené technologií MMX byly instalovány do speciálních základních desek s ipovými sadami podporujícími MMX. Mikroprocesor s technologií MMX je vybaven osmi 64b registry pro simultánní zpracování multimediálních dat. Rozborem multimediálních aplikací bylo zjišt no, že nej ast ji jsou realizovány: Operace s celo íselnými daty. Krátké a rychle se opakující smy ky. Výpo etn náro né algoritmy. Paraleln realizované instrukce. Z t chto zjišt ní se vycházelo p i sestavování požadavk na obecn použitelné instrukce, které se staly sou ástí technologie MMX. Základem technologie MMX je SIMD (Single Instruction Multiple Data). Velmi zjednodušen se dá íci, že p vodní Pentium zpracovává jen „slova“, ale Pentium s MMX celé „v ty“. První µ-procesory vybavené MMX byly vyrobeny technologií 0,35µm a byly vybaveny vyrovnávací pam tí o velikosti 32kB. Zárove u nich byl p epracován algoritmus p edvídání skok tak, že i bez využívání MMX dochází k nár stu výkonu asi o 20%. Program využívající MMX po spušt ní otestuje prost ednictvím instrukce CPUID (Central Processor Unit IDentification) použitý µ-procesor. Test se provádí proto, aby se systém se starším µ-procesorem nezhroutil. Je-li zjišt no, že µ-procesor není vybaven technologií MMX, b ží program v režimu, který se nesnaží výhody MMX využívat. Firma AMD o n co pozd ji k p vodnímu souboru instrukcí pro podporu multimediálních aplikací doplnila další instrukce a firma Intel tato rozší ení odkoupila.

9.6

Nástupci µ-procesoru Pentium

Prvním nástupcem Pentia u firmy Intel byl µ-procesor Pentium Pro. Velmi stru n jej lze charakterizovat asi takto. Byla dopln na Cache L2, ada instrukcí je realizována na principech RISC, Pipeline byla rozší ena na 14°, byla implementována technika „Dynamic Execution“ (jedná se o p edpov skok na základ analýzy programu a zám nu po adí zpracování instrukcí). Mikroprocesor podporuje práci v multiprocesorovém režimu, není však optimalizován k provád ní 16b instrukcí (vznikají problémy s Pipeline). Technicky byl tento µ-procesor na velmi dobré úrovni, vlivem nedostate n rozvinuté technologie výroby ip v té dob však u n j byl nevýhodný pom r cena / výpo etní výkon. Dalším nástupcem Pentia byl µ-procesor Pentium II. Integruje v sob technologie Pentia Pro a MMX. Bylo zde použito nové pouzdro s lepší architekturou sb rnic. Toto uspo ádání zvýšilo propustnost sb rnic trojnásobn . Byla zde použita i technika „Dynamic Execution“ a v µ-procesoru byl rezervován prostor pro 40 již dekódovaných instrukcí. Tyto instrukce jsou p ipraveny a budou provedeny v okamžiku, kdy budou dostupné jejich operandy. Mikroprocesor byl dále vybaven dvouúrov ovým systémem predikce skok s adaptivním charakterem. Sb rnice Cache L2 pracovala vzhledem k procesorovému jádru na polovi ním kmito tu. K výrob bylo používáno technologie 0,25µm. K nástupc m Pentia pat í i µ-procesor Celeron. První kusy byly realizovány podobn jako Pentium II, ale bez Cache L2. Ukázalo se však, že výpo etní výkon byl velmi malý. Celeron 300A s implementovaným 27 / 44

SPŠ, OSTRAVA - MORAVSKÁ OSTRAVA, KRATOCHVÍLOVA 7 jádrem Mendocino byl již vybaven Cache L2 o velikosti 128kB pracující na frekvenci jádra. Vn jší sb rnice však mohla pracovat pouze na kmito tu 66MHz (to umožnilo p enos dat rychlostí 533MB/sec). Použití jádra pracujícího na kmito tu výrazn vyšším než 500MHz je u t chto µ-procesor neefektivní. (Musí být vkládány ekací cykly.) Po Celeronu p išel Celeron II . Pouzdro PPGA (Plastic Pin Grid Array) použité u Celeronu bylo nahrazeno pouzdrem FC PGA (Flip Chip Pin Grid Array). Toto nové pouzdro umožnilo lepší odvod tepla a tedy práci na vyšším kmito tu. K výrob byla použita technologie 0,18µm. Mikroprocesory Celeron vždy cenov (a tedy i výkonov ) pat ily k „LowEnd“. Dalším plnokrevníkem od firmy Intel byl µ-procesor Pentium III. První kusy byly vyrobeny technologií 0,25µm. Pro ilustraci lze uvést, že tento µ-procesor obsahuje 9,5 * 106 ekvivalent tranzistor . Cache L1 má velikost 32kB, Cache L2 pak 512kB. Mikroprocesor obsahuje nové instrukce SIMD (70 instrukcí). Z d vodu možné identifikace po íta e byl µ-procesor vybaven funkcí, kterou lze dálkov zjistit sériové íslo (tuto možnost lze v prost edí SetUp zakázat). Mikroprocesor disponuje tzv. spekulativním spoušt ním instrukcí (instrukce jsou provedeny na základ predikce a jsou p ipraveny k použití). Po Pentiu III byl na trh dodán Pentium 4. Pipeline byla rozší ena na 20° (u Pentia II a Pentia III m la Pipeline 10°). Mikroprocesor se za al vyráb t na bázi technologie 0,13µm. Byl dopln n „Rapid Execution Engine“ (jedná se v podstat o jednotku provád jící operace s celými ísly, která pracuje na 2x vyšším kmito tu než jádro). Pam k odložení „p edzpracovaných instrukcí je 8x v tší než u Pentia III. Rozší ená sb rnice umožní 2x rychlejší komunikaci s Cache L2. Cache L1 má však velikost pouze 8kB (podle tvrzení výrobce z d vodu rychlejšího p ístupu k dat m). P epracovaná je i MMX (jsou dopln ny instrukce pro maticové výpo ty ve 3D). Tyto zm ny se však uplatní až u nov napsaného software, který nové možnosti µ-procesoru využije.

9.7

Cvi ení k probrané kapitole Vysv tlete funkci algoritmu p edvídání skok . Objasn te zásady pro párování instrukcí. Popište funkci Pipeline v µ-procesoru Pentium.

28 / 44


10 Pam ti pro µ-procesorovou techniku Klí ové pojmy: ROM, PROM, EPROM, EEPROM, statická – dynamická pam , refresh. 10.1 Pam ti pro µ-procesorové systémy Volná definice pam ového obvodu by mohla znít asi takto: Pam je funk ní jednotka, do které lze analogové, nebo digitální informace6 ukládat (zapisovat), vložené informace v ní uchovávat pro pozd jší použití a uchované informace vyjímat ( íst). Je z ejmé, že pam ti mohou být realizované r zným zp sobem a není ani stanoveno jakou formu budou mít informace uchovávané v pam ti. V µ-procesorových systémech se využívají informace v digitální podob – s ohledem na tuto okolnost jsou ešeny i pam ové obvody. Hlavní pam ti µ-procesorových systém jsou tvo eny pam ovými jednotkami sestavenými z jedné, nebo n kolika desek osazených pam ovými ipy a podp rnými obvody. Pam ové obvody jsou obvykle vyráb ny technologií polovodi ových sou ástek, nebo technologií tenkých magnetických vrstev (pom rn asto se využívá i optický záznam). V dalším textu budou uvedena kritéria na základ nichž je vhodné pam ti posuzovat. Z hlediska zp sobu použití lze pam ti d lit: •

Obvody s možností pouhého tení dat;

•

Obvody možností rychlého tení a zápisu dat;

•

Obvody s možností rychlého tení a pomalého zápisu dat.

Podle zp sobu p ístupu k pam ovým bu kám lze pam ti d lit : o

Obvody s p ímým p ístupem (RAM);

o

Obvody se sekven ním p ístupem (LIFO, FIFO).

Obvody RAM (Random Access Memory) se vyzna ují tím, že p ístupová doba je pro všechny pam ové bu ky shodná. Tohoto zp sobu adresování se asto využívá. Obvody LIFO (Last In First Out) se využívají ve funkci zásobník k odkládání návratových adres p i volání podprogram . Obvody FIFO (First In First Out) umož ují zapsaná data íst s ur itým zpožd ním sekven n . Mohou se využívat ve form posuvných registr , nebo velmi asto jako velkokapacitní pam ti (FDD, HDD, CD-ROM). Nedostatkem obvod s možností rychlého tení a zápisu dat je obvykle jejich energetická závislost7. Obvody s možností pouhého tení dat a obvody s možností rychlého tení a pomalého zápisu dat jsou energeticky nezávislé. Obvody s možností pouhého tení dat jsou obvykle ozna ovány: ROM (Read Only Memory) PROM (Programmable Read Only Memory) EPROM (Erasable Programmable Read Only Memory) EEPROM (Electrical Erasable Programmable Read Only Memory)

10.2 Obvody ROM, PROM, EPROM a EEPROM Obvody t chto typ jsou ur eny k uchovávání a reprodukci d íve vložených informací. Informace lze z t chto pam tí libovoln íst, ale jejich zm na, nebo záznam nových dat za provozu (až na výjimky) není možný.

6 7

Pojem informace má obecn jší platnost (lze si pod ním p edstavit data, instrukce, …). Tyto pam ové obvody pot ebují k uchovávání informací trvalý p ísun energie. 29 / 44

SPŠ, OSTRAVA - MORAVSKÁ OSTRAVA, KRATOCHVÍLOVA 7 Do obvod ROM se data vkládají p i jejich výrob a jsou ur ena tvarem poslední masky použité p i výrob pam ového ipu. Jedná se o tzv. zákaznické obvody, které jsou vyráb ny podle specifikace zákazníka (jejich výroba je rentabilní v p ípad v tšího po tu (alespo stovky kus )). Pro menší množstevní požadavky se používají obvody typu PROM. Data do t chto obvod vkládá zákazník sám prost ednictvím „programátoru pevných pam tí“. K výrob obvod PROM se využívá technologie bipolárních tranzistor a data jsou do t chto pam tí vkládána destruktivním zp sobem „p epálení“ spojky ( spojka CrNi, nebo polykrystalický k emík) proudovým impulsem. Technologií MOS se vyrábí obvody PROM a EPROM, do nich se data vkládají ve form elektrického náboje. Takto vložená data v pam ti z stanou po dobu n kolika let. Pam ti realizované na bázi bipolárních obvod se vyzna ují kratší p ístupovou dobou, ale mají vyšší spot ebu elektrické energie. Obvody EPROM byly p vodn ur eny pro experimentální a vývojové ú ely (v sou asné dob jejich cena klesla – v ad p ípad se jimi nahrazují pam ti PROM). Pouzdro pam ového ipu je opat eno „okénkem“, které umožní mazání dat ozá ením. EPROM vyráb né firmou Intel lze mazat zá ením o vlnové délce kratší než 4*10-7m (na slunci dojde k vymazání dat za n kolik dn ). Je tedy z ejmé, že „okénko“ musí být v provozu zakryté, aby nedošlo k poškození dat. Ke spolehlivému mazání se používají výbojky produkující zá ení o vlnové délce 254nm. Jejich výkon bývá 5,5 ÷ 13 W/cm2 (mazání pak trvá asi 45 ÷ 8 minut). Nedokonale smazané informace se mohou projevit po ur ité dob , nebo p i zm n teploty i nap tí jako chyba p i tení. Obvody EEPROM umož ují i mazání realizovat elektricky. Tyto pam ové obvody poskytují mnohem komfortn jší práci. Rozvoj výrobní technologie zp sobil, že tyto pam ti v n kterých p ípadech vytla ují pam ti EPROM.

10.3 Pam ti typu RWM RAM, vlastnosti a použití S ohledem na zp sob uložení dat v pam ovém obvodu rozeznáváme pam ti statické a dynamické. Statické pam ti jsou realizovány formou bistabilních klopných obvod . Pokud není p erušeno napájení, uchovávají informace libovoln dlouho. Dynamické pam ti uchovávají informace ve form elektrického náboje. Tato metoda je použitelná u technologie MOS. Pam ové obvody se vyzna ují velkou m rnou kapacitou, nízkou spot ebou, ale jejich rychlost je nižší vlivem nutnosti obnovovat elektrický náboj (refresh). RWM jsou vyráb ny technologií MOS jak ve statickém, tak v dynamickém provedení. Velmi výhodné jsou obvody realizované technologií CMOS – vyzna ují se nepatrnou spot ebou a nízkou citlivostí k rušení a pokles m nap tí. takto:

Na následujícím schématu je uvedeno zapojení statické bu ky RWM s p ístupem RAM. Obvod funguje

Adresování pam ové bu ky se realizuje p ivedením –Udd (adresa X a adresa Y) k ídícím elektrodám tranzistor T5 ÷ T8. Tyto tranzistory zpr chodní trasu mezi Rd/Wr a bistabilním klopným obvodem (tranzistory T1 ÷ T4). Signál Ax je zaveden ke všem tranzistor m T5 a T6 pam ových bun k odpovídajícího „sloupce“ v pam ové matici. Signál Ay je zaveden ke všem tranzistor m T7 a T8 pam ových bun k odpovídající „ ádky“ v pam ové matici. Zápis do adresované pam ové bu ky se realizuje p ivedením -Udd a 0 (p ípadn 0 a -Udd) k vodi m Rd a Wr, které propojují všechny pam ové bu ky v pam ové matici. Jak však vyplývá z p edchozího odstavce zapisovací signál m že ovlivnit pouze adresovanou bu ku. Klopný obvod v adresované bu ce bude p eklopen v závislosti na polarit signálu p ipojeného k Rd a Wr. tení z pam ové bu ky je realizováno tak, že signály z adresované bu ky jsou prost ednictvím vodi Rd a Wr vyhodnoceny diferenciálním zesilova em.

30 / 44


-Udd

T2

P T1

T4

P

Ay

T3

P

P

Ax

Ax

P P

T5

T7

T6

T8

P P Ay Rd/Wr

10.4 Zálohování napájení pro pam

Struktura pam ové bu ky RWM a za len ní pam ové bu ky do matice s p ístupem RAM

ové obvody

Data v RWM je pot eba chránit pro p ípad p erušení dodávky elektrické energie. Volba záložního zdroje je závislá na spot eb pam ové jednotky (p ípadn celého po íta e), dob , po kterou hodláme data chránit a „d ležitosti“ dat. N které systémy umož ují normální provoz i ze záložního zdroje, jiné pouze uchovávání dat (má-li za ízení nižší spot ebu – lze data uchovávat delší dobu). Záložní zdroje používané pro pot ebu PC jsou ozna ovány zkratkou UPS (Uninterruptible Power Supply). Tyto tzv. inteligentní záložní zdroje v p ípad , že je jejich energie již vy erpána, dají pokyn PC k archivaci dat a legálnímu vypnutí. Systém m že pracovat bez obsluhy – používá se u sí ových server- . P i použití záložního zdroje je nutno zohlednit i ochranu proti nebezpe nému dotykovému nap tí a možnosti úrazu elektrickou energií. Nap íklad p i poruše izolace jsou obvody odpojeny pojistkami (viz. ochrana nulováním). Je-li použit záložní zdroj elektrické energie – musí být ochrana p ed možným úrazem vy ešena jiným zp sobem.

rozvod 230V/50Hz

~/=

=/~ automatický nabíje

napájení PC

akumulátorová baterie

Blokové schéma záložního napájecího zdroje Takto realizovaný napájecí zdroj zajiš uje i stabilizaci a filtraci sí ového nap tí. Usm r ova transformuje st ídavé nap tí (230V / 50Hz) na nap tí stejnosm rné. St ída generuje st ídavé nap tí pot ebné pro innost výpo etního systému. Je pot eba si uv domit, že nap tí na výstupu záložního zdroje není synchronizováno s nap tím sít (tato nap tí mohou být i v protifázi). Automatický nabíje zajiš uje dobíjení akumulátorové baterie. Dojde-li k p erušení dodávky elektrické energie, st ída bude napájen z akumulátorové 31 / 44

SPŠ, OSTRAVA - MORAVSKÁ OSTRAVA, KRATOCHVÍLOVA 7 baterie. Po dobu p epínání (usm r ova akumulátorová baterie) je energie pro pot eby st ída e erpána z elektrolytických kondenzátor . P i výpadku ani p i obnovení dodávky elektrické energie tedy nedojde ani ke krátkodobému p erušení napájení výpo etního systému. V p ípad , že je záložním zdrojem napájena pouze pam ová jednotka, musí být ošet eny její vstupní obvody. P i normální innosti je na vývod „input“ p ivedeno nap tí odpovídající logické hodnot H nebo L. T mto logickým hodnotám odpovídá situace, kdy je otev en pouze jeden z tranzistor (P nebo N). U D1

P R

vnit ní obvody v pam ti

input

N D2

Schéma k objasn ní ošet ení vstupního signálu Dojde – li však k p erušení dodávky elektrické energie pro periferní pam ové obvody, m že nap tí na vstupu „input“ zp sobit otev ení obou tranzistor . Odb r ze záložního zdroje je v takovém p ípad mnohonásobn vyšší než za normálních okolností. (Je nutné si uv domit, že na schématu je problém zvýšení odb ru zakreslen pouze pro jediný bit pam ti a ostatní bity budou vzhledem k tomuto schématu ke zdroji p ipojeny paraleln .) Zvýšený odb r elektrického proudu ze záložního zdroje zp sobí jeho vy erpání za podstatn kratší dobu. Pokud chceme p edejít zde popsaným problém m použijeme ke komunikaci s pam tí prvky jejichž výstupní obvody jsou ešeny s tzv. otev eným kolektorem. Tak bude i p i p erušení napájení periferních pam ových obvod zajišt na jednozna ná definice logických úrovní.

10.5 Cvi ení k probrané kapitole Pojednejte o pam ových obvodech z hlediska zp sobu jejich použití. Objasn te funkci pam ové bu ky RWM - RAM. Popište funkci UPS.

32 / 44


11 Podp rné obvody µ-procesor Klí ové pojmy: DIL, OE, STB, IR, C/D, INTE. 11.1 Neprogramovatelné podp rné obvody N kdy jsou k zajišt ní funkce µ-procesorového systému na bázi monolitického µ-po íta e (v p ípad použití µ-procesoru prakticky vždy) použity podp rné obvody. S ohledem na zp sob jejich použití lze tyto podp rné obvody za adit do dvou skupin: neprogramovatelné a programovatelné. Neprogramovatelné – k t mto obvod m pat í nap íklad ip 8282 (p ípadn 8283). Jedná se o bipolární, paralelní osmibitový st ada (budi sb rnice) s t ístavovými výstupními zesilova i. Je ur en pro multiplexování a vstupn výstupní funkce systém na bázi obvod 8080, 8086, 8048 a 8051. Výrobce jej umístil do pouzdra DIL 20.

Legenda: DIx - vstup dat (Data Input) DOx - výstup dat (Data Output) STB - vzorkování S ( TroBe) OE - výstup povolen Output ( Enable)

DIx D

DOx CL

Blokové schéma jednoho kanálu obvodu 8282

STB OE

Funkci obvodu lze zjednodušen popsat takto: Data p ivedená na vstup se zapíší do datových st ada vzorkovacím impulsem. Na výstup jsou data p edána aktivací signálu „výstup povolen“ (signál je aktivní p i logické úrovni L). Je-li signál output enable na úrovni H, jsou výstupní zesilova e ve stavu vysoké impedance. ip 8286 (p ípadn 8287). Jedná se o osmibitový p ijíma / vysíla s t ístavovými výstupy ur ený pro periferní funkce µ-procesorových systém . Obvod je rovn ž v pouzdru DIL 20. Funkce obvodu je následující: signál OE ur uje okamžik p edání dat na výstup (signál OE je aktivní p i úrovni L). Sm r p enosu dat lze volit signálem T. Zm na sm ru p enosu je možná, pouze je-li výstup obvodu ve stavu vysoké impedance. Funkce obvodu pro volbu sm ru p enosu vyplývá z následující pravdivostní tabulky. Prvek (1) plní funkci implikace a prvek (2) plní funkci negovaného logického sou tu. OE

T

(1)

(2)

0

0

0

1

0

1

1

0

1

0

0

0

1

1

0

0

Úrove H na výstupu prvku (1) nastaví do pr chozího režimu trasu A B, úrove H na výstupu prvku (2) nastaví do pr chozího režimu trasu B A. Je-li signál OE neaktivní (logická úrove H), není pr chozí žádný sm r.

33 / 44


Ax

1 Bx

Legenda: Ax - vstup / výstup dat Bx - vstup / výstup dat T - sm r p enosu OE - výstup povolen

Blokové schéma jednoho kanálu obvodu 8286

1

OE (1)

(2)

1

1

T

11.2 Programovatelné podp rné obvody K tzv. programovatelným podp rným obvod m µ-procesor a monolitických µ-po íta 8251. Slouží k vysílání a p íjmu dat v synchronní, nebo asynchronní form .

pat í obvod

Druh provozu, po et datových bit i zp sob ukon ení paritou lze modifikovat programov . Architektura obvodu umož uje pln duplexní provoz a slu itelnost s prvky TTL. Monolitický mikropo íta 8051 je vybaven sériovým rozhraním, které umož uje obdobnou komunikaci jako ip 8251, monolitický µ-po íta PIC 16F877 je v tomto smyslu vybaven ješt lépe. Je tedy z ejmé, že ip 8251 bude nej ast ji využíván v obvodech s µ-procesory. Funkci obvodu lze dokumentovat následujícím algoritmem. Signály:

IR ~ pozastavení funkce obvodu do doby zápisu instrukce pro druh provozu. C / D ~ vstupní údaj, který udává charakter p enosu po datové sb rnici. P í úrovni L jsou p enášena data, p i úrovni H ídící, nebo stavové slovo.

34 / 44


reset

instrukce pro provoz

sync ?

Zápis synch-ního znaku

zápis povelu instrukce C/D

IR = = 1

C/D = = 1

tení stavového slova

p íjem (vyslání) znaku

Algoritmus k popisu funkce ipu 8251 Dalším podp rným programovatelným obvodem je 8255. Tento obvod je ur en pro paralelní p ipojení periferií k µ-procesoru. Obvod je v pouzdru DIL 40. 24 vývod je využito k p ipojení vn jších za ízení. Vývody lze programovat ve dvou skupinách, funk ní vlastnosti obvodu jsou ízeny programem. Vstupn výstupní vlastnosti vývod ipu jsou slu itelné s TTL. S datovou sb rnicí µ-po íta e je obvod spojen prost ednictvím obousm rného osmibitového budi e.

35 / 44

SPŠ, OSTRAVA - MORAVSKÁ OSTRAVA, KRATOCHVÍLOVA 7 T i osmibitové kanály mohou v závislosti na programu plnit r zné funkce. Programem jsou dány t i základní režimy innosti: 1.

režim 0 ~ jednoduché vstupy / výstupy

2.

režim 1 ~ strobované (vzorkované) vstupy /výstupy

3.

režim 2 ~ obousm rná sb rnice

Režim 0 ~ osmibitové kanály ozna ené PA, PB a ty bitové kanály DCH, DCL mohou pracovat jako vstupní, nebo výstupní (výstupní informace je uložena v registrech až do následujícího zápisu nové informace). Režim 1 ~ každá skupina kanál obsahuje osm bit pro data a t íbitový stavový kanál. Režim 2 ~ pracuje pouze skupina kanál A. Tvo í ji osm bit pro data a p tibitový ídící / stavový kanál. Kanály mají charakter registr pro vstup i výstup. ídící stavový kanál v režimech 1 a 2 obsahuje signály pot ebné k uskute n ní p enosu dat a signály požadavk p erušení. Požadavky p erušení jsou akceptovány v závislosti na stavu klopných obvod INTE. Stav obvod lze zjistit tením kanálu PC. Signál reset nastaví obvod do režimu 0.

11.3 Cvi ení k probrané kapitole Objasn te pojmy neprogramovatelný a programovatelný podp rný obvod. Vysv tlete funkci obvod 8282 a 8286. Popište algoritmus funkce obvodu 8251.

36 / 44


12 Základní stavební moduly typického PC Klí ové pojmy: platforma AT – ATX, základní deska, FAT, True Color. 12.1 Case, základní deska, µ-procesor, pam

ové moduly

Po íta t ídy PC (Personal Computer) je v principu jakousi stavebnicí, jejiž komponenty lze p i dodržení ur itých pravidel obm ovat, nebo dopl ovat. Sestava po íta e je umíst na ve sk íni (Case). P i volb sk ín je pot eba vycházet z p edpokládaného budoucího použití po íta e. S ohledem na tvar a velikost jsou vyráb ny sk ín nesoucí ozna ení: DeskTop, SlimLine, MiniTower, MidiTower, BigTower. S ohledem na použitou platformu se dnes ješt vyskytují systémy AT, ale mnohem ast ji již ATX. Platforma ATX má vzhledem k AT adu vylepšení. (N které zm ny jsou patrné na první pohled. Rozmíst ní konektor na zadní st n sk ín je jiné než u AT. Napájecí zdroj není opat en sí ovým spína em, ale je ízen ze základní desky a m že být ovládán programov , nebo i dálkov .)

Napájecí zdroj

Šachty 5,25"

Šachty 3,5"

Ovládání a signalizace

Konektory USB a Jack Rozši ující karty

Pohled na po íta ovou sk í typu "TOWER"

Volbu napájecího zdroje je rovn ž nutno pod ídit typu použitého µ-procesoru (n které µ-procesory – vyráb né zastaralou technologií k dosažení pot ebného výpo etního výkonu odebírají ze zdroje zna ný proud). Úst edním prvkem po íta ové sk ín je základní deska. Tato deska obsahuje konektory k p ipojení µprocesoru, napájení a interních i externích periferií. Dále obsahuje podp rné obvody ( ipová sada), BIOS, SetUp a dnes asto i obvody k podpo e audio a video výstupu. BIOS je (zjednodušen e eno) prost edník mezi Hardware po íta e a opera ním systémem. SetUp je program umož ující nastavení systému. K nastavení systému se využívají i p epína e (Switch), propojky (Jumper) a dnes v neširší mí e práv SetUp. Použitý BIOS má podstatný vliv na dosahovaný výpo etní výkon a stabilitu systému. K ne ast ji používaným pat í: AWARDBIOS, AMIBIOS a PHOENIXBIOS. Použitý BIOS je vázán na ipovou sadu. V minulosti pat ila k nejvýkonn jším sada BX440, pozd ji nahrazená ipovou sadou „815“ (815E, 815EP) jednotlivé typy se od sebe lišily p edevším podporou grafiky, zvuku a USB. Pro µ-procesory Pentium 4 se asto používají ipové „850“, „850E“, „845“ ~ liší se od sebe výbavou a samoz ejm i cenou. Základní deska na následující fotografii je vybavena Socket 478 pro Intel Pentium 4/Celeron až 3.2GHz, podporuje Intel Hyper-Threading Technology a je ur ená pro jádra Intel Prescott. 37 / 44


Konektor disketové jednotky

Konektory pro HDD a CD-ROM

Konektor pro napájení Misto pro pam ti RWM-RAM

Slot AGP

Misto pro mikroprocesor

Sloty PCI

Základní deska ur ená procesor m Pentium 4

Aktivní chladi mikroprocesoru

Mikroprocesor Pentium 4

Mikroprocesor Pentium 4 s chladi em

38 / 44

SPŠ, OSTRAVA - MORAVSKÁ OSTRAVA, KRATOCHVÍLOVA 7 Na fotografii je zobrazen pam ový modul typu DIMM DDR. Modul je opat en 184 piny, obsahuje 16 ip , má kapacitu 512MB a pracuje na frekvenci 400MHz.

Pam

ový modul DIMM DDR

12.2 Disketová jednotka, harddisk, CD-ROM jednotka Disky jsou v sou asnosti nejobvyklejší formou pam tí používaných k trvalému uložení dat. Jejich kapacita v sou asnosti dosahuje až stovek GB. Spole ným rysem t chto za ízení je zp sob uložení informace (zápis „nul“ a „jedni ek“). Mikroskopicky malé oblasti disk p edstavují pam ová místa schopná nést informaci o logické úrovni High nebo Low. nosná ást disku

magnetická vrstva

elektromagnet

Zápis dat na magnetický disk P ed zápisem dat na disk musí být povrch ur ený k uložení informací formátován. Povrch disku je rozd len na stopy a sektory (soust edné kružnice a kruhové výse e). Sektory na vn jším okraji disku jsou umíst ny na v tší ploše, než sektory ve st edu disku. Existují i metody, které umož ují umístit na vn jší stopy v tší po et sektor (p ístup k dat m je pak složit jší). Po et stop a sektor udává celkovou kapacitu disku. Zapisovaný soubor p edá uživatelský software opera nímu systému a ten BIOSu, který je schopen komunikovat s diskovou jednotkou. Na disku je nalezen volný prostor a soubor je uložen (n kdy bývá soubor uložen na n kolika místech (fragmentace)).

39 / 44

SPŠ, OSTRAVA - MORAVSKÁ OSTRAVA, KRATOCHVÍLOVA 7 K vlastnímu zápisu dat je u HD (Hard Disk) a FD (Flopy Disk) využit miniaturní elektromagnet umíst ný ve tecí a zapisovací hlav . Prostor pod hlavou je zmagnetizován (vzniká tak magnetický proužek. Každý bit je zaznamenán formou dvou proužk (v p ípad nuly mají proužky stejnou orientaci v p ípad jedni ky je orientace proužk opa ná). Princip Záznamu dat je nazna en na schématu na další stran . P i tení informace se v cívce elektromagnetu indukuje nap tí a dešifrováním zm n jeho polarity se získá informace o posloupnosti „nul“ a „jedni ek“. Ke tení se využívá i jiných princip na bázi zm ny magnetického odporu. Mobilním záznamovým médiem jsou diskety (v sou asnosti se využívají 3 a ½“ s kapacitou obvykle 1,44MB). Záznamová hlava je p i p enosu dat v kontaktu s povrchem záznamového média (rychlost rotace disku je proto nízká a z ní plynoucí p ístupová doba dlouhá). Disketa je pom rn nespolehlivé záznamové médium.

Disketová jednotka 3,5" / 1,44MB

Záznam dat na hard disk je v principu shodný se záznamem na disketu. Záznamová hlava je však unášena na vzduchovém polštá i t sn nad povrchem disku – rychlost otá ení disku proto m že být podstatn vyšší a tedy i p ístupová doba je výrazn kratší. Kapacita hard disk v sou asnosti p esahuje sto MB. Informace o zapsaném souboru je uložena ve FAT (File Allocation Table). Obsah FAT je omezený, sektory musí být sdružovány do cluster- . V sou asnosti se využívá nikoli 16 bitová, ale 32 bitová aloka ní tabulka, nebo formát NTFS – cluster-y mohou být menší. Cluster je nejmenší prostor na disku, který m že být k zápisu informací použit. U velkých disk proto dochází k plýtvání s kapacitou disku. K urychlení komunikace s disky se využívají diskové Cache. Z dané lokality disku jsou teny informace navíc a tyto informace jsou ukládány do diskové Cache pro p ípadné pozd jší použití. K dosažení vyšší rychlosti p enosu informací se využívá tzv. prokládání. Vznikne-li pot eba íst data ze sousedních sektor na disku, pak p i vysokých otá kách disku s ohledem na dobu pot ebnou ke zpracování dat mohou být data ze sousedního sektoru obvykle tena až v následující otá ce disku. Toto vede ke zpomalení komunikace s diskem. Z tohoto d vodu se využívá již zmín ného prokládání. Jak je vid t z následujícího schématu, logicky sousední sektory nejsou sousední fyzicky. Mají-li být nap íklad tena data ze sektoru íslo 1 a po té data ze sektoru íslo 2, je vid t, že u prokládaného schématu je ke zpracování dat více asu.

40 / 44


Prokládání 1:1

Prokládání 1:3

Prokládání dat p i zápisu na disk

HDD Seagate Barracuda.V.200.0GB Dalším asto používaným záznamovým médiem je CD-ROM. I v tomto p ípad jsou informace ukládány v binární podob . tení dat však probíhá opticky. Využívá se odrazu laserového paprsku od média nesoucího informace. CD-ROM jsou vyráb ny lisováním (velké série), nebo „vypalováním“ (záznam je provád n laserem. Velmi asto se používají p episovatelné CD-ROM, data lze na disk ukládat, mazat a znovu ukládat podobn jako na disketu. Kapacita CD-ROM bývá 700MB. Informace nejsou zapisovány ve stopách ve tvaru soust edných kružnic, ale ve form spirály (podobn jako na gramofonové desce) po átek spirály je ve st edu disku. Záznam ve form spirály umožnil efektivn jší využití povrchu disku. Sektory na okraji i ve st edu disku mají (fyzicky) stejnou velikost. Systém využívá konstantní obvodové rychlosti. CD-ROM jednotky, které se používají ke tení (n které typy i k zápisu) dat, jsou ozna ovány rychlostí, která je k p enosu dat použita. Rychlost p enosu dat je vyjád ena násobkem základní rychlosti (150kb/sec). Jako základní je zvolena rychlost pot ebná k p enosu dat pro akustické ú ely. Dnes se b žn komunikuje rychlostí i 52x vyšší. Krom CD-ROM se dnes k trvalému uchovávání dat používají DVD. Tyto disky se vyzna ují výrazn vyšší kapacitou 4,7GB (oboustranné 9,4GB). Toto záznamové médium bylo p vodn ur eno k záznamu multimediálních soubor (nástupce videokazety).

41 / 44


12.3 Grafický akcelerátor, zvuková karta, faxmodem Grafická karta p ipravuje data pro zobrazení na monitoru. Propojovací kabel mezi Case a monitorem je na stran po íta e zapojen do konektoru canon grafické karty. Grafické karty bývají vybaveny vlastním procesorem (specializovaným na zpracování obrazu). Na grafické kart je krom jiného video pam . Kvalitou videokarty je ur eno množství barev (v sou asnosti „True Color“ ~ 16*106 barevných odstín ). Vysoký výkon grafické karty je nutný zejména pro b h CAD (Computer Aided Design) a po íta ových her. Grafické karty dnes asto bývají integrovány na základní desce. Jejich výkon však obvykle nedosahuje špi kových hodnot. Výhodou tohoto ešení je snad pouze nižší finan ní náro nost. N které grafické karty umož ují p ipojení i dalších za ízení (nap íklad televizor, videorekordér, videokamera). Grafická karta na následující fotografii je vybavena ipem Radeon 9800 Pro, který pracuje na kmito tu 380MHz. Pam ové obvody 128MB DDR SDRAM karty pracují na kmito tu 680MHz. Pam ová sb rnice má ší ku 256b. Karta m že generovat televizní signál v norm S-VHS.

Aktivní chladi procesoru karty

Konektor do slotu AGP Konektory k p ipojení externích za ízení

Grafická karta ATI Sapphire RADEON 9800PRO

Zvuková karta transformuje digitální data do analogové podoby a obrácen . Umožní k PC p ipojit interní i externí audio za ízení. Jedná se nap íklad o reprosk ín (dva a více kanál ), mikrofon, p ehráva kompaktních disk , MIDI (Musical Instruments Digital Interface) ke komunikaci s hudebními nástroji a podobn . Rovn ž i zvuková karta bývá asto sou ástí základní desky. V p ípad , že nemáme zvláš vysoké požadavky na kvalitu a možnosti práce se zvuky, toto ešení posta í. Zvuková karta na následujícím obrázku je vybavena ipem Audigy CA0100-IDF. Karta má linkový, digitální výstup a výstup pro reprosk ín . Na vstup lze p ipojit signál z mikrofonu, linkový, nebo digitální signál. Tato karta je vybavena i Game portem v kombinaci s MIDI.

42 / 44


Konektory k p ipojení interních za ízení

Konektor do slotu PCI Konektory k p ipojení externích za ízení

Zvuková karta SB Audigy

Z toho, co bylo uvedeno výše je jasné, že po íta t ídy PC již není ur en pouze pro tzv. kancelá ské práce, ale stává se sou ástí domácího audiovizuálního systému. Modem umožní PC komunikovat s okolním sv tem prost ednictvím b žné telefonní linky. PC pak m že plnit i funkci telefonu, faxu a lze jej p ipojit k jinému PC. M že tak vzniknout po íta ová sí .

Konektor do slotu PCI

Konektory k p ipojení do telefonní linky Konektory k p ipojení mikrofonu a sluchátka

Interní faxmodem

Ozna ení modem vzniklo zkrácením slov modulátor a demodulátor. Modulátor transformuje digitální data z po íta e do analogové podoby vhodné pro p enos telefonní linkou. Je pot eba si uv domit, že tato telefonní linka byla p vodn ur ena pouze k p enosu hlasu. Demodulátor provádí zp tnou transformaci. Modem tedy umož uje obousm rný p enos dat. S ohledem na umíst ní se vyráb jí modemy interní a externí. Ob nevýhody.

ešení mají ur ité výhody a

S pohledu funkce existují: voice/data modem, fax/modem, software-ový modem, … 43 / 44

SPŠ, OSTRAVA - MORAVSKÁ OSTRAVA, KRATOCHVÍLOVA 7 Modem rovn ž n kdy bývá integrován na základní desce. P i koupi modemu je vždy pot eba ov it, zda je možno jej p ipojit k telefonním linkám v eské republice (záznam o homologaci).

12.4 Cvi ení k probrané kapitole P ipravit aktuální informace o základních deskách, µ-procesorech a pam ových modulech. P ipravit aktuální informace o energeticky nezávislých pam ových médiích. P ipravit aktuální informace o grafických akcelerátorech, zvukových kartách, modemech a sí ových kartách.

44 / 44

STEDNÍ PRMYSLOVÁ ŠKOLA, OSTRAVA - MORAVSKÁ OSTRAVA, KRATOCHVÍLOVA 7. (studijní text)

Recommend Documents