Review Digital Logic
Eri Prasetyo Gunadarma University http://eri.staffsite.gunadarma.ac.id http://pusatstudi.gunadarma.ac.id/pscitra
Definisi Gerbang logika Rangkaian logika menghasilkan sebuah nilai luaran Vout dengan fungsi boolean masukan V1, V2, …, VN Vdd
V1 V2 V3 Vi VN
.. ..
Rangkaian logika
Vout
Vout = "1" terhubung ke Vdd Gnd
Vout = "0" terhubung ke Gnd
Definisi Gerbang Logika Rangkaian logika menghasilkan sebuah nilai luaran Vout dengan fungsi boolean masukan V1, V2, …, VN Vdd
Vdd V1 V2 V1 V2 V3 Vi VN
.. ..
Rangkaian logika
VN
Pmos
Vout
Vout V1 V2 VN
Gnd
..
..
Nmos
Gnd
Contoh : NOR
1. Jaringan NMOS driven dan jaringan PMOS me-blok 2. Jaringan NMOS me-blok dan jaringan PMOS driven
Contoh dasar : NOR Fungsi : 1.
Va = 1 dan/atau Vb = 1 satu dari 2 transistors NMOS driven Vout = 0
1.
Va = 0 dan Vb = 0 2 transistors PMOS driven Vout = 1
Layout NOR
Contoh Lain : NAND Fungsi : 1.
Va = 1 dan Vb = 1 2 transistors NMOS driven Vout = 0
1.
Va = 0 dan/atau Vb = 0 salah satu transistors PMOS conduit Vout = 1
Layout NAND
Contoh Desain gate
?
?
metodologi gerbang logika
fungsi logika F=A+B
jar. P Jar. N
metodologi Jar. P skematik
Jar. N
Méthodologie Schéma symbolique
Schéma électrique
Méthodologie Schéma symbolique
Masque
Gerbang Kompleks
Examples : F = A.B.C.D
?
F = (A+B) . (C+D)
Desain gerbang logika kompleks jaringan P menggambarkan luaran jaringan N mempunyai luaran 0
1
Jaringan N et P komplementer satu dari dua jaringan driven
Rangkaian Logika Pertama ekspresi logika , kita bangun dari jaringan transistor tipe N Exemple :
NMOS melewatkan arus jika luarannya = 1 S = (A.B) + (C.(D+E))
S = (A.B) + (C.(D+E))
Bagaimana merealisasikan lebih lanjut ?
Fungsi NMOS 2 kemungkinan : logika OR dan logika And Logika OR :
S = 0 jika A = 1 atau B = 1
NMOS kondisi paralel
Logika And :
S = 0 jika A = B = 1
NMOS kondisi seri
Desain jaringan NMOS OR : Transistors paralel And : Transistors seri S S = (A.B) + (C. (D+E) )
A
B
C
D
E 0V
Disain Jaringan PMOS 3 metode disain : 1 - Croiser les règles du réseau NMOS 2 – Exprimer la fonction logique avec les entrées complémentées et utiliser les mêmes règles que pour le réseau NMOS 3 - Construire le graphe réseau NMOS
dual du
Conception du réseau PMOS Méthode 1 : On croise les règles
Réseau N
Réseau P
OU : Transistors en parallèle
OU : Transistors en série
ET : Transistors en série
ET : Transistors en parallèle
Desain jaringan PMOS Or : Transistors seri And : Transistors paralel Vdd S = (A.B) + (C. (D+E) )
A
B
D C E S
Desain jaringan PMOS Metode 2 : menggunakan metode komplemen
PMOS melewatkan jika input = 0 input = 1 ingat :
A . B = A + B dan A + B = A . B
S = (A.B) + (C.(D+E))
S = (A.B) . (C.(D+E))
S = (A+B) . (C+(D.E))
S = (A+B) . (C+(D+E))
Desain Jaringan PMOS
Vdd
S = (A.B) + (C.(D+E)) S = (A+B) . ( C + (D.E) )
A
B
D C E S
Desain jaringan PMOS Metode 3 : trace
graph pada jaringan NMOS
Definisikan graph pd jaringan N : Puncak dari graph adalah Sebuah potensial jaringan
S
A
C P2
P1 B
D
E 0V
Desain jaringan PMOS
definisi graph di jaringan N :
S
Puncak graph adalah Sebuah potensial jaringan
A
arc dari graph adalah rangkaian transistor N
B
C P2
P1 D
E 0V
Desain jaringan PMOS hasil :
4 puncak dan 5 arcs
Graphe pada jaringan N : S
A P2
P1
S C P2
P1 B
D
E
0V
0V
Gerbang yang lebih besar Multiplexers N - 1 Y = A.S + B.S A B
MUX 2-1 S IZZ QU
A 0 0 1 Y
1 0 0 1 1
B 0 1 0 1 0 1 0 1 S 0 0 0 0 1 1 1 1 Y 0 0 1
1 0 1 0 1
Berapa banyak transistor yang diperlukan untuk merealisasikan MUX 2 - 1 ?
S
Multiplexer 2 - 1 IZZ U Q
A B
MUX 2-1
Y
solusi ;-) a – belum mengerti ? b – ini bukan untuk saya ! c – berfikir …
Definisikan satu gerbang kompleks
!
gerbang compleks = dirancang dari komplemen OR, AND
Diperlukan pengulangan lagi
S A B
Multiplexer 2 - 1 ZZ I QU
resume
MUX 2-1
Solusi akhir ;-) Y = (A + S) . (B + S)
3 input inverter A, B et S 4 fungsi input
Banyaknya transistor =
A, B, S et S
3 * 2 + 2 * 4 = 14
Y
S
Multiplexer 2 - 1 solusi akhir ;-)
Terlalu kompleks ? tidak ??
A B
MUX 2-1
Y
S
Multiplexer 2 - 1
A B
MUX 2-1
Solusi lebih sederhana ?
Y = A.S + B.S memerlukan 8 transistors Kita tambahkan inverter dengan dua transistor
total 10 transistors.
IZZ QU
Tetapi apakah tidak dapat lebih ringkas lagi?
Y
S
Multiplexeur 2 - 1
A B
MUX 2-1
Y
Solusi lain ? Lihat fungsi logik dari MUX : Fungsi dari A S B
Y = A.S + BS
S, kita dapatkan A atau B pada luaran Y
S mengendalikan 2 saklar masukan pada keluaran
transistors MOS tak dapat didefinisikan pada saklar ?
Sebuah saklar bernama TG Gerbang transmisi (TG) sebuah saklar digunakan untuk lewat atau blok sebuah signal dalam circuit
Dibentuk dari 2 transistors MOS komplementer disusun paralel
Dikendalikan oleh komplementer S dan S
signal
Fungsi dari TG
S = 0 dan S = Vdd A
S = Vdd dan S = 0 B
A
B
Layout dari TG
S
Multiplexeur 2 - 1 review
MUX 2-1
Y
classique desain multiplexer memerlukan 14 Transistors MOS : 6 transistors untuk input inverter 8 transistors untuk logic circuit
A S B
:
A B
methode
Methode TG : memerlukan 6 Transistors transistors Y 2 saklar untuk TG sama dengan 4 transistors 2 transistors signal kendali S
inverter Optimum permukaan circuit
S A B
Multiplexeur 2 - 1
MUX 2-1
Final :
A
S=0
TG1
TG1 pass TG2 block Y
B TG2 S
S
Y=A S=1 TG1 block TG2 pass
Y=B
Y
S
Multiplexeur 2 - 1 Version Layout :
A
TG1
Y
B TG2 S
S
A B
MUX 2-1
Y
S1-Sm
Multiplexeur N - 1 Kita dapat membuat
A B
MUX N-1
MUX lebih kompleks : Example MUX
4-1 :
2 signal seleksi : S1, S2 2 inverter signal seleksi 8 gerbang transmisi
Y
dan jika kita bicara XOR ? XOR : A B
XOR
Y
Y=A⊕B=A.B+A.B
IZZ QU
Berapa XOR ?
transistors
A
B
Y
0 0 1 1
0 1 0 1
0 1 1 0
yang
dibutuhkan
A B
XOR
XOR
Kita lihat persamaan akhir
Y=A⊕B=A.B+A.B
Y=A.B+A.B
Y = (A + B) . (A + B)
Y=A.B.A.B
Q
ZZ UI
Berapa transistor ?
jawab : 4 * 2 + 2 * 2 = 12
Y
XOR (version TG)
A B
XOR
Y
Apakah bisa lebih optimum
A
B
Y
A=0
0 0 1 1
0 1 0 1
0 1 1 0
TG input B dan Y diatur oleh A pada PMOS dan A pada NMOS
Y=B
2 + 2 = 4 transistors
XOR (version TG)
A B
XOR
A
B
Y
A=1
0 0 1 1
0 1 0 1
0 1 1 0
TG input B & Y diatur oleh A pada NMOS dan A pada PMOS
Y=B
2 cas dissociables 2 * 2 + 2 = 6 transistors
Y
XOR (version TG) final :
8 transistors
A B
XOR
Y
Optimasi kedua
A
B
Y
0 0 1 1
0 1 0 1
0 1 1 0
A=0
A B
XOR
Y
Y=B
2 + 2 = 4 transistors
XOR (version TG)
A B
A
B
Y
A=1
0 0 1 1
0 1 0 1
0 1 1 0
XOR adalah inverter !
XOR
Y=B
2 + 2 =4 transistors
Y
XOR (version TG) final :
6 transistors
A B
XOR
Y
Logic Sequential Umum X Y
Rangkaian logic kombinatorik
Z y
memori
output ditentukan dari input dan et output sebelumnya
Logic sequential umum Circuit logic
kombinatorik
Bistable
sekuensial
Monostable
Astable
sistems bistables sistem bistable mempunyai 2 kondisi stables
Contoh dalam digital :
(Latch, Flip Flop),
register, elemen memori. Kita lihat sistem bistable terdiri dari
2 inverter
Vi1
Vi2=Vo1
Contoh sistem bistable VO1
1
VOH
Vth
Vo2 VO1
2
VOL
Vi2
VOH
Vi2
Vo2=Vi1
VIH Vth
Vth VOL VIL
VIH
VIL
VIH
VIL
Vi1
VOL
VOH
Vo2
Vi1
Vi2=Vo1
Contoh sistem bistable VO1
1
VOH Stable Vth
VOL
Vi2
A
δ
Stable VIH
VIL
Vi2=Vo1
Vi2=Vo1
Vo2
2
C B Vo2=Vi1
Vo2=Vi1
A C
δ B Vo2=Vi1
Contoh sistem bistable Dalam technologi CMOS
+Vdd
Vi1
Vo2
VO1
1
VO1 2
Vi2 Vi1
Vi2
Vo2
Contoh sistem bistable Dalam technologi CMOS
RS flip-flop Kita modifikasi dari rangkaian sebelumnya +Vdd
Q S
Q R
RS flip-flop prinsip : 2 input : S dan R
+Vdd
2 output : Q dan Q
Q S
RS flip-flop dalam kondisi Set jika Q=1 dan Q=0
Q R
RS flip-flop dalam kondisi Reset jika Q=0 dan Q=1
RS flip-flop Principe de fonctionnement : +Vdd
Q S
IZZ U Q
S
Q
Q R
Q R
2 Nmos paralel 2Pmos seri
Q
Q
RS flip-flop Prinsip dasar : S Q Q R S = 0, R = 0 :
Q
input kontrol S dan R input langsung yang dipengaruhi aksi langsung dari Q dan Q
Q Output gerbang NOR sama inverter dari output kedua
(hold) dari kondisi sebelumnya untuk output Q et Q
dengan
RS flip-flop Prinsip dasar : S Q Q R S = 1, R = 0 :
Q
Q output Q diforce 1 dan output Q diforce 0
Flip-flop di « set » sama dengan kondisi sebelumnya
RS Flip-flop Prinsip dasar : S Q Q R S = 0, R = 1 :
Q
Q output Q di force ke 0 dan di fore ke 1
Flip-flop kondisi « reset »
output
Q
RS flip-flop
S Q Q R S = 1, R = 1 :
Q
Q output Q di force ke 0 dan output diforce ke 0
Tidak diperbolehkan
Q
RS flip-flop resume :
RS flip-flop Dilihat dari transistor : +Vdd M6
M8 M7
M5
Q
Q S
M1
M2
M3
M4
R
S
R
Qn Qn transistors
0
0
0
1
M1,M4, M2 block M3 pass
0
0
1
0
M1,M3,M4 block M2 pass
1
0
1
0
0
1
0
1
1
1
0
0
M1,M2 pass M3, M4 block M1,M2 block M3, M4 pass M1,M4 pass M2, M3 block
