PERANCANGAN DAN SIMULASI ALAT PENGHITUNG JUMLAH DETAK JANTUNG MENGGUNAKAN ISE WEBPACK 13.1
Disusun oleh Nama : Hannita Andriani NPM : 13410128 Jurusan : Teknik Elektro Dosen Pembimbing I : Dr. Wahyu Kusuma Raharja, ST., MT Dosen Pembimbing II : Moch. Karyadi, ST., MT
Latar Belakang • Perkembangan instrumentasi medis untuk pemeriksaan jantung atau Elektrokardiograf (EKG) belum bisa digunakan secara mandiri oleh pasien untuk mendeteksi denyut jantung karena biaya yang mahal, dan juga memerlukan kemampuan khusus dalam pengoperasiannya. • Kemajuan teknologi rancangan elektronika digital berkembang sangat cepat, baik dari sisi perangkat keras maupun perangkat lunak, khususnya untuk melakukan diagnosis dan pemeriksaan kesehatan jantung seorang pasien.
Tujuan Penulisan • Merancang dan mensimulasikan alat penghitung jumlah detak jantung menggunakan perangkat lunak ISE Webpack 13.1.
Batasan Masalah • Perancangan program penghitung jumlah detak jantung ini menggunakan perangkat lunak ISE Webpack 13.1. • Perancangan dan simulasi pada sistem berupa Isim yang terdiri dari beberapa blok rangkaian yang meliputi blok Frequecy Divider, Single Pulse, Single Pulse Generator, Clock for Counter, Up Counter, dan Ekg Pulse. • Hasil dari perancangan program berupa simulasi blok penghitung detak yang memiliki batas hitung selama 10 detik pada setiap inputan sensor, dengan menggunakan bahasa pemrograman Very High Speed Integrated Circuit Hardware Description Language (VHSIC- HDL/ VHDL).
Blok Diagram Penghitung Detak Jantung
• Flowchart Mulai
Clk_in = Input Reset = Input Trigger= Input In_ekg = Input Q = Output
Clk_in = 1 Reset = 1 Trigger= 1 In_ekg = 1
Ya
Clk_for_counter = 0 Q=0
Tidak
Tidak
Clk_in = 1 Reset = 0 Trigger= 1 In_ekg = 1
Ya
Clk_for_counter = 1 Q = 1+1 Selama 10 detik
Selesai
• •
• • •
Pengujian simulasi Xilinx ISE Webpack 13.1 ini dilakukan dengan pengambilan data dari beberapa variasi periode In_Ekg sebagai berikut: Saat responden menggunakan periode waktu detak jantung dimisalkan selama 1,5 detik Saat responden menggunakan periode waktu detak jantung dimisalkan selama 1,2 detik Saat responden menggunakan periode waktu detak jantung dimisalkan selama 1 detik Saat responden menggunakan periode waktu detak jantung dimisalkan selama 0,8 detik Saat responden menggunakan periode waktu detak jantung dimisalkan selama 0,5 detik
• Tampilan Hasil Simulasi Blok Penghitung Detak dengan Nilai Periode 1,5 detik pada Xilinx ISE Webpack 13.1
• Tampilan Hasil Simulasi Blok Penghitung Detak dengan Nilai Periode 1,2 detik pada Xilinx ISE Webpack 13.1
• Tampilan Hasil Simulasi Blok Penghitung Detak dengan Nilai Periode 1 detik pada Xilinx ISE Webpack 13.1
• Tampilan Hasil Simulasi Blok Penghitung Detak dengan Nilai Periode 0,8 detik pada Xilinx ISE Webpack 13.1
• Tampilan Hasil Simulasi Blok Penghitung Detak dengan Nilai Periode 0,5 detik pada Xilinx ISE Webpack 13.1
• Tabel 4.1 Hasil Pengujian Beberapa Variasi Periode dan Frekuensi Sinyal Detak, Hasil Biner Out Counter (Q) serta Hasil nilai Bpm (Beat per minute) No. Periode Frekuensi Nilai Biner Nilai Desimal Nilai Bpm (Beat Gambar
In_Ekg (s)
In_Ekg (Hz)
Out Counter (Q)
(Detak per 10 detik)
per minute)
4.10
1,5
0,67
00000110
6
36
4.12
1,4
0,71
00000111
7
42
4.14
1,3
0,77
00000111
7
42
4.16
1,2
0,83
00001000
8
48
4.18
1,1
0,91
00001001
9
54
4.20
1,0
1
00001010
10
60
4.22
0,9
1,11
00001011
11
66
4.24
0,8
1,25
00001100
12
72
4.26
0,7
1,43
00001110
14
84
4.28
0,6
1,67
00010001
17
102
4.30
0,5
2
00010100
20
120
Kesimpulan •
•
Berdasarkan perancangan, simulasi, dan uji coba yang telah berhasil dilakukan dari program blok Frequecy Divider, Single Pulse, Single Pulse Generator, Clock for Counter, Up Counter, Ekg Pulse diketahui bahwa blok blok ini bekerja sesuai yang telah diharapkan. Pada perancangan sistem simulasi rangkaian penghitung detak jantung ini menggunakan sebelas variasi sample input periode detak jantung, yang meliputi 1,5 detik, 1,4 detik, 1,3 detik, 1,2 detik, 1,1, detik, 1 detik, 0,9 detik, 0,8 detik, 0,7 detik, 0,6 detik, dan 0,5 detik, pada batas hitung selama 10 detik. Data yang dihasilkan pada setiap pengujian dapat disimpulkan bahwa input periode sensor (In_Ekg) berbanding terbalik dengan frekuensi sinyal detak (frekuensi In_Ekg) dan hasil jumlah detak jantung (Q/Out_Counter). Hal ini dikarenakan pada pengujian sistem masing-masing dibatasi waktu sebesar 10 detik pada setiap penghitungan detak. Jika diketahui input periode sensor sebesar 1 detik, maka hasil jumlah detak per 10 detik adalah 10 banding 1 yaitu 10 detak, dan jika diketahui input periode sensor detak sebesar 0,5 detik, maka hasil jumlah detak per 10 detik adalah 10 banding 0,5 yaitu 20 detak.
Saran
• •
•
•
Berdasarkan perancangan alat penghitung detak jantung menggunakan Xilinx ISE Webpack 13.1 yang telah diuji dengan suatu simulasi, diharapkan kedepannya dapat dikembangkan lagi dengan memperhatikan hal-hal sebagai berikut : Perlu dilakukan penelitian lanjutan untuk pengimplementasian program ISE Xilinx Webpack 13.1 terhadap perangkat keras FPGA Spartan 3. Pada perancangan sistem simulasi rangkaian penghitung detak jantung ini bisa menggunakan alternatif timer untuk kedepannya. Proses sampling bisa dilakukan dalam variasi waktu misalnya 10 detik, 15 detik, 20 detik dll. Dimana semakin besar nilai sampling yang dilakukan maka tingkat keakuratan akan semakin besar pula, tetapi membutuhkan proses waktu yang cukup lama. Hasil perhitungan detak jantung perlu ditampilkan pada penampil LCD agar mempermudah dalam pembacaan hasil.
Sekian dan Terima Kasih
