XII.
RANGKAIAN LOGIKA SEKUENSIAL SINKRON
A. PENDAHULUAN Output
Input R.Kombinasi Onal Flip-Flop Pulsa Clock
Pulsa Clock
B. LATCHES 1. RS – FF = Reset – Set Flip -Flop = Bistable = One Bit Memory • Simbol RS – FF S RS - FF R
Q Q
• Komponen RS – FF a. Gerbang NAND S
Q Q
R Tabel kebenaran INPUT
OUTPUT
R
S
Q
Q’
0 0 1 1
0 1 0 1
1 0 1 Qn
1 1 0 Qn’
b. Gerbang NOR R
Q Q
S Tabel kebenaran INPUT
OUTPUT
R
S
Q
Q’
0 0 1 1
0 1 0 1
Qn 0 1 0
Qn’ 1 0 0
2.
CLOCKED RS - FF
• Simbol S Clk R
RS - FF
Q Q
• Diagram logika S
Q
Clk R
Q
• Tabel kebenaran INPUT Q
S
R
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
OUTPUT
• Persamaan
karakteristik
Q
n+1
0 0 1 x 1 0 1 x
x
= indeterminate
Qn
= PS (Present State)
Qn+1 = NS (Next State)
Q
n+1
=S+RQ
SR=0
3.
DATA – FF ( D – FF ) • Simbol
D Clk
D - FF
Q Q’
• Diagram logika
S
Q
Clk Q’
• Tabel kebenaran
INPUT Qn
D
0 0 1 1
0 1 0 1
OUTPUT Q
n+1
0 1 0 1
• Persamaan karakteristik
Qn+1=D 4.
TOGGLE – FF ( T – FF ) • Simbol
D Clk
T - FF
Q Q
• Diagram logika
T
Q
Clk
Q’ • Tabel kebenaran INPUT Q
T
0 0 1 1
0 1 0 1
OUTPUT Q
n+1
0 1 1 0
• Persamaan karakteristik
Q
n+1
= T Q’ + Q T’
5.
JK - FF
• Simbol J Clk K
JK - FF
Q Q’
• Diagram logika J
Q
Clk K
Q’
• Tabel kebenaran INPUT
OUTPUT
Qn
J
K
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
Q
n+1
0 0 1 1 1 0 1 0
• Persamaan karakteristik Q
n+1
= J Qn’ + K’ Qn
XIII. RANGKAIAN LOGIKA SEKUENSIAL SINKRON A.
PROSEDUR PERANCANGAN RANGKAIAN SEKUENSIAL SINKRON
1. Nyatakan diagram keadaan (State diagram), diagram waktu/alir dalam bentuk tabel present state dan next state, kemudian merubah tabel tersebut menjadi tabel eksitasi.. eksitasi 2. Memilih jenis FF untuk menentukan persamaan moore atau meely atau eksitasi dengan metode peta K. 3. Menggambar rangkaian sekuensial sinkron yang dihubungkan sistem clock ke semua FF agar semua serempak terkontrol terkontrol..
CONTOH 1 Rancang rangkaian sekuensial sinkron menggunakan JKJK-FF untuk state tabel sbb. Present State A 0 0 1 1
Next State
B 0 1 0 1
X=0 A 0 1 1 1
X=1 B 0 0 0 1
A 0 0 1 0
B 1 1 1 0
LANJUTAN ……… Tabel eksitasi dengan JK - FF PS
INPUT
NS
INPUT JK - FF
A
B
X
A
B
JA KA
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 0 1 0 1 1 1 0
0 1 0 1 0 1 1 0
0 X 0 X 1 X 0 X X 0 X 0 X 0 X 1
JB KB 0 1 X X 0 1 X X
X X 1 0 X X 0 1
Lanjutan …….. Persamaan karakteristik JA = BX’ JB = X KA = BX KB = (AX)’ + AX = (A ⊕ X)’ Gambar rangkaian logika B’ A A’ B Q K
A
Q J
Q K
B
Q J
CLK
X
B.
PROSEDUR ANALISIS RANGKAIAN SEKUENSIAL SINKRON
1. Tentukan variabel keadaan Flip - Flop 2. Tentukan persamaan eksitasi FlipFlip-Flop 3. Persamaan output Next State dapat diperoleh dari tabel dan persamaan karakteristik (D – FF, T – FF, JK – FF dan RS – FF) 4. Tentukan tabel transisi menggunakan peta - K 5. Buat diagram keadaan (state Diagram)
Contoh ……. Analisa dan buatlah diagram keadaan untuk rangkaian logika sbb sbb.. X D1
Y1
D-FF
Y1
D2
Y2
D-FF
Y2
1
2
CLOCK
Z
Lanjutan …….. Persamaan eksitasi D1 = Y1 Y2 X D2 = X + Y1 Y2 Z
= Y 1.Y 2.X
Persamaan output Next State ( Ingat persamaan karakteristik untuk D – FF (Q n + 1 = D ) Y1 (n + 1) = D1 = Y1 Y2 X Y2 (n + 1) = D2 = X + Y1 Y2
Lanjutan …….. Tabel Transisi Y1Y2/X
0
1
Y1Y2/X
0
1
00
11 , 0 01 , 0
a 00
a,0
b,0
01
11 , 0 01 , 0
b 01
c,0
b,0
11
00 , 0 01 , 0
c 11
a,0
b,0
10
00 , 0 01 , 0
d 10
a,0
b,0
Z
Y2 (n + 1)
Y1 (n + 1)
STATE DIAGRAM
0/0
1/0
a
1/0
0/0 1/0
b 0/0
1/1
c
0/0
d
State redudant (keadaan berlebih)
Contoh 2. Analisa dan buatlah diagram keadaan untuk rangkaian logika sbb. X J1
K1
J2
K2 CLK
Y1 Y1
Y2 Y2
Z
Jawab. Langkah 1/2 Variabel keadaan pers. Eksitasi J1 = Y2(n)X K1 = Y2(n) input J2 = X K2 = X’ Z = Y1(n)Y2(n) output
Langkah 3 Pers. Output NS (JK – FF) Qn+1 = QnK’ + Qn’
Y1(n+1) = Y1(n) (Y2(n))” + Y1(n) Y2(n)X = Y1(n) Y2(n) + (Y1(n))’ Y2(n)X Y2(n+1) = Y2(n) (X)” + Y2(n)X = Y2(n)X + (Y2(n))’ X =X
Langkah 4 Peta K
tabel transisi
Y1nY2n/X X = 0 00
00,0
X=1 01,0
01
00,0
11,0
11
10,0
11,0
10
00,1
01,0
Y1(n+1)
Y2(n+1)
Z
X
0
1
a
a,0
b,0
b
a,0
c,0
c
d,0
c,0
d
a,1
b,1
Y1Y2
Langkah 5 Diagram keadaan 0/0
a
0/0 1/0
0/1
1/1
d
b 0/0 1/0
c 1/0
Latihan……. Buat diagram rangkaian sekuensial sinkron
X D1
D2
CLK
Y1 Y1’
Y2 Y2’
Z
Jawaban. X Z
0/0
1/0 0/1
00
0/1
1/0
10 1/0
0/1
01
1/0
11
C.
HDL UNTUK RANGKAIAN SEKUENSIAL SINKRON
Behavioral Modelling Initial Always
XIV. RANGKAIAN LOGIKA SEKUENSIAL SINKRON A. PENYEDERHANAAN KONDISI ( STATE REDUCTION ) State reduction adalah prosedur untuk melakukan penyederhanaan didasarkan pada algoritma bahwa dua keadaan (state) dalam tabel keadaan (state table) dapat digabungkan menjadi satu, jika dapat ditunjukkan bahwa mereka sama sama.. Dua keadaan (state) disebut sama jika untuk setiap kombinasi input yang mungkin menghasilkan output sama menuju ke keadaan berikut (next state) yang sama
B.
ALGORITMA STATE REDUCTION State Diagram State Table Implication Table State Table Hasil Reduksi State Diagram Hasil Reduksi
CONTOH 1 Diinginkan state diagram ini dapat di sederhanakan state/kondisinya. 1/1
0/0
b
a
0/1
1/0
c
0/1 1/1
d
0/0
1/0
e
1/1
State Diagram
0/1
Lanjutan ……… Jawab Present State a b c d e
Next State X=0 b e c b e
Output
X =1 X = 0 d c b d c
State Table
0 1 1 0 1
X=1 1 0 1 1 0
Lanjutan ……
b c d
X
e
X = Kondisi State yang tidak sama
X
X
v
X
X
X
v
X
X
V = Kondisi State yang sama
Dari Implication table diperoleh State reduction sbb. ( a,d ) ( b,e ) ( c ) atau a=d b=e
Lanjutan …….. Present
Next State
State
X=0
a b c
b b c
Output
X =1 X = 0 a c b
0 1 1
State Table Hasil Reduksi
X=1 1 0 1
Lanjutan …….. 1/1
a
0/0
0/1
b c
0/1
1/0
State Diagram Hasil Reduksi
