Eko Didik Widianto. 23 Maret 2014

Rangkaian Sekuensial @2014,Eko Didik Widianto Elemen Penyimpan Keadaan

Rangkaian Sekuensial

Latch (Pengunci)

Kuliah#11 TSK205 Sistem Digital - TA 2013/2014

Flip-op Register

Counter/Pencacah Ringkasan

Eko Didik Widianto

Lisensi

Sistem Komputer - Universitas Diponegoro

23 Maret 2014

http://didik.blog.undip.ac.id

@2014,Eko Didik Widianto

1

Umpan Balik


I

Sebelumnya dibahas tentang rangkaian kombinasional yang nilai keluarannya di suatu saat hanya ditentukan oleh nilai-nilai masukannya pada saat itu I

I

I

Latch (Pengunci) Flip-op Register

multiplekser, dekoder, demultiplekser, enkoder dan code converter Peraga 7-segmen

Teorema ekspansi Shannon untuk mendesain rangkaian logika menggunakan multiplekser



2

Counter/Pencacah Ringkasan Lisensi

Tentang Kuliah

Rangkaian Sekuensial @2014,Eko Didik Widianto

Membahas tentang yang keluarannya tidak hanya tergantung dari masukan saat ini, juga dari nilai keluaran sebelumnya Rangkaian ini membutuhkan nilai dari sinyal logika I Bahasan: prinsip rangkaian sekuensial elemen penyimpan 1 bit latch, yaitu set-reset latch (latch SR), latch SR tergerbang dan data latch (latch D) serta rangkaian logikanya elemen penyimpan 1 bit ip-op, meliputi data ip-op (DFF), toggle ip-op (TFF), JK ip-op (JKFF) register data n bit dan register geser (shift register) pencacah naik-turun pencacah sinkron dan asinkron

Elemen Penyimpan Keadaan

rangkaian sekuensial

I

I

Latch (Pengunci)

elemen penyimpan

Flip-op Register

Counter/Pencacah

I

Ringkasan

I

Lisensi

I

I I I



3

Kompetensi Dasar I


Setelah mempelajari bab ini, mahasiswa akan mampu: I I

I

I

I

I

I


Link I

I


[C2] menjelaskan perbedaan antara latch dan ip-op [C4] menganalisis fungsi karakteristik latch set-reset, latch tergerbang, latch data [C4] menganalisis fungsi karakteristik ip-op (D, T, dan JK) [C3] membedakan perilaku dan rangkaian pencacah sinkron dan asinkron [C5] merancang rangkaian n buah ip-op menjadi register data n bit, shift register, pencacah naik/turun sinkron/asinkron serta menganalisisnya [C5] merancang dan menganalisis implementasi rangkaian sekuensial menggunakan IC TTL

Website: http://didik.blog.undip.ac.id/2014/02/25/ tkc205-sistem-digital-2013-genap/ Email: [email protected]





4

Bahasan

Elemen Penyimpan Keadaan Latch (Pengunci) Latch SR (Set-Reset) Latch SR Tergerbang Gated Latch D (Data) IC TTL Latch Flip-op Flip-Flop Data (DFF) Flip-op Toggle (T) Flip-op JK (JKFF) IC TTL Flip-op Register Register Data Register Geser IC TTL Register Counter/Pencacah Pencacah Asinkron Pencacah Sinkron http://didik.blog.undip.ac.id

Rangkaian Sekuensial @2014,Eko Didik Widianto Elemen Penyimpan Keadaan Latch (Pengunci) Flip-op Register



5



Elemen Penyimpan dan Statenya I

I

@2014,Eko Didik Widianto Elemen Penyimpan Keadaan

Rangkaian yang nilai keluarannya tidak hanya tergantung dari masukan saat ini, juga dari nilai keluaran sebelumnya


Rangkaian mempunyai elemen penyimpan I

I

I


Isi dari elemen penyimpan merepresentasikan keadaan (state) dari rangkaian Perubahan nilai masukan dapat menyebabkan keadaan rangkaian tidak berubah atau berubah ke keadaan baru Rangkaian berubah sesuai urutan keadaan sebagai hasil dari perubahan masukannya



Lisensi

6

Sistem Kontrol Alarm I


Diinginkan rangkaian untuk mengontrol alarm I

I


Alarm merespon kontrol masukan On/O I On/O I On/O

akan berbunyi saat mati saat =0

=1

Latch (Pengunci)

Alarm berbunyi saat sensor membangkitkan sinyal tegangan positif (Set ) jika terjadi event tidak diinginkan I

I

I


Diinginkan alarm tetap aktif (berbunyi) walaupun keluaran sensor tidak aktif (Set=0) Alarm dimatikan manual menggunakan kontrol

Counter/Pencacah Lisensi

Reset


Register Ringkasan

Rangkaian ini memerlukan elemen memori untuk mengingat bahwa alarm telah aktif hingga datangnya sinyal Reset


Flip-op

7

Elemen Memori


I


Menggunakan 2 buah NOT



I

mempunyai 2 keadaan yang masing-masing akan berulang tanpa batas, yaitu I

I

Lisensi

Jika A = 0, maka B = A = 1 dan A = B = 0. Rangkaian selalu menghasilkan B = 1 Jika A = 1, maka B = A = 0 dan A = B = 1. Rangkaian selalu menghasilkan B = 0



8

Elemen Memori Terkontrol I


Menyediakan mekanisme mengubah keadaan rangkaian

Elemen Penyimpan Keadaan Latch (Pengunci) Flip-op Register


I

Load = 0, maka TG 2 aktif dan TG 1 tidak aktif (feedback) I

I

Keadaan rangkaian (dan juga keluaran Y) tetap

Jika Load = 1, maka TG 1 aktif dan TG 2 tidak aktif (update) I

I

Masukan Data akan memperbarui nilai A, sehingga nilai keluaran Y = Data Rangkaian berubah keadaannya sesuai Data



9

Latch


I

Elemen memori terkontrol di atas membentuk latch (pengunci)

I

Latch merupakan elemen penyimpan 1-bit I

I

Latch (Pengunci) Latch SR (Set-Reset) Latch SR Tergerbang Gated Latch D (Data) IC TTL Latch

Untuk menyimpan 1-bit data/state diperlukan 1 buah latch

Flip-op

Tipe latch berdasarkan fungsinya: I I I

I


Register

latch set-reset (SR latch) SR latch tergerbang latch data (D latch)


diaplikasikan untuk mengunci data masukan dan/atau keluaran suatu rangkaian lain



10

Latch SR

Elemen Memori dengan Gerbang NOR I Rangkaian latch dapat disusun menggunakan gerbang logika NOR (selain dengan TG) Masukannya, dan , digunakan untuk mengubah state/keadaan, , dari rangkaian Rangkaian tersebut membentuk I

I

Set (S)

Reset (R) Q latch SR

Rangkaian Sekuensial @2014,Eko Didik Widianto Elemen Penyimpan Keadaan Latch (Pengunci) Latch SR (Set-Reset) Latch SR Tergerbang Gated Latch D (Data) IC TTL Latch

Flip-op Register


I

Perilaku rangkaian: Jika R=S=0, maka state tidak berubah (terkunci) Jika R=1 (S=0 atau S=1), maka state Q=0 Jika R=0 dan S=1, maka state Q=1

Lisensi

I I I



11

Latch SR


Rangkaian dan Tabel Karakteristik

@2014,Eko Didik Widianto Elemen Penyimpan Keadaan Latch (Pengunci)

Rangkaian dihubungkan secara cross-coupled I Saat R=S=0, rangkaian tetap berada di state saat ini Baik (Q = 0 dan Q = 1) atau (Q = 1 dan Q = 0) I Saat S=1 dan R=0, latch diset ke keadaan dimana Q = 1 dan Q =0 I Saat S=0 dan R=1, latch diset ke keadaan dimana Q = 0 dan Q =1 I Saat S=1 dan R=1, Q = Q = 0 → Terjadi osilasi antara Q @2014,Eko = Q = 0 dan Q = Q = 1 http://didik.blog.undip.ac.id Didik Widianto

Latch SR (Set-Reset) Latch SR Tergerbang Gated Latch D (Data) IC TTL Latch

Flip-op

I

I

a

a

b

Register

Counter/Pencacah

b

Ringkasan

a

Lisensi

b

a

b

a

I

Kondisi race

b

a

b

a

b

12

Analisis Waktu Latch SR


Flip-op

Jika delay propagasi dari Q dan Q sama, osilasi di waktu t10 akan berlanjut secara tak terbatas I Di rangkaian realnya, mungkin terdapat perbedaan dalam delay dan latch berada di salah satu dari 2 keadaan Tidak dapat ditentukan (kondisi race), yang lebih cepat mengunci keadaan Sehingga, kombinasi merupakan kombinasi yang tidak diijinkan di latch SR http://didik.blog.undip.ac.id @2014,Eko Didik Widianto I

a

Register

Counter/Pencacah

b

Ringkasan Lisensi

I

I

S=R=1

13

Recall: Sistem Kontrol Alarm


Flip-op Register




14

Latch SR Tergerbang


Menambahkan Kontrol Enable


I Latch SR dasar mengubah statenya saat masukannya berubah I Seringkali diinginkan untuk menambah satu sinyal enable ke latch SR dasar


Clk

I Sinyal enable diberikan oleh masukan I Digunakan untuk mengontrol kapan rangkaian dapat mengubah

Latch (Pengunci) Latch SR (Set-Reset) Latch SR Tergerbang Gated Latch D (Data) IC TTL Latch

state-nya I Saat Clk=0 state tidak berubah, saat Clk=1 state

tergantung masukan S dan R I Disebut sebagai

gated SR latch

Flip-op Register




15

Gated SR Latch


Diagram Pewaktuan

@2014,Eko Didik Widianto Elemen Penyimpan Keadaan Latch (Pengunci) Latch SR (Set-Reset) Latch SR Tergerbang Gated Latch D (Data) IC TTL Latch

Flip-op Register


I

Keadaan saat S=R=1 dihindari, menyebabkan keluaran tak dapat ditentukan

I

Latch

set

saat Q=1 dan latch


reset

saat Q=0


16

Gated SR Latch


Rangkaian dengan Gerbang NAND


Flip-op Register

Counter/Pencacah

I

Masukan S dan R dibalik dibandingkan dengan rangkaian dengan gerbang AND

I

Gerbang NAND memerlukan transistor lebih sedikit daripada gerbang AND

I

Akan lebih banyak digunakan daripada Gated SR Latch dengan NOR



Ringkasan Lisensi

17

Gated D (Data) Latch

Latch dapat digunakan sebagai elemen memori untuk sistem alarm di contoh sebelumnya I Gated latch lainnya adalah Mempunyai sebuah masukan data, D Tidak akan terjadi kondisi race seperti latch RS Menyimpan nilai masukan dengan kontrol berupa sinyal clock Digunakan di rangkaian yang perlu menyimpan nilai Misalnya 'mengingat' nilai keluaran dari rangkaian adder/substractor Latch dapat dikatakan sebagai elemen penyimpan data Diimplementasikan dengan 18 transistor CMOS I

D latch

I

I

I

I

I

1 bit

I

I



18


Flip-op Register


Gated D (Data) Latch


Simbol, Tabel Karakteristik dan Diagram Pewaktuan


Flip-op Register




19

IC TTL Latch


Nomor IC Deskripsi 74279 latch set-reset (quad), aktif rendah 74363/74373 latch data transparan dengan keluaran 3 keadaan (oktal) I

IC 74363/74373

Elemen Penyimpan Keadaan Latch (Pengunci) Latch SR (Set-Reset) Latch SR Tergerbang Gated Latch D (Data) IC TTL Latch

Flip-op Register




20

Struktur dan Fungsi 74363/74373


Flip-op Register




21

Sensitivitas Sinyal I


Sensitivitas elemen storage: Level-sensitive dan

Edge-triggered I Level-sensitive: keluaran elemen dikontrol oleh level I


masukan clock (0 atau 1) Edge-triggered: keluaran elemen hanya berubah di titik transisi nilai clock I I

I


Latch (Pengunci) Flip-op

Flip-Flop Data (DFF) Flip-op Toggle (T) Flip-op JK (JKFF) IC TTL Flip-op

Positive-edge: transisi sinyal clock dari 0 ke 1 Negative-edge: transisi sinyal clock dari 1 ke 0

Latch merupakan elemen penyimpan dengan sensitivitas level I

I

Selama clock clk = 1 nilai keluaran akan tergantung dari nilai masukan D Dalam satu periode clock bisa terjadi lebih dari 1 perubahan state keluaran Q I

Ini akan membedakannya dengan elemen penyimpan ip-op yang akan dibahas berikutnya



Register


22

Flip-op


I

I

State dapat berubah lebih dari sekali selama periode 'aktif' dari sinyal clock I

I


Rangkaian latch (gated) merupakan level-sensitive


Untuk logika positif, periode aktif adalah saat clk=1. Dan sebaliknya


Flip-op I I

I

Register

Elemen penyimpan 1 bit Statenya berubah hanya sekali dalam satu periode clock Tipe: master-slave ip-op dan edge-triggered


ip-op I

Jenis: DFF (data), TFF (toggle) dan JKFF



23

Master-slave D Flip-op I


Dibentuk dari 2 buah gated D latch (38 transistor CMOS): sebagai master dan slave I master mengubah statenya saat clock = 1 I slave mengubah statenya saat clock = 0

Elemen Penyimpan Keadaan Latch (Pengunci) Flip-op


Register

I

Counter/Pencacah

Analisis diagram pewaktuan

Ringkasan Lisensi



24

Master-slave D Flip-op: Perilaku


I

I

I

Latch (Pengunci)

Qm mengikuti perubahan D, dan Qs konstan

Flip-op


Saat clock=0, master berhenti mengikuti perubahan nilai masukan D, sebaliknya slave merespon masukan Qm dan mengubah statenya I

I


Saat clock=1, master melihat nilai dari sinyal masukan D, slave tidak berubah

Karena Qm tidak berubah selama clock=0, slave hanya mengubah statenya sekalis aja selama satu siklus clock

Dari sudut pandang keluaran I

I



Rangkaian mengubah Qs (keluaran ip-op) di titik transisi negatif sinyal clock (perubahan dari 1→0) Disebut negative-edge-triggered D Flip-op


Register

25

Simbol dan Karakteristik DFF Transisi Turun

Rangkaian Sekuensial @2014,Eko Didik Widianto Elemen Penyimpan Keadaan Latch (Pengunci) Flip-op


Register




26

Efek Delay Propagasi

Sebelumnya efek delay propagasi diabaikan Dalam prakteknya, delay ini perlu diperhatikan I Di master-slave D ip-op (negative-edge) nilai D harus tidak berubah (stabil) saat clock berubah dari 1 ke 0 (transisi turun) Waktu minimum dimana sinyal D harus stabil sebelum transisi clock turun disebut (t ) Waktu minimum dimana sinyal D harus stabil setelah transisi clock disebut (t ) Nilai tipikal di CMOS: t = 3ns dan t = 2ns I

I

I

I

setup time

su

I

hold time

I

su

h

h



Register


Untuk positive-edge triggered?@2014,Eko Didik Widianto

I http://didik.blog.undip.ac.id

27

Positive-Edge-triggered DFF I

Rangkaian berfungsi sama dengan master-slave D ip-op dapat dibentuk dengan 6 gerbang NAND (24 transistor)



Register

Counter/Pencacah

Saat clock = 0, keluaran gerbang 2 dan 3 tinggi P 1 = P 2 = 1, keluaran latch tidak berubah, berada di present statenya P 3 = D dan P 4 = D I Saat clock = 1, nilai P3 dan P4 ditransmisikan lewat gerbang 2 dan 3 http://didik.blog.undip.ac.id @2014,Eko 28 P 2 = D dan P 1 = D , sehingga QDidik = DWidianto dan Q = D I

I

I

I

Ringkasan Lisensi

Perilaku Positive DFF



Register




29

Disiplin Pewaktuan I

Untuk dapat beroperasi dengan reliabel, P 3 dan P 4 harus stabel saat clock berubah dari 0 ke 1 (transisi naik) I

I

I

Setup time dari ip-op sama dengan delay dari masukan D lewat gerbang 4 dan 1 ke P 3 Hold time diberikan oleh delay lewat gerbang 3, sebab sekali P2 stabil, perubahan di D tidak akan berpengaruh (mengubah state)

Harus dipastikan bahwa setelah clock berubah ke 1, setiap perubahan di D tidak akan mempengaruhi keluaran latch selama clock=1

Kasus 1: jika D=0 saat transisi naik clock, maka P2=0 yang akan membuat keluaran gerbang 4 sama dengan 1 selama clock=1, apapun nilai dari masukan D I Kasus 2: jika D=1 saat transisi naik clock, maka P1=0 yang memaksa keluaran gerbang 1 dan 3 sama dengan 1, apapun nilai dari masukan D I Sehingga, ip-op akan mengabaikan perubahan masukan D selama clock=1 http://didik.blog.undip.ac.id @2014,Eko Didik Widianto 30 I



Register


Edge-triggered Flip-op


Positive-edge dan Negative-edge D Flip-op I


Dua tipe rangkaian: I

I I

Latch (Pengunci)

positive-edge triggered D ip-op

rangkaian merespon di transisi positif sinyal clock

Flip-op


negative-edge triggered D ip-op I

rangkaian merespon di transisi negatif sinyal clock

Register




31

Membandingkan Elemen Penyimpan Data


Latch, Positive-edge DFF dan Negative-edge DFF I


Elemen storage: Level-sensitive, positive-edge-sensitive, dan negative-edge-sensitive



Register




32

Masukan Preset dan Clear di DFF I


Diinginkan untuk mengeset sebuah ip-op (Q = 1) atau meng-clear-kannya (Q = 0) I


Flip-op umumnya mempunyai masukan preset dan

clear I

Latch (Pengunci)

Input ini asinkron (tidak tergantung dari sinyal clock) I

Flip-op

Keluaran Q berubah seketika saat preset atau clear aktif (active-low)


Register


posedge triggered DFF negedge triggered DFF I Jika Preset = 0, keluaran Q = 1 I Jika Clear = 0, keluaran Q = 0



33

Masukan Preset dan Clear


Negative-edge-trigerred DFF (transisi turun)

@2014,Eko Didik Widianto Elemen Penyimpan Keadaan Latch (Pengunci) Flip-op


Register




34

Simbol DFF Transisi Turun, Preset, Clear



Register




35

Masukan Preset dan Clear


Posedge-triggered D Flip-op with Preset and Clear

@2014,Eko Didik Widianto Elemen Penyimpan Keadaan Latch (Pengunci) Flip-op


Register




36

Simbol DFF Transisi Naik, Preset, Clear



Register




37

Flip-op Toggle (T)


Menggunakan sebuah posedge D ip-op dan rangkaian logika untuk mendrive masukannya I Feedback membuat sinyal masukan D sama dengan nilai Q atau Q di bawah kontrol sinyal T Saat T = 1 → state rangkaian 'toggle' saat transisi clock naik Saat T = 0 → statenya tetap Digunakan sebagai elemen di rangkaian pencacah

Latch (Pengunci)

I

Flip-op


I

Register

I

Counter/Pencacah

I

Ringkasan



Lisensi

38

Rangkaian dan Diagram Pewaktuan TFF



Register




39

Simbol dan Fungsi TFF



Register




40

Flip-op JK


I


Flip-op JK dapat diturunkan dari ip-op D, dengan menggunakan 2 masukan J dan K, sehingga

Latch (Pengunci)

D = JQ + K Q I

Flip-op

Flip-op JK mengkombinasikan perilaku ip-op SR dan ip-op T I

I

J = S dan K = R untuk semua nilai, kecuali untuk J = K = 1 (ip-op SR) Jika J=K=1, ip-op menbalik (toggle) statenya seperti

ip-op T I

Register


Dapat digunakan sebagai storage seperti DFF dan SR FF. Dan juga T FF dengan menghubungkan J dan K sebagai T




41

Rangkaian dan Diagram Pewaktuan JKFF



Register




42

Simbol dan Fungsi TFF



I

I

I

Register

Dapat digunakan sebagai elemen penyimpan 1 bit DFF: menghubungkan Data ke masukan J dan Data ke masukan K

TFF: menghubungkan Toggle ke J dan K



43


IC TTL Flip-op


Nomor IC 7474 7476 7479 74112 74173 74174 74574/74874


Deskripsi DFF transisi naik dengan preset dan clear (dual) JKFF dengan preset dan clear (dual) DFF (dual) JKFF transisi turun dengan preset dan clear (dual) DFF dengan keluaran tiga keadaan (quad) DFF dengan clear (hex) DFF dengan keluaran tiga keadaan (oktal)





Register


44

IC 7474


I

Dual D-type Positive-Edge-Trigerred Flip-Flops with Preset and Clear



Register




45

IC 7474: Rangkaian dan Fungsi



Register




46

IC 74574: 8 DFF Transisi Naik, Tiga Keadaan



Register




47

Register


I

Sebuah DFF dapat menyimpan 1 bit data

I

Register I

I


n bit dibentuk dari n buah DFF

Latch (Pengunci)

masukan Clk digunakan secara bersama oleh tiap DFF penyusunnya

Flip-op Register

Register Data Register Geser IC TTL Register

DFF dapat digunakan untuk membentuk register data dan register geser I

I

I

Counter/Pencacah

Register data digunakan untuk menyimpan data

Ringkasan

Data yang tersimpan di register bersifat sementara (volatile)

Lisensi

Register geser digunakan dalam operasi pergeseran bit serta dalam konversi data serial ke paralel dan data paralel ke serial



48

Register Data


I Register Data n-bit

untuk menyimpan I

I

I

tersusun atas data

n

buah ip-ip


n-bit

Perilaku register data n bit transisi naik I Q=D I Q (t + ) = Q (t )

Untuk setiap DFF, Keluaran 1 lainnya

saat transisi naik Clk atau tetap saat kondisi Clk

Register data di prosesor: register akumulator, register status, register alamat, register instruksi, register data serial terima (RX)/kirim (TX)

I


Register


Ringkasan Lisensi

Menahan/menyimpan (hold) sebuah keluaran nilai data dari suatu rangkaian aritmatika Menahan/menyimpan (hold) nilai pencacah dalam rangkaian counter/pencacah


Flip-op

Counter/Pencacah

Contoh penggunaan register: I

Latch (Pengunci)

49

Register Data 4 Bit




I

Saat transisi naik Clk , register akan bernilai Q [3 : 0] = D [3 : 0]



50

Register Geser


I

Merupakan sebuah register yang dapat menggeser isinya sejauh 1 bit perclock I

I

Bisa geser ke kanan atau ke kiri



Register geser kiri




51

Register Geser Kiri


I

I

Data digeser ke kiri secara serial menggunakan masukan In Isi dari tiap ip-op ditransfer ke ip-op berikutnya di tiap transisi naik sinyal clock


t t t t t t t t

0 1 2 3 4 5 6 7

Q3

0 0 0 0 1 0 1 1

Q2

0 0 0 1 0 1 1 1

Q1


0 0 1 0 1 1 1 0

Q0

0 1 0 1 1 1 0 0

Latch (Pengunci)

In

1 0 1 1 1 0 0 0

Flip-op Register



52

Register Geser Kanan dengan Akses Paralel


I

I I

I

transfer paralel: trasfer n-bit data sekaligus transfer serial: transfer 1-bit bit dalam satu waktu


Untuk mentransfer data secara serial, data diletakkan dalam suatu register secara paralel (dalam waktu 1 siklus clock) dan digeser keluar satu bit dalam satu waktu I

I


Tipe transfer data di sistem komputer

Disebut sebagai konversi data parallel-ke-serial

Disebut sebagai konversi data serial-ke-paralel





Jika bit-bit diterima secara serial, setelah n siklus clock, isid ari register dapat diakses secara paralel sebagai sebuah data n-bit I

Register

53

Lisensi

Register Geser dengan Akses Paralel






54

IC TTL Register

Nomor IC Deskripsi 74164 register geser 8 bit, keluaran paralel, masukan clear asinkron 74165 register geser 8 bit, masukan paralel, dengan keluaran komplementer 74166 register geser 8 bit, masukan paralel 74194/74195 register geser universal dua arah (bidireksional) 4 bit 74198 register geser universal dua arah (bidireksional) 8 bit 74273 register 8 bit dengan reset 74278 register prioritas 4 bit, dapat di-kaskade, masukan data terkunci 74299 register geser universal dua arah (bidireksional) 8 bit, keluaran tiga-keadaan 74374 register oktal dengan keluaran tiga-keadaan 74377 register 8 bit dengan kontrol enable detak http://didik.blog.undip.ac.id 55 74396 register oktal, akses@2014,Eko paralelDidik Widianto




74164: Register Geser 8 Bit, SerIn/ParOut






56

74165/74166: Register Geser 8 Bit, Load Paralel






57

74165/74166: Perilaku






58

74299: Register Geser Universal 8 Bit






59

Operasi IC 74299



SIPO (serial-in parallel-out), register diisi dengan data serial 1 bit dalam satu waktu dan data yang tersimpan di register tersedia sebagai keluaran paralel 2. SISO (serial-in serial-out), data digeser secara serial dari masukan ke keluaran serial, 1 bit dalam satu waktu 3. PISO (parallel-in serial-out), register diisi dengan data paralel n bit dan isi register digeser keluar secara serial 1 bit dalam satu waktu 4. PIPO (parallel-in parallel-out), register diisi dengan data paralel n bit dan isi register dapat tersedia sebagai keluaran paralel 1.



60


IC 74374: Register Data 8 Bit






61

IC 74374: Register Data 8 Bit






62

Pencacah


I

I I

I I

I


Rangkaian counter ini dapat digunakan melakukan beberapa fungsi, misalnya


Menghitung kejadian dari suatu event Membangkitkan interval waktu untuk mengontrol pekerjaan-pekerjaan (task) di sistem digital Menghitung waktu mundur antar event Menyediakan alamat baru di pencacah program (PC)

Register

Counter/Pencacah Pencacah Asinkron Pencacah Sinkron Pencacah Sinkron dengan DFF IC TTL Pencacah

Rangkaian counter yang paling sederhana dapat dibuat dengan menggunakan ip-op T I

Ringkasan Lisensi

ip-op T secara natural cocok untuk diimplementasikan di operasi pencacahan



63

Pencacah Sinkron dan Asinkron


I

I

I

I


Pencacah asinkron dibentuk dengan memberikan sinyal Clk ke terminal detak satu ip-op

Latch (Pengunci)

Masukan detak untuk ip-op berikutnya diperoleh dari keluaran ip-op sebelumnya (efek serupa RCA) Lambat karena sumber Clk merambat dari satu ip-op ke ip-op lainnya

Pencacah sinkron dibentuk dengan memberikan sinyal Clk ke semua ip-op di waktu yang sama I I


Register


Ringkasan

Semua ip-op menggunakan sumber detak yang sama Mempunyai respon yang lebih cepat daripada pencacah asinkron


Flip-op

64

Lisensi

Pencacah Naik dengan Flip-op T I

Pencacah 3-bit yang dapat mencacah 0 sampai 7 atau pencacah module-8 Masukan clock untuk ketiga ip-op dikoneksikan secara kaskade Flip-op pertama terkoneksi ke Clock Flip-op berikutnya, sinyal clocknya didrive dari keluaran Q ip-op sebelumnya Rangkaian seperti ini disebut sebagai pencacah asinkron atau pencacah ripple Masukan T tiap ip-op dikoneksikan ke konstan 1 State tiap ip-op akan dibalik (toggle) setiap transisi naik clocknya I

I I

I

I

I



65



Ringkasan Lisensi

Diagram Pewaktuan Pencacah Naik


Counter/Pencacah

Nilai Q0 akan toggle setiap clock cycle Perubahan terjadi setelah transisi naik sinyal clock I Nilai Q1 akan toggle setelah transisi turun dari Q0 , demikian juga Q2 I Nilai Q2 Q1 Q0 menunjukkan nilai pencacahnya I

I



66

Pencacah Asinkron Pencacah Sinkron Pencacah Sinkron dengan DFF IC TTL Pencacah

Ringkasan Lisensi

Pencacah Turun dengan Flip-op T



I

Mirip dengan rangkaian pencacah naik, kecuali masukan clock ip-op kedua dan seterusnya berasal dari keluaran Q ip-op sebelumnya



67

Ringkasan Lisensi

Diagram Pewaktuan Pencacah Turun



Nilai Q0 akan toggle setiap clock cycle Perubahan terjadi setelah transisi naik sinyal clock I Nilai Q1 akan toggle setelah transisi naik dari Q0 , demikian juga Q2 I Nilai Q2 Q1 Q0 menunjukkan nilai pencacahnya I

Ringkasan

I



Lisensi

68

Latihan

Rangkaian Sekuensial @2014,Eko Didik Widianto Elemen Penyimpan Keadaan Latch (Pengunci)

I

Desain pencacah naik/turun 3-bit menggunakan ip-op T. Sebuah masukan kontrol Up /Down harus disertakan. Jika Up /Down = 0 rangkaian berfungsi sebagai pencacah naik. Jika Up /Down = 1 rangkaian berfungsi sebagai pencacah turun.

Flip-op Register


Ringkasan Lisensi



69

Pencacah Sinkron


I


Dapat dibentuk dengan TFF



Ringkasan Lisensi



70

Perilaku Pencacah Naik I

masukan T tiap TFF akan bernilai sebagai berikut: T0 = 1 T1 = Q0 T2 = Q0 Q1 T3 = Q0 Q1 Q2

Implementasi rangkaian pencacah sinkron tersebut membutuhkan gerbang AND. Masukan T0 dihubungkan logika 1, sehingga Q0 akan membalik setiap transisi naik Clk Masukan T1 dihubungkan dengan Q0 Masukan T2 membutuhkan gerbang AND-2 untuk memperoleh Q0Q1 Masukan T3 membutuhkan gerbang AND-3 untuk memperoleh Q0Q1Q2 I Masalah fan-in: pencacah n bit akan membutuhkan gerbang AND n−1 http://didik.blog.undip.ac.id @2014,Eko Didik Widianto 71 I

I

I

I

I



Ringkasan Lisensi

Rangkaian


I


Faktorisasi untuk mengatasi fan-in

T0 T1 T2 T3

Latch (Pengunci)

= 1 = = =

Flip-op

Q0 T1 Q1 T2 Q2

Register


Ringkasan Lisensi



72

Diagram Pewaktuan



Ringkasan Lisensi



73

Pencacah Naik n-Bit


I


Untuk sebarang pencacah naik n bit, rangkaiannya dapat dibentuk dengan persamaan masukan Ti sebagai berikut:


T0 T1 T2 T3

Counter/Pencacah

= 1 = = =


Q0 T1 Q1 T2 Q2

Ringkasan Lisensi

.

Tn


=

Tn−1 Qn−1


74

Pencacah Sinkron dengan Enable dan Clear



Ringkasan Lisensi



75

Pencacah Sinkron dengan DFF


I Pencacah akan mempunyai urutan nilai 0, 1, 2, 3, · · · , 15, 0, 1, · · · I Nilai pencacah ini diberikan oleh keluaran DFF Q3 Q2 Q1 Q0 I Pencacah akan aktif saat pencacah tidak berubah

Enable = 1.

Saat


Enable = 0 maka nilai

Latch (Pengunci)

Q0 akan membalik (toggle) setiap transisi naik Clk . Agar Q0 membalik di transisi naik Clk berikutnya, maka nilai D0 harus bernilai Q 0 saat Enable = 1 . Persamaannya adalah D0 = Q0 ⊕ Enable Nilai Q1 akan membalik setelah nilai Q0 = 1. Agar Q1 membalik di transisi naik Clk berikutnya, maka nilai D1 harus bernilai Q 1 saat Q0 = 1 dan Enable = 1 . Persamaannya adalah D1 = Q1 ⊕ Q0 · Enable Nilai Q2 akan membalik setelah nilai Q1 Q0 = 11. Agar Q2 membalik di transisi naik Clk berikutnya, maka nilai D2 harus bernilai Q 2 saat Q1 = 1, Q0 = 1 dan Enable = 1 . Persamaannya adalah D2 = Q2 ⊕ Q1 · Q0 · Enable Nilai Q3 akan membalik setelah nilai Q2 Q1 Q0 = 111. Agar Q3 membalik di transisi naik Clk berikutnya, maka nilai D3 harus bernilai Q 3 saat Q2 = 1, Q1 = 1, Q0 = 1 dan Enable = 1 . Persamaannya adalah D3 = Q3 ⊕ Q2 · Q1 · Q0 · Enable

I Nilai

I

I

I



76

Flip-op Register


Ringkasan Lisensi

Pencacah Sinkron dengan DFF


D0 D1 D2 D3 I

= = = =

Q0 ⊕ Enable Q1 ⊕ Q0 · Enable Q2 ⊕ Q1 · Q0 · Enable Q3 ⊕ Q2 · Q1 · Q0 · Enable



Untuk pencacah yang lebih besar, masukan D di tiap DFF bernilai Di = Qi ⊕ Qi −1 · Qi −2 · · · Q1 · Q0 · Enable > masalah fan-in

D0 D1 D2 D3

= = = =


Q0 ⊕ Enable Q1 ⊕ Q0 · Enable Q2 ⊕ Q1 · (Q0 · Enable ) Q3 ⊕ Q2 · (Q1 · Q0 · Enable ) @2014,Eko Didik Widianto

Ringkasan Lisensi

77

Rangkaian Pencacah Sinkron DFF



Ringkasan Lisensi



78

Rangkaian Pencacah Sinkron dengan Load Paralel



Ringkasan Lisensi



79

IC TTL Pencacah


Nomor IC 7493 74161 74163 74169 74177/74197 74191 74193 74393 74453 74455 74461 74491

Elemen Deskripsi Penyimpan Keadaan 4-bit binary counter (Pengunci) synchronous 4-bit binary counter with asynchronous clear Latch Flip-op synchronous 4-bit binary counter with synchronous clear Register synchronous 4-bit up/down binary counter Counter/Pencacah presettable binary counter/latch synchronous up/down binary counter synchronous up/down binary counter with clear Ringkasan dual 4-bit binary counter Lisensi dual binary counter, synchronous dual binary up/down counter, synchronous, preset input 8-bit presettable binary counter with three-state outputs 10-bit binary up/down counter with limited preset and three-state outputs




80

IC 74393: Dual Pencacah Asinkron 4 Bit



Ringkasan Lisensi



81

IC 74393: Fungsi Logika



Ringkasan Lisensi



82

IC 74193: Dual Pencacah Sinkron 4 Bit, Naik/Turun



Ringkasan Lisensi



83

IC 74193: Fungsi Logika



Ringkasan Lisensi



84

IC 74193: Perilaku



Ringkasan Lisensi



85

Pencacah Sinkron n x 4 Bit


I


Menggunakan 74193



Ringkasan Lisensi



86

Ringkasan Kuliah


I

Yang telah kita pelajari hari ini: I

Elemen rangkaian sekuensial berupa latch dan ip-op: I I

I I


Counter/Pencacah

Register dan pencacah I I

I

Latch: RS-latch, D-latch, gated latch Flip-op: master-slave D ip-op, edge-trigerred ip-op, T ip-op dan JK ip-op Perbedaan antara latch dan ip-op

Ringkasan

Register data dan register geser Pencacah asinkron dan sinkron

Lisensi

Yang akan kita pelajari di pertemuan berikutnya adalah tentang perancangan rangkaian sekuensial menggunakan diagram keadaan (Moore) I

Pelajari: http://didik.blog.undip.ac.id/2014/ 02/25/tkc205-sistem-digital-2013-genap/




87

Bacaan Lebih Lanjut


1. Bab 7: Stephen Brown and Zvonko Vranesic, Fundamentals of Digital Logic with Verilog/VHDL, 2nd Edition, McGraw-Hill, 2005 Tentang ip-op, register, pencacah dan prosesor sederhana 2. Datasheet CD4043BE (Texas): Quad Latch SR NOR. http://www.ti.com/lit/gpn/CD4043B 3. Datasheet CD4044BE (Texas), 54LS279 , 74LS279: Quad Latch SR NAND. http://www.ti.com/lit/gpn/CD4044B 4. Datasheet SN74LS74A: Dual D-type Positive-Edge-Trigerred Flip-Flops with Preset and Clear. http://www.ti.com/lit/gpn/SN74LS74A



88



Lisensi


Creative Common Attribution-ShareAlike 3.0 Unported (CC BY-SA 3.0)

Anda bebas: untuk untuk menyalin, mendistribusikan, dan menyebarkan karya, dan untuk untuk mengadaptasikan karya I Di bawah persyaratan berikut: Anda harus memberikan atribusi karya sesuai dengan cara-cara yang diminta oleh pembuat karya tersebut atau pihak yang mengeluarkan lisensi. Atribusi yang dimaksud adalah mencantumkan alamat URL di bawah sebagai sumber. Jika Anda mengubah, menambah, atau membuat karya lain menggunakan karya ini, Anda hanya boleh menyebarkan karya tersebut hanya dengan lisensi yang sama, serupa, atau kompatibel. I Lihat: Creative Commons Attribution-ShareAlike 3.0 Unported License I Alamat URL: http://didik.blog.undip.ac.id/2014/02/25/tkc205sistem-digital-2013-genap/ @2014,Eko Didik Widianto http://didik.blog.undip.ac.id 89 I

I

Membagikan

I

Remix

I

I

Atribusi

Pembagian Serupa

@2014,Eko Didik Widianto Elemen Penyimpan Keadaan Latch (Pengunci) Flip-op Register


Eko Didik Widianto. 23 Maret 2014

Recommend Documents