e-jurnal NARODROID, Vol. 1 No.1 Januari 2015 E-ISSN :

e-Jurnal NARODROID, Vol. 1 No.1 Januari 2015

E-ISSN : 2407-7712

DESAIN DAN SIMULASI PERANGKAT KERAS MULTIOPERAND MSB-FIRST ADDER BILANGAN BERTANDA MENGGUNAKAN VHDL Arief Budijanto Program Studi Teknik Elektro, Universitas Widya Kartika Surabaya [email protected]

ABTRAKS Msb-First Adder merupakan metode penjumlahan bilangan bulat yang dilakukan mulai dari bobot bit yang paling signifikan terlebih dahulu atau dari bit paling kiri menuju kekanan. Metode pemjumlahan ini mempunyai kelebihan jika proses penjumlahan dibatasi oleh waktu (deadline), karena yang dijumlahkan terlebih dahulu adalah bit yang mempunyai bobot paling signifikan. Selain itu metoda ini juga menunjukan kinerja yang lebih baik ketika digunakan untuk menjumlahkan bilangan banyak (multioperand). Dalam penelitian ini dibuat suatu arsitektur MSB-First Adder yang diaplikasikan untuk komputasi Transformasi Fourier Diskrit (TFD). Tahapan yang dilakukan dalam peneltian ini adalah desain diagram blok arsitektur MSB-First Adder dan Arsitektur TFD yang menggunakan MSBFirst Adder, kemudian memodelkan dalam bentuk VHDL Code . Tahapan yang terakhir yaitu melakukan verifikasi dan analisis dari hasil komputasi TFD yang menggunakan MSB-First adder dibandingkan dengan TFD menggunakan LSB-First Adder dan MATLAB. Hasil akhir komputasi TFD Multioperand MSB-First dengan TFD LSB-First memperlihatkan hasil yang sama. Selain itu pada komputasi TFD Multioperand MSB-First tersedianya hasil-antara (intermediate-result) pada awal proses yang mendekati hasil akhirnya. Hasil ini tidak terjadi pada komputasi prosesor DFT LSB-First. Waktu yang dibutuhkan untuk proses komputasi TFD Multioperand MSB-First adalah 158,506 µS, sedangkan TFD LSB-First adalah 55,308 µS. Agar waktu komputasi TFD Multioperand MSB-First akan mendekati sama dengan waktu komputasi TFD LSB-First, jika pada bagian output memory (RAM dan ROM) dirubah menjadi 16 saluran output (tiap saluran 16 bit) dan multiply nya disusun paralel sebanyak 16 buah. Kata kunci: MSB-First Adder, LSB-First Adder, Hasil-Antara, VHDL, TFD

mempunyai kinerja yang baik, terutama jika batas-waktunya lebih kecil dari waktu yang dibutuhkan oleh proses, sebagaimana telah dibahas pada makalah[5,6] , Metoda ini juga menunjukan kinerja yang lebih baik ketika digunakan untuk menjumlahkan bilangan banyak (multioperand). Kinerja yang telah dibuktikan dalam makalah [5,6,10] masih terbatas pada bilangan biner tidak bertanda sedangkan Multioperand MSB-First Adder telah didesain sebatas desain arsitektur[7] belum sampai tahap implementasi dalam VDHL code. Dalam penelitian ini akan dibuat desain arsitektur Multioperand MSB-First Adder pada aplikasi arsitektur DFT (Descrete Fourier Transform) dan simulasinya menggunakan VHDL.

PENDAHULUAN Metoda penjumlah konvensional (LSBFirst Adder) adalah metoda yang sering kali dipakai dalam keseharian untuk menjumlahkan suatu bilangan, yaitu dengan cara menjumlahkan bit yang bobotnya paling ringan terlebih dahulu (paling kanan), sedangkan menuju bobot paling berat (paling kiri). Metoda ini akan mempunyai kelemanhan jika proses dibatasi oleh waktu. Jika batas-waktu (deadline) kurang dari waktu yang digunakan untuk melakukan proses maka hasil penjumlahan mempunyai tingkat akurasi yang rendah, ini merupakan konsekuensi dilakukannya penjumlahan dari LSB[5,6]. Metoda Multioperand MSB-First Adder adalah metoda penjumlahan yang dilakukan dengan menjumlahkan bit yang bobotnya paling berat terlebih dahulu (paling kiri/paling signifikan) dengan jumlah operand yang banyak. Metoda ini

Bilangan Bulat Bertanda Dalam sistem bilangan desimal, tanda dari suatu bilangan ditunjukkan dengan

41

E-ISSN : 2407-7712


sign-and-magitude

simbol + atau – sebelah kiri digit yang paling berarti (most-significant digit). Dalam sistem biner tanda dari suatu bilangan ditunjukkan dengan bit yang letaknya paling kiri (leftmost bit). Untuk bilangan positif bit paling kiri sama dengan ‘0’, dan untuk suatu bilangan negatif sama dengan ‘1’. Dalam bilangan bertanda bit paling kiri merepresentasi tanda dan bit-bit sisanya n − 1 merepresentasikan besaran. Seperti digambarkan dalam gambar 1(b). Lokasi bit yang paling kiri (most significant bit (MSB)) iniliah yang membedakan antara bilangan bertanda (signed number) dengan bilangan tidak bertanda (unsigned number). Dalam unsigned number semua bit merepresentasikan besaran dari suatu bilangan, sedangkan untuk signed number bit paling kiri ( MSB) adalah a n −1 dan sisanya

sebagai[17]:

n − 2 i  ∑ 2 ai  i =0 A= n −2  i − ∑ 2 ai  i =0

a1

Besaran (magnitude) MSB (Most Significant Bit)

a0

a n-1

Tanda 0 menunujukan + 1 menunujukan -

a n-2

a1

…(1) Bila a n-1 = 0 Bila a n-1 = 1

Terdapat beberapa kekurangan dalam representasi sign-and-magitude. Salah satunya adalah terdapat dua representasi untuk bilangan ‘0’ : +010 = 0000 -010 = 1000 (sign-and-magnitude) Hal ini tidak sesuai untuk digunakan, karena akan menyulitkan pemeriksaan bilangan ‘0’ saat suatu operasi yang sering dilakukan oleh komputer jika dibandingkan dengan representasi tunggal[12].

n − 1 adalah besarannya ( a n−2 ,K a0 )[12]. a n-1

diekspresikan

b. Representasi 1’s Complement Didalam cara 1’s complement sebuah bilangan negatif K n-bit, didapatkan dengan mengurangkan ekivalen bilangan P, dari 2n − 1 , maka positfnya n K = ( 2 − 1) − P . Sebagai contoh, jika n = 4 maka K = (24 − 1) − p = (15)10 − P Jika bilangan +5 = (1111) 2 − P . dikonversikan menjadi suatu bilangan negatif, maka . Untuk lebih jelasnya, 1’s complement dapat dilakukan dengan mudah yaitu dengan cara mengkomplemenkan tiap bit dari

a0

Besaran (magnitude) MSB (Most significant bit)

(a) Bilangan Tak Bertanda (b) Bilangan Bertanda Gambar 1. Format Representasi Bilangan Bulat[12] Bilangan Negatif Bilangan negatif dapat direpresentasi dalam tiga cara yang berbeda, yaitu: tandadan-besaran (sign-and-magnitude), komplement 1 (1’s complement), dan komplemen 2 (2’s complement).

bilangan, termasuk bit tandanya (sign bit)[12].

a. Representasi Sign-and-Magnitude Didalam representasi bilangan desimal yang sudah kita kenal, besaran dari kedua bilangan positif dan negatif diekspresikan dengan cara yang sama. Hanya simbol tanda yang membedakan suatu bilangan menjadi positif atau negatif. Cara ini disebut representasi bilangan sign-and-magnitude. Dengan cara yang sama dapat digunakan dalam bilangan biner pada bagian bit tandanya, untuk ‘0’ berati bilangan positif dan ‘1’ bilangan negatif. Sebagai contoh, jika kita menggunakan bilangan 4 bit, maka +5 = 0101 dan -5=1101. Karena kesamaanya dengan bilangan desimal sign-andmagitude, representasi ini mudah dimengerti[12]. Secara umum representasi

c. Representasi 2’s Complement Representasi 2’s complement adalah suatu cara yang digunakan untuk mengatasi kekurangan yang terdapat pada representasi sign-and-magnitude dan 1’s complement. Pada representasi sign-andmagnitude mempunyai dua nilai nol yaitu +0 ( 0000 ) dan -0 (1000), seperti yang sudah dijelaskan diatas. Untuk representasi 1’s complement juga mempunyai dua buah nilai nol, yaitu +0 (0000) dan -0 (1111). Cara 2’s complement dapat dilakukan dengan menambah 1 dari bilangan yang telah di komplemenkan (1’s complement). Misal bilangan desimal -7(10), untuk mencari nilai binernya maka -7(10) harus

42

E-ISSN : 2407-7712

e-Jurnal NARODROID, Vol. 1 No.1 Januari 2015 dikonversikan kedalam biner positif, yaitu “0111”. Kemudian biner “0111” dikomplemenkan sehingga menjadi “1000”. Selanjutnya “1000” tambahkan dengan ‘1’, sehingga didapatkan bilangan biner dari -7(10) adalah “1001”.

N −1

y[k ] =

N −1

y[k ] =

N ) − j sin(2πkn N )}

...(3)

n=0 N −1

Bagian Imajiner : Im y[k ] = − ∑ x[ n] sin(2πkn N ) n =0

Magnitude Phase :

∑ R[i] < n − 1 >#0 @ n − j;

i =0

ACC ← A + ACC; n ← n − 1; j ← j + 1; kembali ke langkah no.1,ulangi sampai n < 0

Pemjumlah

Multioperand Bertanda

∑ x[n]{cos(2πkn)

...(2)

Dari persamaan (3) spektrum dipisahkan ke dalam : N −1 Bagian Real : Re y[k ] = x[n] cos(2πkn N ) ∑

N −1

Bilangan

...(1)

n =0

∑ R[i] < n − 1 >;

MSB-First

k = 0 ≤ k ≤ N −1

 2πkn   2πkn  WNkn = cos  − j sin   N    N 

i =0

[5]

∑ x[n]WNkn

n=0

N −1

Algoritma

N-1

Persamaan untuk menghitung TFD adalah sebagai berikut[9]:

R[ N − 1K0] < n − 1K 0 >; j := 1; ACC := 0

2.

N-1

Im y[ ]

Inverse DFT

Gambar 4. Ilustrasi Transformasi Fourier Diskrit[9]

Untuk semua operand di dalam register

Gambar

0 N-1

0

b. Pemjumlah Multioperand Metoda MSB-Fisrt Bilangan Bertanda Algoritma Pemjumlah Multioperand MSB-First untuk Bilangan Bertanda yang dimodifikasi dapat dilihat pada gambar 3. Algoritma ini yang diterapkan pada penyelesain perihitungan Transformasi Fourier Diskrit.

3. 4.

DFT

N samples

0

a. Pemjumlah Multioperand Metoda MSB-Fisrt Bilangan Tak Bertanda Metoda ini telah di kemukan pada makalah[5] . Argoritma tersebut diperlihatkan pada gambar 2.

2. A ←

Re y[ ]

X[]

Metoda Pemjumlah MSB-Fisrt Dalam sub bab ini dijelaskan beberapa metoda pemjumlah MSB-First untuk banyak operand (multioperand) yang telah dilakukan oleh beberapa penelti sebelumnya.

1. Hitung:

Domain Frekuensi

Domain Waktu

Tak

Trasnformasi Fourier Diskrit Trasnformasi Fourier Diskrit (TFD) digunakan untuk mengubah sinyal diskrit dari domain waktu kedalam domain frekuensi. Ilustrasi TFD dapat dilihat pada gambar 4.

43

: y[ k ] = {Re y[ k ]2 + Im y[k ]2 }1 2 θ k = arctan

Im y[k ] Re y[k ]

E-ISSN : 2407-7712


Gambar 5. komputasi TFD secara l . Input biner → D = Dn −1 Dn − 2 K D1 D0 2.

Cek, Bit MSB input biner? jika MSB = ‘1’

RPISO ( positif ) [ N − 1K0] < n − 1K0 >← 2' S comp( D[ N − 1K0]) < n − 1K0 >;

jika MSB = ‘0’

RPISO ( negatif ) [ N − 1K0] < n − 1K0 >← ( D[ N − 1K0]) < n − 1K0 >; 3. 4.

ACC < p − 1K0 > ; i = 0; k = p; ACC = 0; Untuk pencacah ‘1’ bilangan positif dan negatif, Hitung: N −1

X←

∑ RPISO (negatif ) [i] < (n − 1) >;

N −1

Y←

i =0

5.

Hitung: Z ← Y − X ;

∑ RPISO ( positif ) [i] < (n − 1) >;

i =0

(ket: Z adalah bilangan bertanda 2’S comp)

6.

A ← Z n −1 @( p − k ) Z #0 @ n − 1;

7.

ACC ← A + ACC; k ← k − 1; n ← n − 1; ulangi ke langkah no.3 sampai n < 0

8.

Gambar 3. Algoritma Pemjumlah Multioperand MSB-First untuk Bilangan Bertanda yang dimodifikasi.

Arsitektur MSB-First Adder Desain arsitektur Msb-First Adder untuk bilangan bertanda ditunjukkan pada gambar 6. Arsitektur tersebut terdiri d yari beberapa blok komponen yang dintegrasikan jadi satu. Fungsi dari tiap-tiap komponen dapat dilihat dalam tabel 1.

Dalam menghitung TFD dalam penelitian ini menggunaka algoritma TFD dengan metoda komputasi secara langsung (Direct Computation of the DFT) . Algoritma tersebut dapat dilihat pada gambar 5.

Tabel 1. Fungsi Komponen Arsitektur MSB-First Adder Nama Komponen Converter Neg to Pos Dekoder 4 to 16

Gambar 5. komputasi secara TFD langsung

Register PISO

METODOLOGI PENELITIAN Metodologi perancangan sistem dalam penelitian ini ditunjukkan dengan diagram alir yang dapat dilihat pada gambar 5.

Leading One Bit Placer

P e ra n c a n g a n k o m p o n e n k o m p o n e n p ro s e s o r D F T d a n k o n e k s i a n ta r k o m p o n e n n y a

Accumulator

P eran can g an

Pendukung

Fungsi Mengubah bilangan negatif menjadi positif dengan cara mendeteksi sign bit bialangan biner Sebagai dekoder alamat PISO Register geser untuk menggeser data dari masukan paralel 32 bit dengan keluaran bit per bit Berfungsi sebgai pencacah banyaknya bilangan ‘1’ negatif dan positif Digunakan untuk menempatkan posisi data (D= D4 D3 D2 D1 D0 ) yang merupakan keluaran dari dari rangkaian Leading One Untuk mengakumulasi dari hasil perkalian bilangan imajiner (koefisien sin) dan bilangan real (koefisien cos)

A rs ite k tu r P ro s e s o r D F T P e m o d e la n k o m p o n e n k o m p o n e n p ro s e s o r D F T d a l a m V H D L C o d in g

Sedangkan penerapan arsitektur Msb-First Adder untuk komputasi TFD ditunjukkan pada gambar 6.

P eran can g an

V H D L C o d i n g ( M A X P L U S 1 0 .2 ) P r o s e s u n tu k p e n g e c e k a n k e s a l a h a n s in ta k s V H D L c o d i n g & m e n s im u la s ik a n d a l a m b e n tu k d i a g r a m w a k t u

K o m p i la s i & S i m u l a s i (M A X P L U S 1 0 .2 )

P r o s e s u n tu k p e n g e c e k a n d a n a n a l is a h a s i l s im u la s i u n tu k m e n g e ta h u i p e rfo rm a n s i ra n c a n g a n s i s te m

V e r if i k a s i & A n a l is a

44

E-ISSN : 2407-7712


BitMSB Input [31:0] Load

S

PISO 0 Finish

Clk

Reset

Clk

Reset

Clk

Reset

BitMSB Input [31:0]

Neg to Pos

Converter Bit(31)

Input [31:0] Load

S

PISO 1

En

Finish

Clk

Clk

BitMSB Input [31:0] Load

S

PISO 2 Finish

Ones [4:0]

BitMSB

Leading Ones

Convert [31:0]

Dari Output Multiply Bagian Real

Data [15:0]

Input [31:0] S

PISO 14 Finish

Clk

Reset

Clk

Finish

Reset

D[4:0]

Clk Reset

En

Y[35:0]

S

PISO 15

BitPlacer

Load

OnesNeg [4:0]

Decoder 4 To 16

Input [31:0]

InAddReal [35:0]

BitMSB

Ones [4:0]

Subtractor

OnesPos [4:0]

Load

Y0 Y1 Y2

Sel[3:0]

Clk

Accumulator

BitMSB

Output Real [35:0]

Reset

EnAdd Clk

Clk

BitMSB

Y14 Y15

Input [31:0] Load

S

PISO 0 Finish

Clk Reset

Clk

Reset

EnAdd Clk Reset

En

Clk

Address [3:0]

Clk

Input [31:0] Load

S

PISO 1 Finish

Clk

Reset

Clk

Reset

Ones [4:0]

Leading Ones

BitMSB

Data [15:0] BitMSB Input [31:0] Load

S

PISO 2 Finish

Reset

Reset Clk

Input [31:0] Load

S

PISO 14 Finish

Reset

Clk

TDelay

Dly1

Clk

Count[3:0]

CountShift

Clk BitMSB

En

Dly2

Reset

Gambar 6. Arsitektur Msb-FirstAdder untuk Bilangan Bertanda BitMSB

Input [31:0]

Address [3:0]

Load

S

PISO 15

Finish

Clk

Reset

Clk

Reset

En

Reset

Reset

Shift

Active Load Clk

Clk

Clk Reset

Finish

MSB-First Adder

CtrPlacer[4:0]

EnLDOnes

We

S, En

ReadRam[3:0] AddRom[3:0] EnLDOnes CtrLoad

Clk

Sel [3:0]

Adec [3:0]

CtrLoad En

Clk

Clk

Sel[4:0]

Reset

Clk

Clk

Count Enadd [4:0]

Sel[4:0]

Reset Clk Count[3:0], EnOut[4:0]

EnBitPlcr CtrPlacer[4:0] CountBuff[4:0]

C O N T R OL U N I T

CountBuff[4:0]

EnLDOnes

CountBuff[4:0]

CountIndex[4:0]

Clk Reset

Reset

CtrPlacer[4:0]

Adec [3:0]

OutImag[35:0]

EnOut[4:0]

Sel [3:0] EnLDOnes

Reset En

Clk En

IndexOutMSB Clk

Reset

Clk

Reset

Q[3:0 ]

Clk

Q[3:0]

Addr[3:0]

En

Clk

Count[4:0]

Reset

SelMux[3:0]

S

PISO 15

Reset En

TBuffer

Reset WriteRAM[3:0]

Clk

PISO 1

D_Real[35:0]

BitMSB

PISO 0

OutReal[35:0]

Neg to Pos Converter

Reset

TBuffer

Input [31:0]

Accumulator

En

En

EnBitPlcr PISO 15

Sel [3:0]

D[4:0]

En

Clk

Reset

Y[35:0]

We

CountBuff[4:0]

PISO 1

BitPlacer

Clk

We

En

EnOut[4:0]

PISO 0

Ones [4:0]

Clk

InSin[15:0] Reset Clk

Count Enadd [4:0]

OutReal[35:0]

Clk Reset

Reset

1'S Counter

Reset

Reset Clk

Data [15:0]

AddRom[3:0]

Reset

Convert [31:0]

Reset

Multiply

Clk

InX[31:0] CoefSin[15:0]

ImagMulOut[31:0]

Addr[3:0]

Clk

PISO 1

Clk

PISO 15

Y15

En

Reset

EnBitPlcr

D_Real[35:0]

CoefCos[15:0]

Twidle ROM

En

PISO 0

OutReal[35:0]

En

PISO 15

Clk

Accumulator

En

Y0 Y1

Sel[4:0] Clk

D[4:0]

Reset Clk

Decoder 4 To 16

InCos[15:0] Reset Clk

BitMSB

PISO 1

Y[35:0]

Q[3:0]

PISO 0

BitPlacer

WriteRAM[3:0]

Neg to Pos Converter

Data [15:0]

Multiply

SelMux[3:0]

Clk We Reset ReadRam[3:0]

Input [31:0]

InX[31:0] RealMulOut[31:0]

Clk En Reset

Qout[15:0]

Ones [4:0]

RAM DATA

En Clk

1'S Counter

InputXn

Convert [31:0]

INPUT Xn

Clk

Index[3:0]

En

DFT Processor With MSB First- Adder

Gambar 7. Arsitektur Msb-First Adder untuk komputasi TFD Implementasi VHDL Code VHDL Code dibuat dengan metoda pendeskripsian perilaku dari suatu rangakian Diagram blok implementasi VHDL code tingkat tinggi, menganalisa dan berdasarkan hirarkinya ditunjukkan pada menyempurnakannya sebelum melakukan gambar 8. implementasi rangkaian pada tingkat yang lebih rendah (top-down modelling).

45


E-ISSN : 2407-7712

Gambar 9. Diagram Blok Verifikasi Arsitektur Komputasi TFD menggunakan

Multioperand MSB-First Adder

TopDFTMSB CuDFTKonv HoldROM

HoldBuf

WriteRAM

HoldPlcr

HoldRAM

Count32

Count32 TDelay1

LeadingOnes32Bit

BitPlacer36Bit

LeadingOnes32Bit

BitPlacer36Bit

LeadingOnes32Bit

TBufferMSB

LeadingOnes32Bit

IndexOutMSB

Count32

AguReadRAM

TFD dari sinyal random yang sampling 16 point dengan frekuensi sampling 10000 Hz ditunjukkan pada gambar 9.

MultiplyNew 72X

Holdidx

Hasil Simulasi Hasil simulasi dari pengujian komputasi

TDelay1

MulImagNew

MulRealNew

Mult22

Mult22

Mult21

Mult21

AguROMNew

CuPISO Addecoder

LoadCuk

Subtractor

Subtractor

Converter

Converter

CoCos

CoSin Acc36Bit

TopPisoPosNeg32Bit

Dec4To16Wen

ShiftReg32BitPos

ShiftReg32BitNeg

16X

16X

ShiftReg32BitPos

ShiftReg32BitNeg

LatchPiso32Bit

LatchPiso32Bit

TopRam

Gambar 9. Sinyal Random disampling 16 point dengan frekuensi sampling (fs=10000Hz)

MUX16Bit

TopReg

DFF16

DFF16

DFF16

DFF16

DFF16

Dec4To16Wen DFF16

DFF16

DFF16

DFF16

DFF16

DFF16

DFF16

DFF16

DFF16

DFF16

DFF16

Keterangan : Hirarki Ke 1 Hirarki Ke 2 Hirarki Ke 3 Hirarki Ke 4

Gambar 8. Implementasi VHDL code Msb-First Adder untuk Komputasi TFD

(a)

HASIL DAN PEMBAHASAN Verifikasi Verifikasi dilakukan untuk menguji kebenaran rancangan arsitektur komputasi TFD yang menggunakan Multioperand MSBFirst Adder dibandingkan dengan komputasi LSB-First Adder dan matlab. Diagram blok verifikasi sistem ditunjukkan pada gambar 9. Software Referensi

DFT Matlab

(b)

Sinyal Input

DFT LSB-First Adder

Output

DUV DFT MSB-First Adder

46

E-ISSN : 2407-7712


• DFT MSB-First pada awal proses tersedia intermediate result yang mendekati hasil akhir

(c) Gambar 10. Grafik Magnitude dari komputasi DFT 16 point untuk sinyal random

(a) TFD LSB-First Adder

(a)

(b) TFD MSB-First Adder Gambar 12. Intermediate-Result output y[1] dari komputasi DFT sinyal random Saran Pengembangan Dari hasil perbandingan waktu TFD MsbFirst Adder dan Lsb-First Adder

(b)

• TFD MSB-First dalam menyelesaikan komputasi akan mempunyai waktu yang sama atau mendekati sama dengan TFD LSB-First, jika dilakukan modifikasi rancangan arsitekturnya pada bagian memory (ROM dan RAM ) dan multiply • Gambar rancangan arsitektur bagian memory (ROM dan RAM ) dan multiply yang dimodifikasi sbb:

(c)

16 Bit

Out 0

Input Xn Out 1

16 Bit 16 Bit

RAM

Perbandingan Waktu Komputasi TFD

Addr

Load

OE Out N-1

16 Bit

Register 0

16 Bit

Multiply 1

Control Unit

• Waktu Komputasi TFD 16 point Dengan LSB-First Adder = 55,308 µS Dengan MSB-First Adder = 158,506 µS • Komputasi DFT MSB-First dengan TFD LSB-First mempunyai hasil yang sama

Multiply 0

Gambar 11. Grafik phase dari komputasi DFT 16 point untuk sinyal random

16 Bit

Register 1

16 Bit Addr

OE

Out 0

Twidle ROM Out N-1

47

16 Bit

Multiply N-1

16 Bit Out 1

16 Bit

Register N-1

E-ISSN : 2407-7712


3. James O. Hamblen & Michael D. Furman. (2001), Rapid Prototyping of Digital Systems: A Tutorial Approach, Kluwer Academic Publisher, USA. 4. Janick B.,(2000), Writing Testbenches Fuctional Verification of HDL Models, Kluwer Academic Press,New York. 5. Kuspriyanto, Kerlooza, Y.Y., (2004),

Gambar 13. Modifikasi Arsitektur Memori

KESIMPULAN Berdasarkan hasil dari verifikasi dan analisa dapat ditarik kesimpulan sebagai berikut: 1. Hasil akhir komputasi prosesor DFT Multioperand MSB-First dengan prosesor DFT LSB-First memperlihatkan hasil yang sama. 2. Pada komputasi prosesor DFT Multioperand MSB-First tersedianya intermediate-result pada awal proses yang mendekati hasil akhirnya. Hail ini tidak terjadi pada komputasi prosesor DFT LSB-First 3. Waktu yang dibutuhkan untuk proses komputasi pada prosesor DFT Multioperand MSB-First adalah 158,506 µS, sedangkan prosesor DFT LSB-First adalah 55,308 µS. 4. Waktu komputasi prosesor DFT Multioperand MSB-First akan mendekati sama dengan waktu komputasi DFT LSB-First, jika pada bagian output memory (RAM dan ROM) dirubah menjadi 16 saluran output (tiap saluran 16 bit) dan multiply nya disusun paralel sebanyak 16 buah.

Toward New Real-Time Processor: The Multioperand MSB-First Real-Time Adder, Proceedings of DSD’2004 Euromicro Symposium on Digital System Design, Rennes-France, IEEE Computer Society. 6. Kuspriyanto, Totok B., (2005), Penjumlah

Bilangan Biner Bertanda Menggunakan 7. Metode MSB-First, Proceedings 6th Seminar on Intellegent Technology and Its Applications Surabaya Indonesia. 8. Lars Wanhammars.(1999). DSP Integrated Circuits, Academic Press, USA. 9. Stephen B. & Zvonko G.Vrinesic, (2000),

Fundamental of Digital Logic With VHDL Design, McGraw-Hill, Singapore. 10. Steven W.Smith,(1999), The Scientist and Engineer’s Guide to Digital Signal California Technical Processing,2nd, Pub.,San Diego, USA. 11. Totok Budioko.(2006), Perancangan dan

Simulasi Penjumlah Multioperand MSBFirst Pada Filter Digital, Tesis Magister, Institut Teknologi Bandung. 12. Volnei A. Pedroni.(2004), Circuit Design With VHDL, MIT Press.Massahuset. Computer 13. William Stalling.(1996),

DAFTAR PUSTAKA 1. Heuring P. Vincent., H.F. Jordan,(1997),

Organization and Architecture, 4e: Designing for Performance, Prentice Hall,

Computer System Design and Architecture, Addison-Wesley,New York. 2. Joseph J. F. Cavanagh.(1985), Digital Computer Arithmetic: Design and Implementation McGraw-Hill, Singapore.

Upper

48

Saddle

River,

New

Jersey.


1

E-ISSN : 2407-7712

e-jurnal NARODROID, Vol. 1 No.1 Januari 2015 E-ISSN :

Recommend Documents