DETEKTOR LEVEL ZAT CAIR SISTEM DIGITAL

DETEKTOR LEVEL ZAT CAIR SISTEM DIGITAL TUGAS AKHIR Diajukan untuk memenuhi salah satu persyaratan memperoleh gelar Ahli Madya Program D3 Teknik Elektro Instrumentasi dan Kendali Universitas Negeri Semarang

Disusun Oleh :

Nama

: Fatkhul Yaasin

NIM

: 5352302511

Program Studi

: D3 Teknik Elektro

Jurusan

: Teknik Elektro

FAKULTAS TEKNIK UNIVERSITAS NEGERI SEMARANG 2007

ABSTRAK

Fatkhul Yaasin. 2007. Detektor Level Zat Cair Sistem Digital. Tugas Akhir (TA). Diploma III Teknik Elektro. Fakultas Teknik. Universitas Negeri Semarang. Perkembangan dibidang digital atau lebih dikenal dengan digitalisasi dewasa ini sangat diperlukan. Dalam pengukuran level air masih banyak menggunakan sistem manual atau analog, yang mempunyai kekurangan faktor ketelitian dalam pengukuran. Cara lain untuk mengukur level air adalah dengan menggunakan pengukuran sistem digital. Instrumen yang digunakan dalam alat ini terdiri dari sensor pelampung, rangkaian analog to digital converter (A/D converter), BCD seven segment, dan sebagai tampilan menggunakan seven segment, serta catu daya sebagai pencatu tegangan untuk masing-masing rangkaian. Detektor level zat cair sistem digital bekerja dari pelampung sebagai sensor, tuas pelampung terhubung dengan potensiometer sehingga jika tinggi permukaan air berubah maka nilai resistansi akan berubah. Besarnya perubahan tegangan yang masuk pada ADC 0804, hasil dari konversi tegangan menjadi kode-kode biner diubah dalam tampilan desimal, kemudian ditampilkan pada seven segment. Alat ini dapat mengukur level air dalam bejana terukur dan mempunyai bentuk yang pasti, tidak dapat mengukur bejana yang bentuknya tidak beraturan. Kemampuan alat ini masih terbatas yaitu menghasilkan pengukuran hanya mencapai 4 liter saja. Untuk mengukur level air yang lebih besar maka dengan cara mengubah nilai resistansi potensiometer atau menggunakan mikrokontroller.

ii

iii

MOTTO DAN PERSEMBAHAN

MOTTO Ø Jadikanlah sabar dan sholat sebagai penolongmu. Dan sesungguhnya yang demikian itu sungguh berat, kecuali bagi orang-orang yang khusyu (Qs. Al Baqarah : 45). Ø Sahabat sejati adalah penghibur kita dalam sedih, harapan kita dalam susah, dan sandaran kita tatkala lemah, dia adalah sumber kebaikan, simpati, kebahagiaan dan maaf (Kahlil Gibran). Ø Cinta kasih yang suci tidak terdiri dari ungkapan perasaan, materi ataupun harta, melainkan dari motivasi dan perbuatan yang tulus serta ikhlas dari lubuk hati (Faya).

PERSEMBAHAN §

Bapak dan Ibu tersayang dengan segala kasih sayang, keikhlasan, limpahan do a dan pengorbanannya. §

Kakak dan Adik-adikku §

§ §

Sahabat dan teman setiaku Teman-teman D3 TE 02 §

iv

My H 4WA_

Almamaterku

KATA PENGANTAR

Dengan mengucapkan syukur dipanjatkan kehadirat Tuhan Yang Maha Esa, yang Maha Pengasih lagi Maha Penyayang. Karena dengan rahmat dan karuniaNya dapat terselesaikan laporan Tugas Akhir yang berjudul “DETEKTOR LEVEL ZAT CAIR SISTEM DIGITAL”. Adapun penulisan laporan Tugas Akhir ini adalah untuk memenuhi salah satu syarat kelulusan. Atas terselesaikannya laporan tugas akhir ini tidak lupa penulis menyampaiakan banyak terima kasih kepada semua pihak yang telah membantu dalam segala hal sejak awal dimulainya laporan tugas akhir hingga terselesaikannya laporan ini. Secara khusus penulis menyampaiakan ucapan terima kasih kepada : 1. Prof. Dr. H.Sudijono Sastroatmojo, M.Si, selaku Rektor Universitas Negeri Semarang. 2. Prof. Dr. Soesanto, selaku Dekan Fakultas Teknik. 3. Drs. Djoko Adi Widodo, M.T, selaku Ketua Jurusan Elektro. 4. Drs. Agus murnomo, M.T, selaku Ketua Program Studi Diploma III Teknik Elektro. 5. Drs. Suryono, M.T, selaku Dosen penguji Tugas Akhir. 6. Drs. Rafael Sri Wiyardi, M.T, selaku Pembimbing yang telah membimbing, mengarahkan dan memberi dorongan semangat pada Penulis dalam penyelesaian Tugas Akhir ini.

v

7. Segenap Dosen Jurusan Elektro yang telah menularkan ilmunya pada Penulis selama menuntut ilmu di Jurusan Elektro. 8. Orang tua, Kakak, dan Adik-adik serta keluarga besar Penulis yang selalu mendorong Penulis untuk lebih maju. 9. Rekan-rekan mahasiswa Diploma III Teknik Elektro. Penulis menyadari bahwa dalam penulisan Tugas Akhir ini masih jauh dari kesempurnaan, maka dengan segala kerendahan hati penulis menerima saran dan kritik yang bersifat membangun demi kesempurnaan Tugas Akhir ini. Akhir kata semoga Tugas Akhir ini bermanfaat bagi Penulis pada khususnya dan Pembaca pada umumnya.

Semarang,

Agustus 2007

Penulis

Fatkhul Yaasin

vi

DAFTAR ISI

Halaman HALAMAN JUDUL ....................................................................................... i ABSTRAK ...................................................................................................... ii HALAMAN PENGESAHAN.......................................................................... iii MOTTO DAN PERSEMBAHAN.................................................................... iv KATA PENGANTAR ..................................................................................... v DAFTAR ISI ................................................................................................... vii DAFTAR GAMBAR....................................................................................... ix DAFTAR TABEL ........................................................................................... x DAFTAR LAMPIRAN.................................................................................... xi

BAB I

PENDAHULUAN.......................................................................... 1 A. Latar Belakang ......................................................................... 1 B. Permasalahan............................................................................ 2 C. Tujuan ...................................................................................... 3 D. Manfaat .................................................................................... 3 E. Batasan Masalah....................................................................... 3 F. Metode Penyusunan.................................................................. 4 G. Sistematika Laporan ................................................................. 5

BAB II

ISI .................................................................................................. 6 A. Dasar Teoritis ........................................................................... 6 1. Sensor................................................................................. 6 2. ADC (Analog to Digital Converter) ................................... 7 3. Pengubah Analog ke Digital ADC 0804.............................. 11 4. Tampilan ............................................................................ 14 5. Catu Daya ........................................................................... 15 B. Proses Pembuatan, Konstruksi dan Cara Kerja ......................... 17 1. Proses Pembuatan ............................................................... 17 vii

a. Perencanaan Alat .......................................................... 17 b. Proses Pembuatan Papan Rangkaian Tercetak ............... 18 c. Proses Pembuatan Jalur................................................. 18 d. Proses Pelarutan Dan Pelapisan..................................... 19 e. Proses Pengeboran ........................................................ 19 f. Pemasangan Komponen ................................................ 20 g. Proses Perakitan ............................................................ 21 h. Hasil Perakitan Komponen............................................ 22 2. Konstruksi .......................................................................... 23 3. Cara Kerja .......................................................................... 24 C. Hasil dan Pembahasan .............................................................. 26 1. Cara Pengukuran dan Hasilnya ........................................... 26 2. Pembahasan ........................................................................ 27

BAB III

PENUTUP…………………………………………………………. 29 A. Kesimpulan .............................................................................. 29 B. Saran ........................................................................................ 29

DAFTAR PUSTAKA ...................................................................................... 30

viii

DAFTAR GAMBAR

Halaman Gambar 1.

Ilustrasi sensor pelampung...................................................

7

Gambar 2.

Bagan ADC 0804 ................................................................

8

Gambar 3.

Diagram fungsional ADC 0804............................................

10

Gambar 4.

Diagram pena pada ADC 0804 ............................................

12

Gambar 5.

Seven segment display .........................................................

15

Gambar 6.

Rangkaian catu daya ............................................................

16

Gambar 7.

Rangkaian detektor level zat cair sistem digital....................

17

Gambar 8.

Sensor pelampung ...............................................................

18

Gambar 9.

Layout PCB.........................................................................

22

Gambar 10.

Tata letak komponen............................................................

22

Gambar 11.

Box alat ukur .......................................................................

24

Gambar 12.

Blok detektor permukaan zat cair sistem digital ...................

25

Gambar 13.

Grafik hasil pengukuran.......................................................

27

ix

DAFTAR TABEL Halaman Tabel 1. Daftar komponen yang dipakai....................................................

23

Tabel 2 . Hasil pengukuran ........................................................................

26

x

DAFTAR LAMPIRAN

Halaman Lampiran 1.

Data sheet IC ADC0804 ...........................................................31

Lampiran 2.

Data sheet IC 74LS48...............................................................44

Lampiran 3.

Data sheet IC 4081 ..................................................................49

xi

BAB I PENDAHULUAN

A. Latar Belakang Dengan kemajuan teknologi elektronika dan meningkatnya jumlah penduduk, maka kebutuhan akan sandang makin meningkat. Faktor kecepatan, ketepatan dan keamanan sangatlah diperlukan guna menunjang kelangsungan kerja yang maksimal tanpa ada kerugian yang begitu berarti. Hal ini ditandai dengan begitu pesatnya kemajuan yang terjadi dengan diciptakannya pesawat elektronika yang semakin canggih. Banyak keuntungan yang diperoleh dari perkembangan yang pesat dibidang elektronika diantaranya dapat membantu manusia dalam menyelesaikan beban tugas. Peralatan elektronika yang terdapat dipasaran ada yang menggunakan analog dan ada juga yang sudah memakai digital. Pada peralatan yang memakai analog, penunjukan yang digunakan merupakan persamaan dari nilai satuan yang diukur, sedangkan pada peralatan yang memakai digital penunjukkan hasil ukur langsung ditampilkan dalam bentuk angka atau digit. Jika dibandingkan antara peralatan yang analog dan digital, maka hasil pengukuran digital lebih mudah diamati. Sistem digital yang digunakan sebagai alat detektor level zat cair, kaitannya dengan pengaturan dalam memenuhi kebutuhan akan kondisi air,

1

manusia banyak merancang suatu alat yang dapat digunakan untuk mengetahui level zat cair tersebut. Pemanfaatan

sistem

pengukuran

instrumentasi

ini

memberikan

kemudahan bagi manusia dalam memberikan nilai atau harga. Saat ini alat pengukuran level zat cair dalam bentuk tampilan digital dapat dijumpai penggunaanya pada kendaraan bermotor dan di perusahaan-perusahaan air minum. Hanya skala penggunaan masih terbilang kecil, selain itu untuk mendapatkannya harus mengeluarkan biaya yang tidak sedikit. Hal ini tentu akan memberatkan bagi konsumen yang menginginkan adanya ketepatan pengukuran. Atas dasar pertimbangan dan alasan tersebut, penulis mencoba membuat suatu peralatan instrumentasi berupa alat pegukur level zat cair (ketinggian air) sistem digital untuk memenuhi mata kuliah Tugas Akhir. B. Permasalahan Setelah melihat latar belakang yang berkaitan dengan hal tersebut diatas, maka pembatasan masalah pada laporan tugas akhir ini adalah : 1. Bagaimana membuat rancang bangun suatu detektor level zat cair dengan tampilan sistem digital untuk memudahkan manusia dalam mengukur jumlah level. 2. Dapatkah detektor level zat cair sistem digital di buat sesuai rancangan? 3. Dapatkah alat ini dapat mengukur dalam bejana yang tempatnya tidak beraturan? 4. Obyek yang akan di ukur harus berupa zat cair.

2

C. Tujuan Tujuan yang diperoleh dari Tugas Akhir ini adalah : a. Membuat alat detektor level zat cair sistem digital dengan sensor pelampung dan ditampilkan oleh seven segmen. b. Dapat menguji serta mangamati level air dalam bejana yang telah dirancang. D. Manfaat Manfaat dari Tugas Akhir ini adalah: a. Dapat mengetahui level air dengan tampilan digital dari bejana yang telah dibuat. b. Alat ini dapat digunakan untuk mengukur level air dalam galon air minum. E. Batasan Masalah Dari topik bahasan Detektor Level Zat Cai Sistem Digital, penulis mencoba memberi batasan sebagai berikut : 1. Alat ini hanya dapat mengukur jumlah level berbentuk cair. 2. Alat ini hanya dapat digunakan untuk mengukur jumlah air dalam bejana terukur, (bejana dengan ukuran antara batas bawah dan batas atas sama) atau bejana tidak berbentuk kerucut. 3. Alat ini tidak dapat digunakan untuk mengukur level air dalam sungai, laut dan sebagainya.

3

F. Metode Penyusunan 1. Metode Studi Pustaka Metode ini dimaksudkan untuk mendapatkan landasan teori yang tepat, data-data dan informasi sebagai bahan acuan dalam perencanaan, percobaan dan pembuatan Tugas Akhir ini. 2. Metode Studi Laboratorium Perancangan dilakukan dengan cara membuat rancangan rangkaian dalam PCB dan pengujian (studi laboratorium), dilakukan dengan menguji rangkaian dan cara kerja alat ukur.

4

Sistematika Laporan Tugas Akhir

HALAMAN JUDUL ABSTRAK HALAMAN PENGESAHAN KATA PENGANTAR DAFTAR ISI DAFTAR GAMBAR DAFTAR TABEL

BAB I PENDAHULUAN (bisa berisi) A. Latar Belakang B. Permasalahan C. Tujuan D. Manfaat E. Batasan Masalah F. Metode Penyusunan

BAB II ISI (bisa berisi) A. Dasar Teoritis B. Proses Pembuatan, konstruksi, dan Cara Kerja C. Hasil dan Pembahasan

BAB III PENUTUP (bisa berisi) A. Kesimpulan B. Saran DAFTAR PUSTAKA LAMPIRAN

5

BAB II ISI

A. Dasar Teoritis Detektor level zat cair sistem digital ini pada dasarnya terdiri dari tiga komponen utama yaitu sensor pelampung, ADC (Analog to Digital Converter) dan Seven Segment.

1. Sensor Komponen penting yang dipakai dalam membuat alat pengukur level zat cair ini adalah sensor, yang berfungsi sebagai pengindra atau membaca. Sensor itu sendiri berfungsi untuk mengubah resistansi atau hambatan yang mengakibatkan tegangan pembanding (0/1) berubah terhadap tegangan reverensi atau tegangan acuan. Pelampung tersebut yang menentukan besar kecilnya tegangan yang masuk pada IC ADC 0804 yang kemudian dikonversi menjadi kode-kode biner. Pelampung merupakan tabung udara yang akan terangkat jika diletakkan dipermukaan zat cair yang kemudian tuas pelampung tersebut dihubungkan pada potensiometer. Sehingga jika tinggi permukaan zat cair naik turun, maka tuas akan mengubah posisi wiper potensiometer. Ilustrasi sensor pelampung dengan potensiometer terlihat pada gambar 1.

6

Gambar 1. Ilustrasi sensor pelampung.

2. ADC (Analog to Digital Converter) 0804 ADC (Analog to Digital Converter), yaitu rangkaian untuk mengubah tegangan analog pada masukan menjadi data dengan bit paralel pada keluaran. ADC 0804 merupakan salah satu Analog to Digital Converter yang banyak digunakan untuk menghasilkan data 8 bit. Adapun metode pengukur aras tegangan cuplikan dan mengubahnya ke dalam sandi biner menggunakan metode pengubahan dengan tipe pembanding langsung atau successive approximation. Pada ADC tipe ini masukan cuplikan dibandingkan dengan tegangan berurutan yang dibangkitkan oleh successive approximation register (SAR) programmer. Perubahan dimulai dari signifikan terbesar dari keluarga biner. Keadaan ini dinyatakan sebagai logika l, diumpankan ke pengubah digital ke analog, yang akan mengubahnya menjadi bentuk analog yang akan

7

dibandingkan dengan arus tegangan masukan cuplikan. Jika l akan berubah menjadi 0. Jika logika l pada MSB menunjukkan nilai lebih kecil dibandingkan masukan, sampai tegangan keluaran ADC sama dengan arus masukan kira-kira separuh bit signifikan terkecil. Perbedaan yang ada disebabkan adanya kesalahan kuantisasi yang muncul pada pengubahan digitalm, bagan ADC 0804 dapat dilihat pada gambar 2.

comparator

8 bit succsessive approximation register (SAR)

Digital Output

analog level

digital

8-bit digital to analogue converter Gambar 2. Bagan ADC 0804.

Succesessive approximation dapat dikendalikan oleh perangkat lunak, dan hal ini yang dikenal dengan sistem berdasarkan mikroprosesor. ADC ini relatif cepat dan mempunyai ukuran kecil. Keuntungan tambahan adalah setiap cuplikan diubah dalam selang waktu yang sama tidak tergantung pada arus masukan dan secara keseluruhan ditentukan oleh frekuensi yang mengendalikan detak dan resolusi dari pengubah. Sebagai contoh, pengubah 8

8

bit digunakan untuk menentukan arus logika setiap bit secara berurutan mulai dari bit signifikan terbesar jika frekuensi detak 10 KHz, waktu pengubahan 0 8 x periode detak = 8 x 0,1 mdetik. Jika frekuensi detak dinaikkan menjadi 1 MHz, waktu pengubahan akan berkurang menjadi 8 µdetik. Kekurangan pengubahan jenis ini adalah mempunyai kekebalan rendah terhadap derau dan diperlukan adanya pengubah digital ke analog yang tepat dan pembanding dengan unjuk kerja yang tinggi, gambar 3 menunjukkan diagram fungsional ADC 0804.

9

Gambar 3. Diagram fungsional ADC 0804.

10

3. Pengubahan Analog ke Digital ADC 0804 Suatu sinyal keluaran yang berupa tegangan ordo yang sangat kecil akan sulit dideteksi, agar tegangan analog ini mudah dimengerti maka harus diubah kesuatu keluaran biner. Unutuk menghasilkan keluaran biner ini diperlukan suatu converter dalam hal ini ADC 0804 mampu melakukannya. Dalam fungsinya ada beberapa jenis ADC, yang masing-masing mempunyai kelebihan berdasarkan pada metode pengubahan isyarat analog ke digital ADC dibedakan menjadi : a. Metode pencacah b. Metode dual slope c. Metode pendekatan berurutan d. Metode pendekatan paralel Untuk menentukan ADC yang digunakan dalam sistem akuisisi data ada beberapa hal yang perlu diperhatikan yaitu : a. Kecepatan konversi b. Resolusi c. Rentang masukan analog maksimum d. Jumlah kanal masukan Pemilihan ADC pada umumnya ditentukan oleh metode yang digunakan untuk konversi data. Dengan pertimbangan diatas penulis sengaja memilih ADC 0804 sebagai converter A/D. ADC 0804 adalah suatu IC CMOS pengubah analog ke digital delapan bit dengan satu kanal masukan. Bentuk dan tampilan IC ADC 0804 ditunjukkan pada Gambar 4.

11

U2 6 7 9 4 19 2 3 1 20

+IN -IN VREF/2 CLKIN CLKR RD WR CS

DB0 DB1 DB2 DB3 DB4 DB5 DB6 DB7 INTR

18 17 16 15 14 13 12 11 5

VCC/VREF

Gambar 4. Diagram pena pada ADC 0804.

Keterangan pada masing-masing pena pada IC ADC 0804 adalah : 1. Pena 1-3 (CS, RD, WR) Masukan kontrol digital dengan level tegangan logika TTL. Pena CS dan RD jika tidak aktif maka keluaran digital akan berada pada keadaan impedansi tinggi. Pena WR bila dibuat aktif bersamaan dengan CS akan memulai konversi. Konversi akan riset bila WR dibuat tidak aktif. Konversi dimulai setelah WR berubah menjadi aktif. 2. Pena 4 dan 19 (clock in dan clock R) Pena masukan dari rangkaian schmit tringger. Pena ini digunakan sebagai clock internal dengan menambah rangkaian RC. 3. Pena 5 (INTR)

12

Pena interupsi keluaran yang digunakan didalam sistem mikroprosesor. Pena 5 menunjukkan bahwa konversi telah selesai. Pena 5 akan mengeluarkan logika tinggi bila konversi dimulai dan mengeluarkan pena rendah bila konversi selesai. 4. Pena 6 dan 7 (Vin (+) dan Vin (-)) Pena interupsi untuk masukan tegangan analog. Vin (+) dan Vin (-) adalah sinyal masukan differensial. Vin (+) digunakan untuk masukan positif jika Vin (-) dihubungkan ground. 5. Pena 8 dan 10 (AGND dan DGND) Pena ini dihubungkan dengan ground. 6. Pena 9 (Vref/2) Pena masukan tegangan referensi yang digunakan sebagai referensi untuk tegangan masukan dari pena 6 dan 7. 7. Pena 11 sampai 18 (bus data 8 bit) Jalur keluaran data digital 8 bit. Pena 11 merupakan data MSB dan pena 18 merupakan data LSB. 8. Pena 20 (V+) Pena ini dihubungkan ke VCC (5volt). Ada beberapa metode untuk mengukur aras tegangan cuplikan dan mengubahnya kedalam sandi biner. Metode-metode tersebut berbeda dalam hal ketepatannya dan kecepatan pengubahannya, yang ditunjukkan oleh waktu pengubahan. Waktu pengubahan adalah selang waktu antara dimulainya

13

proses pengubahan dan munculnya sandi biner pada keluaran. Pengubahan bervariasi mulai dari tipe pencacah undak lamban (waktu pengubahan dalam orde milidetik) yang digunakan dalam peralatan penunjukkan digital sampai ke paralel sangat cepat atau tipe perbandingan langsung (waktu pengubah dalam orde nanodetik) yang banyak digunakan dalam instrumentasi dan kontrol.

4. Tampilan Kebanyakan tampilan angka menggunakan konfigurasi sebuah seven segment untuk membentuk karakter desimal dari 0 sampai 9, dan kadangkadang karakter heksadesimal A sampai F. Setiap segment terbuat dari bahan yang mengeluarkan cahaya ketika dilewati arus listrik. Segmen-segmen yang banyak dipakai menggunakan prinsip lampu LED. Terdapat dua macam seven segment display, yaitu common anoda dan common catoda. Pada common anoda dari kesepuluh dua kaki yang tengah sebagai negatif satu kaki sebagai dot, dan ketujuh kaki yang lain sebagai positif. Sedangkan pada common catoda kebalikan dari common anoda. Tampilan tujuh segment ini terdiri dari tujuh buah segment yang disusun sedemikian rupa membentuk angka delapan seperti tampak pada gambar (a). Tiap-tiap segment tersebut diberi tanda dengan huruf a, b, c, d, e, f, dan g. Gambar 5, menunjukkan pola dari segment-segment yang digunakan untuk menampilkan bermacam-macam angka.

14

a

f

b g

e

c

d

(c) Pengaturan

(b) Segment-segment aktif

Segment-segment

Untuk setiap digit

Gambar 5. Seven segment display. 5. Catu Daya Perangkat elektronika mestinya dicatu oleh suplai arus searah DC (direct current) yang stabil agar dapat dengan baik. Baterai atau accu adalah sumber catu daya DC yang paling baik. Namun untuk aplikasi yang membutuhkan catu daya yang besar, sumber dari baterai tidak cukup. Sumber catu daya yang besar adalah sumber bolak-balik AC (alternating current) dari pembangkit tenaga listrik. Untuk itu diperlukan suatu perangkat catu daya yang dapat mengubah arus AC menjadi DC. Rangkaian yang berfungsi memberikan / membagi tegangan DC pada rangkaian. Fungsi dari catu daya sangatlah vital karena sumber tegangan dari semua rangkaian yaitu catu daya. Catu daya ini hanya menggunakan baterai 12 Volt yang memberikan arus semaksimal mungkin yang dibutuhkan oleh rangkaian diatas. Untuk memperoleh tegangan yang stabil perlu digunakan

15

sebuah IC LM7805 agar arus menjadi presisi. Apabila rangkaian catu daya kurang stabil maka semua rangkaian tidak akan berfungsi dengan baik. Catu daya merupakan komponen yang sangat penting dalam sebuah peralatan elektronik. Agar rangkaian dapat bekerja dengan baik diperlukan catu daya yang stabil, sehingga digunakan IC regulator 7805 seperti terlihat pada gambar 6.

Gambar 6. Rangkaian catu daya.

16

B. Proses Pembuatan, Konstruksi dan Cara Kerja 1. Proses Pembuatan a. Perencanaan alat Gambar 7 merupakan gambar rangkaian detektor level zat cair sistem tampilan digital.

Gambar 7. Rangkaian detektor level zat cair sistem tampilan digital.

Dari gambar 7 kemudian dihubungkan pada gambar 8 yaitu sensor pelampung, agar dapat mengatur posisi pengukuran level air.

17

Gambar 8. Sensor pelampung.

b. Proses pembuatan papan rangkaian tercetak Alat dan bahan yang digunakan dalam pembuatan papan rangkaian tercetak (PRT) ini adalah meliputi : 1. Mata bor diameter 0,8 mm; 3,5mm 2. Pengupas kabel 3. Solder 4. Bahan PRT (PCB) 5. Ferri Chloride (FeCL3) 6. Lotfet 7. Tiner 8. Mur, baut 9. Timah c. Proses pembuatan jalur Pada tahap ini pertama-tama merancang ukuran PRT sehingga membentuk ukuran posisi dan loyout yang bagus, baik dan benar.

18

Kemudian memasang tata letak komponen dan merancang jalur antar komponen sehingga membentuk jalur yang singkat, rapi dan benar. Setelah semua selesai dilanjutkan dengan memotong PCB sesuai dengan ukuran yang telah ditentukan. Kemudian memindahkan hasil rancangan alur tadi ke PCB. Proses pembuatan layout ada yang mengunakan penggambaran manual. d. Proses pelarutan dan pelapisan 1). Melarutkan PRT yang telah tergambar jalur PRT dengan Ferri Chlorida (FeCL3) untuk menghilangkan lapisan tembaga yang tidak terpakai. 2). Mengangkat PRT dari Ferri Chlorida apabila lapisan tembaga yang tidak terpakai sudah terlarut semua. Kemudian mencuci PRT tersebut dengan air sampai bersih. 3). membersihkan sisa lapisan cat sablon pada jalur PRT dengan menggunakan tinner. e. Proses pengeboran Tujuan dilakukan proses pengeboran terlebih dahulu pada titiktitik untuk kaki komponen adalah agar lubang yang dibuat sesuai yang diharapkan, untuk mendapat hasil yang baik, pengeboran dilakukan dengan hati-hati agar tidak merusak jalur-jalur papan rangkaian tercetak.

19

f. Pemasangan Komponen Urutan pemasangan komponen sebagai berikut : 1. Mengecek

terhadap

hubungan

antar

jalur-jalurnya

untuk

menghindari hubung singkat. 2. Mengetes semua komponen satu persatu untuk mendapatkan komponen yang mempunyai karakteristik sesuai dengan yang diharapkan. Komponen yang rusak atau tidak sesuai dengan karakteristik harus diganti untuk menghindari rangkaian dari kegagalan operasi. 3. Memasang soket-soket rangkaian terintegrasi (IC) dan kabel penghubung. 4. Memasang komponen-komponen pasif, dimulai dari komponen yang tahan terhadap panas seperti resistor, kapasitor non polaritas baru kemudian kapasitor polaritas, pemasangan komponen ini harus sesuai dengan posisi dan polaritasnya masing-masing, jadi tidak boleh terbalik. 5. Memasang komponen-komponen aktif mulai dari komponen yang tahan terhadap panas, misalnya dioda. 6. Memasang komponen-konponen aktif, yang kurang tahan panas, seperti transistor.Pemasangan komponen ini tidak boleh tertukar kaki-kaki basis, emitor, dan kolektor.

20

7. Memasang komponen yang memakai soket, misalnya rangkaian terintegrasi (IC). 8. Melakukan penyolderan dengan solder yang dayanya tidak terlalu besar, yaitu sekitar 30 Watt. Hal ini dilakukan untuk menghindari pemasangan yang berlebihan terutama terhadap komponen aktif. g. Proses Perakitan Urutan proses perakitan sebagai berikut: 1). Merakit bagian dalam kotak atau bok yaitu tempat rangkaian tercetak dengan cara memasang penampil yang berupa seven segment. 2). Memasang

soket-soket

atau

penghubung

yang

menempel

langsung pada kotak. 3). Menghubungkan papan rangkaian tercetak yang satu dengan yang lain dengan menggunakan kabel penghubung (jumper). 4). Memeriksa kembali untuk memastikan ada atau tidak rangkaian yang salah sambung antara satu dengan lainnya. 5). Mencuci bagian-bagian yang sudah diberi lubang dengan mengunakan sekrup sehingga diperoleh penempatan yang permanen.

21

h. Hasil perakitan komponen Dari gambar 7 maka dapat dirakit seperti pada gambar 9 yaitu layout PCB, dan pada gambar 10, merupakan gambar tataletak komponen.

Gambar 9. Layout PCB.

Gambar 10. Tata letak komponen.

22

Adapun komponen-komponen yang dipakai dalam rangkaian detektor level zat cair sistem digital, terlihat pada tabel 1 yaitu daftar komoponen. Tabel 1. Daftar komponen yang dipakai. No 1

Nama bahan IC

2 3 4

Seven segment Dioda Kondensator

5

Variabel resistor

6

Resistor

Identitas - ADC 0804 - 4081 - 74LS48 Common Catoda 3,3V - 100pF - 10µF

Jumlah 1 buah 1 buah 2 buah 2 buah 1 buah 1 buah 1 buah

- 5K - 10K - 330Ω - 1KΩ - 10KΩ

1 buah 1 buah 8 buah 1 buah 2 buah

2. Konstruksi Perencanaan bok alat ukur ini bertujuan untuk membuktikan dan mengaplikasikan secara nyata sehingga dapat dipahami dengan mudah dan jelas, yang ditunjukkan pada gambar 11 :

23

a.

b. 1

2

3

4

Gambar 11. Box alat ukur ; a.Tampak depan, b.Tampak belakang.

Keterangan gambar : 1. Tampilan digital 2. Sakelar ON -OFF 3. Kabel AC 220V 4. Output ke pelampung 3. Cara kerja Alat pengukur level zat cair ini, pada dasarnya mengukur ketinggian air yang tertampung pada bejana pengukuran. Dengan teori dasar sensor ketinggian air, ADC, dan tampilan seven segment. Perencanaan alat ini berpedoman pada tujuan penelitian yaitu mewujudkan alat pengukur level zat

24

cair dengan tampilan digital, gambar 12 adalah diagram blok detektor level zat cair sistem digital.

Sensor / Pelampung

ADC

Penggerak BCD to Seven Segment

Tampilan

Catu daya

Gambar 12. Blok detektor level zat cair sistem digital. Cara kerjanya yaitu pertama diperlukan tegangan sumber tegangan DC 5 volt untuk mengaktifkan sensor ketinggian zat cair, ADC, dan seven segment. Sensor yang berupa pelampung yang akan menentukan besarnya perubahan tegangan yang masuk ADC. Hasil dari konvrensi tegangan menjadi kode-kode biner diubah dalam tampilan desimal, dan kemudian ditampilkan pada seven segment sebagai hasil pengukuran. Pada prinsipnya cara kerja dari detektor permukaan zat cair analog hampir sama, dapat diterapkan pada detektor permukaan zat cair sistem digital. Dari pelampung sebagai sensor yang merupakan tabung udara yang akan terangkat jika diletakkan di permukaan zat cair yang kemudian pelampung tersebut dihubungkan dengan tuas yang terhubung pada potensiometer. Sehingga jika tinggi permukaan zat cair berubah, maka tuas

25

juga akan merubah posisi wiper potensiometer, dan memberikan masukkan perubahan tegangan akibat perbedaan atau selisih tegangan. Masukkan tegangan tersebut diterima oleh IC ADC0804 yang akan mengubah sinyal analog menjadi keluaran sinyal digital, dan ditampilkan melalui seven segmet. C. Hasil dan pembahasan 1. Cara pengukuran dan hasilnya Pengukuran dilakukan dengan cara terlebih dahulu memasukkan air kurang lebih 600 ml atau 0,6 liter kedalam bejana, sebagai toleransi agar disaat pengukuran dimulai pelampung sudah bisa langsung bergerak. Kemudian pengukuran dimulai dengan menuangkan air sedikit demi sedikit agar dapat mengamati pergerakkan digitnya apakah sesuai dengan takaran yang dituangkan atau tidak. Hasil yang didapat dari pengukuran alat detektor level zat cair sistem digital, seperti terlihat pada tabel 2. Tabel 2. Hasil Pengukuran. No 1 2 3 4 5 6 7 8

Jumlah air pada gelas ukur (liter) 0,5 1 1,5 2 2,5 3 3,5 4

26

Penunjukkan pada alat yang dibuat 0,6 1,1 1,7 2,2 2,7 3,1 3,8 4,2

Dari data tabel diatas maka diperoleh grafik hasil pengukuran alat detektor level zat cair sistem digital yang ditunjukkan gambar 13. Hasil Pengukuran 4.5 4

Level

3.5 3

Jumlah air pada gelas ukur (liter)

2.5 2

Penunjukkan pada alat yang dibuat

1.5 1 0.5 0 1

2

3

4

5

6

7

8

Nomor

Gambar 13. Grafik hasil pengukuran.

2. Pembahasan Pendeteksian level dimulai dari input sinyal analog dari pergeseran potensiometer oleh pelampung, jika bejana diisi air sesuai takaran yang diinginkan, maka pelampung akan naik dan menggerakkan potensiometer. dari pergerakkan potensiometer tersebut maka tegangan yang keluar dari potensiometer akan diumpankan ke rangkaian pengubah analog ke digital ADC (Analog Digiital to Converter). Oleh ADC 0804 hasil dari konversi tegangan menjadi kode-kode biner diubah dalam tampilan desimal, kemudian

27

dalam bentuk sinyal digital ditampilkan pada seven segment yang sesuai dengan takaran air yang dituangkan dalam bejana sebagai hasil pengukuran. Untuk pengukuran dengan cara menuangkan air sedikit demi sedikit agar dapat mengamati pergerakan digit apakah sesuai dengan takaran yang dituangkan atau tidak. Hasil pengukuran seperti yang diperoleh pada tabel 2, antara jumlah air yang dituangkan oleh gelas ukur kedalam bejana dengan hasil yang ditunjukkan pada digital atau alat yang dibuat terdapat perbedaan yang cukup signifikan antara pengukuran 1, 2, 3, 4, 5 dan seterusnya. Adanya beda yang terdapat pada data hasil pengukuran disebabkan oleh potensiometer yang digunakan kurang linier, serta kurangnya penyesuaian antara alat atau rangkaian penampil dengan penampung air yang telah di buat. Untuk mendapatkan hasil yang maksimal atau sesuai dengan kenyataan maka antara alat yang di buat dengan penampung air atau sensor pelampung harus di buat selinier mungkin agar mendapatkan data pengukuran yang sesuai dengan kenyataan atau pengukuran yang presisi.

28

BAB III PENUTUP

A. KESIMPULAN Berdasarkan hasil penelitian dan analisis maka penulis dapat mengambil kesimpulan sebagai berikut : 2. Untuk kalibrasi maka dibutuhkan air sekitar 600 ml atau 0,6 liter. 3. Alat yang dibuat dapat mendeteksi level air dalam bejana terukur serta bentuknya pasti ( bejana rata). 4. Dapat mengamati dan menganalisis data yang ditunjukkan dalam pengukuran level air dengan menggunakan takaran 1 liter. 5. Terealisasinya detektor level zat cair dengan sistem digital B. SARAN 1. Kemampuan alat ini masih terbatas yaitu hanya mencapai 4 liter saja, untuk mengembangkan alat ini untuk mengukur level air yang lebih besar maka dengan jalan memperbesar potensiometer atau dengan menggunakan mikrokontroller. 2. Penggunaan sensor akan lebih presisi jika menggunakan pelampung yang lebih ringan atau potensiometer yang lebih peka. 3. Untuk mendapatkan output sensor berupa kode-kode digital secara langsung maka sensor pelampung dapat diganti dengan sistem timbangan atau dengan menggunakan sensor berat (LOAD CELL).

29

DAFTAR PUSTAKA

Deddy Rusmady. 1989. Mengenal Teknik Digital. Bandung : Penerbit Sinar Baru. Gatot Soedartono. 2001. Teknik Digital. Surabaya : Penerbit Usaha Nasional M. Barmawi. 1996. Prinsip-prinsip Elektronika. Jakarta : Penerbit Erlangga. Warsito. S. 1994. Vademekum Elektronika. Jakarta : Penerbit Gramedia. www.alldatasheet.com www.datasheetcatalog.com www.elektroindonesia.com

30

Revised April 2002

CD4071BC • CD4081BC Quad 2-Input OR Buffered B Series Gate • Quad 2-Input AND Buffered B Series Gate General Description

Features

The CD4071BC and CD4081BC quad gates are monolithic complementary MOS (CMOS) integrated circuits constructed with N- and P-channel enhancement mode transistors. They have equal source and sink current capabilities and conform to standard B series output drive. The devices also have buffered outputs which improve transfer characteristics by providing very high gain.

■ Low power TTL compatibility: Fan out of 2 driving 74L or 1 driving 74LS ■ 5V–10V–15V parametric ratings ■ Symmetrical output characteristics ■ Maximum input leakage 1 µA at 15V over full temperature range

All inputs protected against static discharge with diodes to VDD and VSS.

Ordering Code: Order Number CD4071BCM

Package Number M14A

Package Description 14-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150" Narrow

CD4071BCN

N14A

14-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300" Wide

CD4081BCM

M14A

14-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150" Narrow

CD4081BCN

N14A

14-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300" Wide

Devices are also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code.

Connection Diagrams CD4071B

CD4081B

Top View

Top View

© 2002 Fairchild Semiconductor Corporation

DS005977

www.fairchildsemi.com

CD4071BC • CD4081BC Quad 2-Input OR Buffered B Series Gate • Quad 2-Input AND Buffered B Series Gate

October 1987

CD4071BC • CD4081BC

Schematic Diagrams CD4071B

1

/4 of device shown

J=A+B Logical “1” = HIGH Logical “0” = LOW *All inputs protected by standard CMOS protection circuit.

CD4081B

1

/4 of device shown

J=A•B Logical “1” = HIGH Logical “0” = LOW All inputs protected by standard CMOS protection circuit.


2

Recommended Operating Conditions

(Note 2)

−0.5V to VDD +0.5V

Voltage at Any Pin

Operating Range (VDD)

Power Dissipation (PD)

3 VDC to 15 VDC

Operating Temperature Range (TA)

Dual-In-Line

700 mW

Small Outline

500 mW

−0.5 VDC to +18 VDC

VDD Range

−65°C to +150°C

Storage Temperature (TS) Lead Temperature (TL)

Note 2: All voltages measured with respect to VSS unless otherwise specified.

260°C

(Soldering, 10 seconds)

DC Electrical Characteristics

−55°C to +125°C

CD4071BC, CD4081BC

Note 1: “Absolute Maximum Ratings” are those values beyond which the safety of the device cannot be guaranteed. Except for “Operating Temperature Range” they are not meant to imply that the devices should be operated at these limits. The table of “Electrical Characteristics” provides conditions for actual device operation.

(Note 2)

CD4071BC/CD4081BC Symbol IDD

VOL

Parameter

−55°C

Conditions

Min

VIH

IOL

IOH

IIN

+125°C

Typ

Max

Min

VDD = 5V

0.25

0.004

0.25

7.5

VDD = 10V

0.5

0.005

0.5

15

VDD = 15V

1.0

0.006

1.0

30

0.05

0

0.05

0.05

0.05

0

0.05

0.05

0.05

0

0.05

0.05

LOW Level

VDD = 5V

Output Voltage

VDD = 10V

|IO| < 1 µA

HIGH Level

VDD = 5V

Output Voltage

VDD = 10V

|IO| < 1 µA

4.95

4.95

5

9.95

9.95

10

9.95

14.95

14.95

15

14.95

Units

Max

Quiescent Device

VDD = 15V VIL

+25°C Min

Current

VDD = 15V VOH

Max

µA

V

4.95 V

LOW Level

VDD = 5V, VO = 0.5V

1.5

2

1.5

1.5

Input Voltage

VDD = 10V, VO = 1.0V

3.0

4

3.0

3.0

VDD = 15V, VO = 1.5V

4.0

6

4.0

4.0

V

HIGH Level

VDD = 5V, VO = 4.5V

3.5

3.5

3

Input Voltage

VDD = 10V, VO = 9.0V

7.0

7.0

6

7.0

VDD = 15V, VO = 13.5V

11.0

11.0

9

11.0

LOW Level Output

VDD = 5V, VO = 0.4V

0.64

0.51

0.88

0.36

Current

VDD = 10V, VO = 0.5V

1.6

1.3

2.25

0.9

(Note 3)

VDD = 15V, VO = 1.5V

4.2

3.4

8.8

2.4

HIGH Level Output

VDD = 5V, VO = 4.6V

−0.64

−0.51

−0.88

−0.36

Current

VDD = 10V, VO = 9.5V

−1.6

−1.3

−2.25

−0.9

(Note 3)

VDD = 15V, VO = 13.5V

−4.2

−3.4

−8.8

−2.4

Input Current

VDD = 15V, VIN = 0V

−0.1

−10−5

−0.1

−1.0

VDD = 15V, VIN = 15V

0.1

10−5

0.1

1.0

3.5 V

mA

mA

µA

Note 3: IOH and IOL are tested one output at a time.

AC Electrical Characteristics

(Note 4)

CD4071BC TA = 25°C, Input tr; tf = 20 ns, CL = 50 pF, RL = 200 kΩ, Typical temperature coefficient is 0.3%/°C Symbol tPHL

Parameter Propagation Delay Time, HIGH-to-LOW Level

tPLH

tTHL, tTLH

Conditions

Typ

Max

100

250

VDD = 10V

40

100

VDD = 15V

30

70

VDD = 5V

Propagation Delay Time,

VDD = 5V

90

250

LOW-to-HIGH Level

VDD = 10V

40

100

VDD = 15V

30

70

Transition Time

VDD = 5V

90

200

VDD = 10V

50

100

VDD = 15V

40

80 7.5

CIN

Average Input Capacitance

Any Input

5

CPD

Power Dissipation Capacity

Any Gate

18

Units ns

ns

ns pF pF

Note 4: AC Parameters are guaranteed by DC correlated testing.

3



Absolute Maximum Ratings(Note 1)


AC Electrical Characteristics

(Note 5)

CD4081BC TA = 25°C, Input tr; tf = 20 ns, CL = 50 pF, RL = 200 kΩ, Typical temperature coefficient is 0.3%/°C Symbol tPHL

Parameter Propagation Delay Time,

tTHL, tTLH

Conditions

Max

100

250

VDD = 10V

40

100

VDD = 15V

30

70

Propagation Delay Time,

VDD = 5V

120

250

LOW-to-HIGH Level

VDD = 10V

50

100

VDD = 15V

35

70

HIGH-to-LOW Level tPLH

Typ

VDD = 5V

Transition Time

VDD = 5V

90

200

VDD = 10V

50

100

VDD = 15V

40

80 7.5

CIN

Average Input Capacitance

Any Input

5

CPD

Power Dissipation Capacity

Any Gate

18

Note 5: AC Parameters are guaranteed by DC correlated testing.

Typical Performance Characteristics Typical Transfer Characteristics

Typical Transfer Characteristics




4

Units ns

ns

ns pF pF


Typical Performance Characteristics

(Continued)

5



Physical Dimensions inches (millimeters) unless otherwise noted

14-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150" Narrow Package Number M14A


6

14-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300" Wide Package Number N14A

Fairchild does not assume any responsibility for use of any circuitry described, no circuit patent licenses are implied and Fairchild reserves the right at any time without notice to change said circuitry and specifications. LIFE SUPPORT POLICY FAIRCHILD’S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORT DEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT OF FAIRCHILD SEMICONDUCTOR CORPORATION. As used herein: 2. A critical component in any component of a life support device or system whose failure to perform can be reasonably expected to cause the failure of the life support device or system, or to affect its safety or effectiveness.

1. Life support devices or systems are devices or systems which, (a) are intended for surgical implant into the body, or (b) support or sustain life, and (c) whose failure to perform when properly used in accordance with instructions for use provided in the labeling, can be reasonably expected to result in a significant injury to the user.


7


CD4071BC • CD4081BC Quad 2-Input OR Buffered B Series Gate • Quad 2-Input AND Buffered B Series Gate

Physical Dimensions inches (millimeters) unless otherwise noted (Continued)

ADC0802, ADC0803 ADC0804

Semiconductor

8-Bit, MicroprocessorCompatible, A/D Converters

August 1997

Features

Description

• 80C48 and 80C80/85 Bus Compatible - No Interfacing Logic Required

The ADC0802 family are CMOS 8-Bit, successive-approximation A/D converters which use a modified potentiometric ladder and are designed to operate with the 8080A control bus via three-state outputs. These converters appear to the processor as memory locations or I/O ports, and hence no interfacing logic is required.

• Conversion Time < 100µs • Easy Interface to Most Microprocessors • Will Operate in a “Stand Alone” Mode • Differential Analog Voltage Inputs

The differential analog voltage input has good commonmode-rejection and permits offsetting the analog zero-inputvoltage value. In addition, the voltage reference input can be adjusted to allow encoding any smaller analog voltage span to the full 8 bits of resolution.

• Works with Bandgap Voltage References • TTL Compatible Inputs and Outputs • On-Chip Clock Generator • 0V to 5V Analog Voltage Input Range (Single + 5V Supply) • No Zero-Adjust Required

Ordering Information PART NUMBER

ERROR

ADC0802LCN

±1/2 LSB

ADC0802LCD

±3/4 LSB ±1 LSB

ADC0802LD ADC0803LCN

±1/2 LSB

ADC0803LCD

±3/4 LSB

TEMP. RANGE (oC)

EXTERNAL CONDITIONS VREF/2 = 2.500VDC (No Adjustments)

0 to 70

PACKAGE

PKG. NO

20 Ld PDIP

E20.3

-40 to 85

20 Ld CERDIP

F20.3

-55 to 125

20 Ld CERDIP

F20.3

20 Ld PDIP

E20.3

-40 to 85

20 Ld CERDIP

F20.3

VREF/2 Adjusted for Correct Full Scale Reading

0 to 70

ADC0803LCWM

±1 LSB

-40 to 85

20 Ld SOIC

M20.3

ADC0803LD

±1 LSB

-55 to 125

20 Ld CERDIP

F20.3

ADC0804LCN

±1 LSB

20 Ld PDIP

E20.3

ADC0804LCD

±1 LSB

-40 to 85

20 Ld CERDIP

F20.3

ADC0804LCWM

±1 LSB

-40 to 85

20 Ld SOIC

M20.3

VREF/2 = 2.500VDC (No Adjustments)

Pinout

0 to 70

Typical Application Schematic

ADC0802, ADC0803, ADC0804 (PDIP, CERDIP) TOP VIEW

1

CS

2

RD

V+ 20 CLK R 19

3

WR

CLK IN

4

5

INTR

11

DB7

DB4

VIN (+)

6

DB3

VIN (-)

1

20 V+ OR VREF

RD

2

19 CLK R

WR

3

18 DB0 (LSB)

CLK IN

4

17 DB1

INTR

5

16 DB2

15

VIN (+)

6

15 DB3

16

VIN (-)

7

14 DB4

17

AGND

8

13 DB5

18

VREF/2

9

12 DB6

DGND 10

ANY µPROCESSOR

µP BUS

CS

12 13 14

150pF

10K

DB6 DB5

DB2 DB1 DB0

7

AGND 8 VREF/2 9 DGND 10

DIFF INPUTS

8-BIT RESOLUTION OVER ANY DESIRED ANALOG INPUT VOLTAGE RANGE

VREF/2

11 DB7 (MSB)

CAUTION: These devices are sensitive to electrostatic discharge. Users should follow proper IC Handling Procedures. Copyright

+5V

© Harris Corporation 1997

6-5

File Number

3094.1

ADC0802, ADC0803, ADC0804 Functional Diagram

RD CS WR

2

READ

1 3

SET

“1” = RESET SHIFT REGISTER “0” = BUSY AND RESET STATE

Q

RESET

INPUT PROTECTION FOR ALL LOGIC INPUTS

CLK R 19

CLK

INPUT CLK A

CLK IN

TO INTERNAL CIRCUITS

G1

RESET

4 CLK OSC

D

BV = 30V

CLK GEN CLKS

DFF1 Q

START F/F

10 DGND

START CONVERSION

CLK B MSB V+ (VREF)

VREF/2

D

20 LADDER AND DECODER

SUCCESSIVE APPROX. REGISTER AND LATCH

9

8-BIT SHIFT REGISTER

IF RESET = “0”

R RESET

AGND

DAC VOUT

8

LSB

INTR F/F

Q

CLK A

V+

D

VIN (+)

VIN (-)

6

+

∑

-

DFF2

COMP

Q

+

-

Q XFER

THREE-STATE OUTPUT LATCHES

7

G2

SET 5

LSB

MSB

CONV. COMPL. 11 12 13 14 15 16 17 18 8 X 1/f DIGITAL OUTPUTS THREE-STATE CONTROL “1” = OUTPUT ENABLE

6-6

INTR

ADC0802, ADC0803, ADC0804 Absolute Maximum Ratings

Thermal Information

Supply Voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.5V Voltage at Any Input . . . . . . . . . . . . . . . . . . . . . . -0.3V to (V+ +0.3V)

Thermal Resistance (Typical, Note 1) θJA (oC/W) θJC (oC/W) PDIP Package . . . . . . . . . . . . . . . . . . . . . 125 N/A CERDIP Package . . . . . . . . . . . . . . . . . . 80 20 SOIC Package . . . . . . . . . . . . . . . . . . . . . 120 N/A Maximum Junction Temperature Hermetic Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175oC Plastic Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150oC Maximum Storage Temperature Range . . . . . . . . . .-65oC to 150oC Maximum Lead Temperature (Soldering, 10s) . . . . . . . . . . . . 300oC (SOIC - Lead Tips Only)

Operating Conditions Temperature Range ADC0802/03LD. . . . . . . . . . . . . . . . . . . . . . . . . . . -55oC to 125oC ADC0802/03/04LCD . . . . . . . . . . . . . . . . . . . . . . . . -40oC to 85oC ADC0802/03/04LCN . . . . . . . . . . . . . . . . . . . . . . . . . .0oC to 70oC ADC0803/04LCWM . . . . . . . . . . . . . . . . . . . . . . . . -40oC to 85oC

CAUTION: Stresses above those listed in “Absolute Maximum Ratings” may cause permanent damage to the device. This is a stress only rating and operation of the device at these or any other conditions above those indicated in the operational sections of this specification is not implied.

NOTE: 1. θJA is measured with the component mounted on an evaluation PC board in free air.

Electrical Specifications PARAMETER

(Notes 1, 7) TEST CONDITIONS

MIN

TYP

MAX

UNITS

CONVERTER SPECIFICATIONS V+ = 5V, TA = 25oC and fCLK = 640kHz, Unless Otherwise Specified Total Unadjusted Error ADC0802

VREF/2 = 2.500V

-

-

±1/2

LSB

ADC0803


-

-

±1/2

LSB

ADC0804

VREF/2 = 2.500V

-

-

±1

LSB

1.0

1.3

-

kΩ

VREF/2 Input Resistance

Input Resistance at Pin 9

Analog Input Voltage Range

(Note 2)

GND-0.05

-

(V+) + 0.05

V

DC Common-Mode Rejection

Over Analog Input Voltage Range

-

±1/16

±1/8

LSB

Power Supply Sensitivity

V+ = 5V ±10% Over Allowed Input Voltage Range

-

±1/16

±1/8

LSB

-

±1/2

LSB LSB

CONVERTER SPECIFICATIONS V+ = 5V, 0oC to 70oC and fCLK = 640kHz, Unless Otherwise Specified Total Unadjusted Error ADC0802

VREF/2 = 2.500V

-

ADC0803


-

-

±1/

ADC0804

VREF/2 = 2.500V

-

-

±1

LSB




(Note 2)

2

1.0

1.3

-

kΩ

GND-0.05

-

(V+) + 0.05

V

±1/8 ±1/16

±1/4 ±1/8

LSB

-

±3/4

LSB

-

±3/

LSB

-

-

±1

LSB

1.0

1.3

-

kΩ



-



-

LSB

CONVERTER SPECIFICATIONS V+ = 5V, -25oC to 85oC and fCLK = 640kHz, Unless Otherwise Specified Total Unadjusted Error ADC0802

VREF/2 = 2.500V

-

ADC0803


ADC0804

VREF/2 = 2.500V

-

4




(Note 2)

GND-0.05

-

(V+) + 0.05

V



-

±1/8

±1/4

LSB



-

±1/16

±1/8

LSB

6-7

ADC0802, ADC0803, ADC0804 Electrical Specifications PARAMETER

(Notes 1, 7) (Continued) TEST CONDITIONS

MIN

TYP

MAX

UNITS

CONVERTER SPECIFICATIONS V+ = 5V, -55oC to 125oC and fCLK = 640kHz, Unless Otherwise Specified Total Unadjusted Error ADC0802

VREF/2 = 2.500V

-

-

±1

LSB

ADC0803


-

-

±1

LSB




(Note 2)

1.0

1.3

-

kΩ

GND-0.05

-

(V+) + 0.05

V

±1/8 ±1/8

±1/4 ±1/4

LSB

kHz



-



-

LSB

AC TIMING SPECIFICATIONS V+ = 5V, and TA = 25oC, Unless Otherwise Specified Clock Frequency, fCLK

V+ = 6V (Note 3)

100

640

1280

V+ = 5V

100

640

800

kHz

62

-

73

Clocks/Conv

-

-

8888

Conv/s

100

-

-

ns

Access Time (Delay from Falling CL = 100pF (Use Bus Driver IC for Edge of RD to Output Data Valid), Larger CL) tACC

-

135

200

ns

Three-State Control (Delay from Rising Edge of RD to Hl-Z State), t1H, t0H

-

125

250

ns

Delay from Falling Edge of WR to Reset of INTR, tWI, tRI

-

300

450

ns

Input Capacitance of Logic Control Inputs, CIN

-

5

-

pF

Three-State Output Capacitance (Data Buffers), COUT

-

5

-

pF

Clock Periods per Conversion (Note 4), tCONV Conversion Rate In Free-Running INTR tied to WR with CS = 0V, Mode, CR fCLK = 640kHz Width of WR Input (Start Pulse Width), tW(WR)I

CS = 0V (Note 5)

CL = 10pF, RL= 10K (See Three-State Test Circuits)

DC DIGITAL LEVELS AND DC SPECIFICATIONS V+ = 5V, and TMIN to TMAX , Unless Otherwise Specified CONTROL INPUTS (Note 6) Logic “1“ Input Voltage (Except Pin 4 CLK IN), VINH

V+ = 5.25V

2.0

-

V+

V

Logic “0“ Input Voltage (Except Pin 4 CLK IN), VINL

V+ = 4.75V

-

-

0.8

V

CLK IN (Pin 4) Positive Going Threshold Voltage, V+CLK

2.7

3.1

3.5

V

CLK IN (Pin 4) Negative Going Threshold Voltage, V-CLK

1.5

1.8

2.1

V

CLK IN (Pin 4) Hysteresis, VH

0.6

1.3

2.0

V

Logic “1” Input Current (All Inputs), IINHI

VlN = 5V

-

0.005

1

µΑ

Logic “0” Input Current (All Inputs), IINLO

VlN = 0V

-1

-0.005

-

µA

Supply Current (Includes Ladder Current), I+

fCLK = 640kHz,TA = 25oC and CS = Hl

-

1.3

2.5

mA

lO = 1.6mA, V+ = 4.75V

-

-

0.4

V

DATA OUTPUTS AND INTR Logic “0” Output Voltage, VOL

6-8

ADC0802, ADC0803, ADC0804 Electrical Specifications

(Notes 1, 7) (Continued) MIN

TYP

MAX

UNITS

Logic “1” Output Voltage, VOH

PARAMETER

lO = -360µA, V+ = 4.75V

TEST CONDITIONS

2.4

-

-

V

Three-State Disabled Output Leakage (All Data Buffers), ILO

VOUT = 0V

-3

-

-

µA

-

-

3

µA

Output Short Circuit Current, ISOURCE

VOUT Short to Gnd TA = 25oC

4.5

6

-

mA

Output Short Circuit Current, ISINK

VOUT Short to V+ TA = 25oC

9.0

16

-

mA

VOUT = 5V

NOTES: 1. All voltages are measured with respect to GND, unless otherwise specified. The separate AGND point should always be wired to the DGND, being careful to avoid ground loops. 2. For VIN(-) ≥ VIN(+) the digital output code will be 0000 0000. Two on-chip diodes are tied to each analog input (see Block Diagram) which will forward conduct for analog input voltages one diode drop below ground or one diode drop greater than the V+ supply. Be careful, during testing at low V+ levels (4.5V), as high level analog inputs (5V) can cause this input diode to conduct - especially at elevated temperatures, and cause errors for analog inputs near full scale. As long as the analog VIN does not exceed the supply voltage by more than 50mV, the output code will be correct. To achieve an absolute 0V to 5V input voltage range will therefore require a minimum supply voltage of 4.950V over temperature variations, initial tolerance and loading. 3. With V+ = 6V, the digital logic interfaces are no longer TTL compatible. 4. With an asynchronous start pulse, up to 8 clock periods may be required before the internal clock phases are proper to start the conversion process. 5. The CS input is assumed to bracket the WR strobe input so that timing is dependent on the WR pulse width. An arbitrarily wide pulse width will hold the converter in a reset mode and the start of conversion is initiated by the low to high transition of the WR pulse (see Timing Diagrams). 6. CLK IN (pin 4) is the input of a Schmitt trigger circuit and is therefore specified separately. 7. None of these A/Ds requires a zero-adjust. However, if an all zero code is desired for an analog input other than 0V, or if a narrow full scale span exists (for example: 0.5V to 4V full scale) the VIN(-) input can be adjusted to achieve this. See the Zero Error description in this data sheet.

Timing Waveforms

2.4V

V+

tr = 20ns tr 90% 50%

RD RD

0.8V

DATA OUTPUT

CS

t1H

VOH

10K

CL

10%

90%

DATA OUTPUTS GND

FIGURE 1A. t1H

FIGURE 1B. t1H , CL = 10pF

tr = 20ns V+

V+

tr 2.4V RD

10K

0.8V RD

DATA OUTPUT

CS

V+

CL

DATA OUTPUTS VOI

90% 50% 10% t0H

10%

FIGURE 1D. t0H , CL = 10pF

FIGURE 1C. t0H

FIGURE 1. THREE-STATE CIRCUITS AND WAVEFORMS

6-9

ADC0802, ADC0803, ADC0804 Typical Performance Curves 500 -55oC TO 125oC 1.7 400 DELAY (ns)

LOGIC INPUT THRESHOLD VOLTAGE (V)

1.8

1.6

1.5

300

200 1.4

100

1.3 4.50

4.75

5.00

5.25

5.50

0

200

V+ SUPPLY VOLTAGE (V)

FIGURE 2. LOGIC INPUT THRESHOLD VOLTAGE vs SUPPLY VOLTAGE

1000 R = 10K

3.1

VT(+) R = 50K fCLK (kHz)

2.7 -55oC TO 125oC 2.3

1.9

VT(-)

1.5 4.50

4.75

5.00

R = 20K

5.25

100

5.50

10

V+ SUPPLY VOLTAGE (V)

FIGURE 4. CLK IN SCHMITT TRIP LEVELS vs SUPPLY VOLTAGE

100 CLOCK CAPACITOR (pF)

16

6

VIN(+) = VIN(-) = 0V

14

ASSUMES VOS = 2mV

12

THIS SHOWS THE NEED FOR A ZERO ADJUSTMENT IF THE SPAN IS REDUCED

OFFSET ERROR (LSBs)

V+ = 4.5V

5 4 3 V+ = 5V

2

1000

FIGURE 5. fCLK vs CLOCK CAPACITOR

7 FULL SCALE ERROR (LSBs)

1000

FIGURE 3. DELAY FROM FALLING EDGE OF RD TO OUTPUT DATA VALID vs LOAD CAPACITANCE

3.5 CLK IN THRESHOLD VOLTAGE (V)

400 600 800 LOAD CAPACITANCE (pF)

10 8 6 4

1 2 V+ = 6V

0 0

400

800 1200 fCLK (kHz)

1600

0 0.01

2000

0.1

1.0

5

VREF/2 (V)

FIGURE 6. FULL SCALE ERROR vs fCLK

FIGURE 7. EFFECT OF UNADJUSTED OFFSET ERROR

6-10

ADC0802, ADC0803, ADC0804 Typical Performance Curves

(Continued)

8

1.6 V+ = 5V POWER SUPPLY CURRENT (mA)

fCLK = 640kHz

OUTPUT CURRENT (mA)

7 DATA OUTPUT BUFFERS 6 ISOURCE VOUT = 2.4V

5

4

3

-ISINK VOUT = 0.4V

2 -50

-25

0

25

50

75

100

1.5 V+ = 5.5V 1.4 1.3 V+ = 5.0V 1.2

V+ = 4.5V

1.1 1.0

125

-50

-25

TA AMBIENT TEMPERATURE (oC)

FIGURE 8. OUTPUT CURRENT vs TEMPERATURE

0 25 50 75 100 TA AMBIENT TEMPERATURE (oC)

FIGURE 9. POWER SUPPLY CURRENT vs TEMPERATURE

Timing Diagrams CS

WR tWI ACTUAL INTERNAL STATUS OF THE CONVERTER

“BUSY”

tW(WR)I

DATA IS VALID IN OUTPUT LATCHES

“NOT BUSY” 1 TO 8 x 1/fCLK

INTERNAL TC

(LAST DATA READ) INTR

INTR ASSERTED

(LAST DATA NOT READ) tVI

FIGURE 10A. START CONVERSION

INTR

CS

INTR RESET

tRI

RD

VALID DATA

DATA OUTPUTS tACC

125

THREE-STATE (HI-Z)

VALID DATA

t1H , t0H

FIGURE 10B. OUTPUT ENABLE AND RESET INTR

6-11

1/ f 2 CLK

+1 LSB

D+1

5 6

D

ERROR

DIGITAL OUTPUT CODE

ADC0802, ADC0803, ADC0804

3 4

D-1

1

+1/2 LSB

3

0

* QUANTIZATION ERROR

-1/2 LSB

1 2

5

2

4

6

-1 LSB A-1

A+1

A

A-1

ANALOG INPUT (VIN)

A

A+1

ANALOG INPUT (VIN)

TRANSFER FUNCTION

ERROR PLOT

+1 LSB 1

5 D+1

6

ERROR

DIGITAL OUTPUT CODE

FIGURE 11A. ACCURACY = ±0 LSB; PERFECT A/D

3 D

4

3

6

0

*

QUANTIZATION ERROR

1 D-1

2

4 2

-1 LSB A-1

A

A+1

A-1

ANALOG INPUT (VIN)

A

A+1

ANALOG INPUT (VIN)

TRANSFER FUNCTION

ERROR PLOT FIGURE 11B. ACCURACY = ±1/2 LSB

FIGURE 11. CLARIFYING THE ERROR SPECS OF AN A/D CONVERTER

Understanding A/D Error Specs A perfect A/D transfer characteristic (staircase wave-form) is shown in Figure 11A. The horizontal scale is analog input voltage and the particular points labeled are in steps of 1 LSB (19.53mV with 2.5V tied to the VREF/2 pin). The digital output codes which correspond to these inputs are shown as D-1, D, and D+1. For the perfect A/D, not only will center-value (A - 1, A, A + 1, . . .) analog inputs produce the correct output digital codes, but also each riser (the transitions between adjacent output codes) will be located ±1/2 LSB away from each centervalue. As shown, the risers are ideal and have no width. Correct digital output codes will be provided for a range of analog input voltages which extend ±1/2 LSB from the ideal center-values. Each tread (the range of analog input voltage which provides the same digital output code) is therefore 1 LSB wide. The error curve of Figure 11B shows the worst case transfer function for the ADC0802. Here the specification guarantees that if we apply an analog input equal to the LSB analog voltage center-value, the A/D will produce the correct digital code. Next to each transfer function is shown the corresponding error plot. Notice that the error includes the quantization uncertainty of the A/D. For example, the error at point 1 of Figure 11A is +1/2 LSB because the digital code appeared 1/2 LSB in advance of the center-value of the tread. The error plots always have a

constant negative slope and the abrupt upside steps are always 1 LSB in magnitude, unless the device has missing codes.

Detailed Description The functional diagram of the ADC0802 series of A/D converters operates on the successive approximation principle (see Application Notes AN016 and AN020 for a more detailed description of this principle). Analog switches are closed sequentially by successive-approximation logic until the analog differential input voltage [VlN(+) - VlN(-)] matches a voltage derived from a tapped resistor string across the reference voltage. The most significant bit is tested first and after 8 comparisons (64 clock cycles), an 8-bit binary code (1111 1111 = full scale) is transferred to an output latch. The normal operation proceeds as follows. On the high-to-low transition of the WR input, the internal SAR latches and the shift-register stages are reset, and the INTR output will be set high. As long as the CS input and WR input remain low, the A/D will remain in a reset state. Conversion will start from 1 to 8 clock periods after at least one of these inputs makes a lowto-high transition. After the requisite number of clock pulses to complete the conversion, the INTR pin will make a high-to-low transition. This can be used to interrupt a processor, or otherwise signal the availability of a new conversion. A RD operation (with CS low) will clear the INTR line high again.

6-12

ADC0802, ADC0803, ADC0804 The device may be operated in the free-running mode by connecting INTR to the WR input with CS = 0. To ensure start-up under all possible conditions, an external WR pulse is required during the first power-up cycle. A conversion-in-process can be interrupted by issuing a second start command. Digital Operation The converter is started by having CS and WR simultaneously low. This sets the start flip-flop (F/F) and the resulting “1” level resets the 8-bit shift register, resets the Interrupt (INTR) F/F and inputs a “1” to the D flip-flop, DFF1, which is at the input end of the 8-bit shift register. Internal clock signals then transfer this “1” to the Q output of DFF1. The AND gate, G1, combines this “1” output with a clock signal to provide a reset signal to the start F/F. If the set signal is no longer present (either WR or CS is a “1”), the start F/F is reset and the 8-bit shift register then can have the “1” clocked in, which starts the conversion process. If the set signal were to still be present, this reset pulse would have no effect (both outputs of the start F/F would be at a “1” level) and the 8-bit shift register would continue to be held in the reset mode. This allows for asynchronous or wide CS and WR signals. After the “1” is clocked through the 8-bit shift register (which completes the SAR operation) it appears as the input to DFF2. As soon as this “1” is output from the shift register, the AND gate, G2, causes the new digital word to transfer to the Three-State output latches. When DFF2 is subsequently clocked, the Q output makes a high-to-low transition which causes the INTR F/F to set. An inverting buffer then supplies the INTR output signal. When data is to be read, the combination of both CS and RD being low will cause the INTR F/F to be reset and the threestate output latches will be enabled to provide the 8-bit digital outputs. Digital Control Inputs The digital control inputs (CS, RD, and WR) meet standard TTL logic voltage levels. These signals are essentially equivalent to the standard A/D Start and Output Enable control signals, and are active low to allow an easy interface to microprocessor control busses. For non-microprocessor based applications, the CS input (pin 1) can be grounded and the standard A/D Start function obtained by an active low pulse at the WR input (pin 3). The Output Enable function is achieved by an active low pulse at the RD input (pin 2). Analog Operation The analog comparisons are performed by a capacitive charge summing circuit. Three capacitors (with precise ratioed values) share a common node with the input to an autozeroed comparator. The input capacitor is switched between VlN(+) and VlN(-) , while two ratioed reference capacitors are switched between taps on the reference voltage divider string. The net charge corresponds to the weighted difference between the input and the current total value set by the successive approximation register. A correction is made to offset the comparison by 1/2 LSB (see Figure 11A). Analog Differential Voltage Inputs and Common-Mode Rejection This A/D gains considerable applications flexibility from the analog differential voltage input. The VlN(-) input (pin 7) can be used

to automatically subtract a fixed voltage value from the input reading (tare correction). This is also useful in 4mA - 20mA current loop conversion. In addition, common-mode noise can be reduced by use of the differential input. The time interval between sampling VIN(+) and VlN(-) is 41/2 clock periods. The maximum error voltage due to this slight time difference between the input voltage samples is given by: 4.5 ∆V E ( MAX ) = (V PEAK ) ( 2πf CM ) -----------f CLK

where: ∆VE is the error voltage due to sampling delay, VPEAK is the peak value of the common-mode voltage, fCM is the common-mode frequency. For example, with a 60Hz common-mode frequency, fCM , and a 640kHz A/D clock, fCLK , keeping this error to 1/4 LSB (~5mV) would allow a common-mode voltage, VPEAK , given by: ∆V E ( MAX ) ( f

CLK )

V PEAK = -------------------------------------------------- , ( 2πf CM ) ( 4.5 )

or –3

3

( 5 × 10 ) ( 640 × 10 ) V PEAK = ---------------------------------------------------------- ≅ 1.9V . ( 6.28 ) ( 60 ) ( 4.5 )

The allowed range of analog input voltage usually places more severe restrictions on input common-mode voltage levels than this. An analog input voltage with a reduced span and a relatively large zero offset can be easily handled by making use of the differential input (see Reference Voltage Span Adjust). Analog Input Current The internal switching action causes displacement currents to flow at the analog inputs. The voltage on the on-chip capacitance to ground is switched through the analog differential input voltage, resulting in proportional currents entering the VIN(+) input and leaving the VIN(-) input. These current transients occur at the leading edge of the internal clocks. They rapidly decay and do not inherently cause errors as the onchip comparator is strobed at the end of the clock perIod. Input Bypass Capacitors Bypass capacitors at the inputs will average these charges and cause a DC current to flow through the output resistances of the analog signal sources. This charge pumping action is worse for continuous conversions with the VIN(+) input voltage at full scale. For a 640kHz clock frequency with the VIN(+) input at 5V, this DC current is at a maximum of approximately 5µA. Therefore, bypass capacitors should not be used at the analog inputs or the VREF/2 pin for high resistance sources (>1kΩ). If input bypass capacitors are necessary for noise filtering and high source resistance is desirable to minimize capacitor size, the effects of the voltage drop across this input resistance, due to the average value of the input current, can be compensated by a full scale adjustment while the given source resistor and input bypass capacitor are both in place. This is possible because the average value of the input current is a precise linear function of the differential input voltage at a constant conversion rate.

6-13

ADC0802, ADC0803, ADC0804 Input Source Resistance

V+ (VREF)

Large values of source resistance where an input bypass capacitor is not used will not cause errors since the input currents settle out prior to the comparison time. If a lowpass filter is required in the system, use a low-value series resistor (≤1kΩ) for a passive RC section or add an op amp RC active low-pass filter. For low-source-resistance applications (≤1kΩ), a 0.1µF bypass capacitor at the inputs will minimize EMI due to the series lead inductance of a long wire. A 100Ω series resistor can be used to isolate this capacitor (both the R and C are placed outside the feedback loop) from the output of an op amp, if used.

20

R VREF/2

9 DIGITAL CIRCUITS

Stray Pickup The leads to the analog inputs (pins 6 and 7) should be kept as short as possible to minimize stray signal pickup (EMI). Both EMI and undesired digital-clock coupling to these inputs can cause system errors. The source resistance for these inputs should, in general, be kept below 5kΩ. Larger values of source resistance can cause undesired signal pickup. Input bypass capacitors, placed from the analog inputs to ground, will eliminate this pickup but can create analog scale errors as these capacitors will average the transient input switching currents of the A/D (see Analog Input Current). This scale error depends on both a large source resistance and the use of an input bypass capacitor. This error can be compensated by a full scale adjustment of the A/D (see Full Scale Adjustment) with the source resistance and input bypass capacitor in place, and the desired conversion rate.

R

8

AGND

10

DGND

FIGURE 12. THE VREFERENCE DESIGN ON THE IC

Reference Voltage Span Adjust

VREF (5V)

For maximum application flexibility, these A/Ds have been designed to accommodate a 5V, 2.5V or an adjusted voltage reference. This has been achieved in the design of the IC as shown in Figure 12.

ICL7611

Notice that the reference voltage for the IC is either 1/2 of the

FS ADJ.

voltage which is applied to the V+ supply pin, or is equal to the voltage which is externally forced at the VREF /2 pin. This allows for a pseudo-ratiometric voltage reference using, for the V+ supply, a 5V reference voltage. Alternatively, a voltage less than 2.5V can be applied to the VREF/2 input. The internal gain to the VREF/2 input is 2 to allow this factor of 2 reduction in the reference voltage. Such an adjusted reference voltage can accommodate a reduced span or dynamic voltage range of the analog input voltage. If the analog input voltage were to range from 0.5V to 3.5V, instead of 0V to 5V, the span would be 3V. With 0.5V applied to the VlN(-) pin to absorb the offset, the reference voltage can be made equal to 1/2 of the 3V span or 1.5V. The A/D now will encode the VlN(+) signal from 0.5V to 3.5V with the 0.5V input corresponding to zero and the 3.5V input corresponding to full scale. The full 8 bits of resolution are therefore applied over this reduced analog input voltage range. The requisite connections are shown in Figure 13. For expanded scale inputs, the circuits of Figures 14 and 15 can be used.

ANALOG CIRCUITS

DECODE

“SPAN”/2

5V 300

-

TO VREF/2

+ 0.1µF

TO VIN(-)

ZERO SHIFT VOLTAGE

FIGURE 13. OFFSETTING THE ZERO OF THE ADC0802 AND PERFORMING AN INPUT RANGE (SPAN) ADJUSTMENT 5V (VREF) R

VIN ± 10V

2R

6

VIN(+)

V+

ADC0802ADC0804

2R 7

20 + 10µF

VIN(-)

FIGURE 14. HANDLING ±10V ANALOG INPUT RANGE

6-14

ADC0802, ADC0803, ADC0804 Full Scale Adjust

5V (VREF)

The full scale adjustment can be made by applying a differential input voltage which is 11/2 LSB down from the desired analog full scale voltage range and then adjusting the magnitude of the VREF/2 input (pin 9) for a digital output code which is just changing from 1111 1110 to 1111 1111. When offsetting the zero and using a span-adjusted VREF/2 voltage, the full scale adjustment is made by inputting VMlN to the VIN(-) input of the A/D and applying a voltage to the VIN(+) input which is given by:

R

VIN ±5V

R

6

VIN(+)

V+

ADC0802ADC0804 7

20 + 10µF

VIN(-)

( V MAX – V MIN ) V IN ( + ) f SADJ = V MAX – 1.5 ----------------------------------------- , 256

where:

FIGURE 15. HANDLING ±5V ANALOG INPUT RANGE

VMAX = the high end of the analog input range, Reference Accuracy Requirements

and

The converter can be operated in a pseudo-ratiometric mode or an absolute mode. In ratiometric converter applications, the magnitude of the reference voltage is a factor in both the output of the source transducer and the output of the A/D converter and therefore cancels out in the final digital output code. In absolute conversion applicatIons, both the initial value and the temperature stability of the reference voltage are important accuracy factors in the operation of the A/D converter. For VREF/2 voltages of 2.5V nominal value, initial errors of ±10mV will cause conversion errors of ±1 LSB due to the gain of 2 of the VREF/2 input. In reduced span applications, the initial value and the stability of the VREF/2 input voltage become even more important. For example, if the span is reduced to 2.5V, the analog input LSB voltage value is correspondingly reduced from 20mV (5V span) to 10mV and 1 LSB at the VREF/2 input becomes 5mV. As can be seen, this reduces the allowed initial tolerance of the reference voltage and requires correspondingly less absolute change with temperature variations. Note that spans smaller than 2.5V place even tighter requirements on the initial accuracy and stability of the reference source.

VMIN = the low end (the offset zero) of the analog range. (Both are ground referenced.)

In general, the reference voltage will require an initial adjustment. Errors due to an improper value of reference voltage appear as full scale errors in the A/D transfer function. IC voltage regulators may be used for references if the ambient temperature changes are not excessive.

FIGURE 16. SELF-CLOCKING THE A/D

Zero Error The zero of the A/D does not require adjustment. If the minimum analog input voltage value, VlN(MlN) , is not ground, a zero offset can be done. The converter can be made to output 0000 0000 digital code for this minimum input voltage by biasing the A/D VIN(-) input at this VlN(MlN) value (see Applications section). This utilizes the differential mode operation of the A/D. The zero error of the A/D converter relates to the location of the first riser of the transfer function and can be measured by grounding the VIN(-) input and applying a small magnitude positive voltage to the VIN(+) input. Zero error is the difference between the actual DC input voltage which is necessary to just cause an output digital code transition from 0000 0000 to 0000 0001 and the ideal 1/2 LSB value (1/2 LSB = 9.8mV for VREF/2 = 2.500V).

Clocking Option The clock for the A/D can be derived from an external source such as the CPU clock or an external RC network can be added to provIde self-clocking. The CLK IN (pin 4) makes use of a Schmitt trigger as shown in Figure 16.

CLK R 19 ADC0802ADC0804

R CLK IN C

4

fCLK ≅

1 1.1 RC

R ≅ 10kΩ

CLK

Heavy capacitive or DC loading of the CLK R pin should be avoided as this will disturb normal converter operation. Loads less than 50pF, such as driving up to 7 A/D converter clock inputs from a single CLK R pin of 1 converter, are allowed. For larger clock line loading, a CMOS or low power TTL buffer or PNP input logic should be used to minimize the loading on the CLK R pin (do not use a standard TTL buffer). Restart During a Conversion If the A/D is restarted (CS and WR go low and return high) during a conversion, the converter is reset and a new conversion is started. The output data latch is not updated if the conversion in progress is not completed. The data from the previous conversion remain in this latch. Continuous Conversions In this application, the CS input is grounded and the WR input is tied to the INTR output. This WR and INTR node should be momentarily forced to logic low following a powerup cycle to insure circuit operation. See Figure 17 for details.

6-15

ADC0802, ADC0803, ADC0804 10K

signal leads. Exposed leads to the analog inputs can cause undesired digital noise and hum pickup; therefore, shielded leads may be necessary in many applications.

5V (VREF)

ADC0802 - ADC0804

150pF

1 CS

N.O. START ANALOG INPUTS

V+ 20

2 RD

CLK R 19

3 WR

DB0 18

4 CLK IN

DB1 17

5 INTR

DB2 16

6 VIN (+)

DB3 15

7 VIN (-)

DB4 14

8 AGND

DB5 13

9 VREF/2

DB6 12

10 DGND

DB7 11

+ 10µF LSB

DATA OUTPUTS

MSB

A single-point analog ground should be used which is separate from the logic ground points. The power supply bypass capacitor and the self-clockIng capacitor (if used) should both be returned to digital ground. Any VREF/2 bypass capacitors, analog input filter capacitors, or input signal shielding should be returned to the analog ground point. A test for proper grounding is to measure the zero error of the A/D converter. Zero errors in excess of 1/4 LSB can usually be traced to improper board layout and wiring (see Zero Error for measurement). Further information can be found in Application Note AN018.

Testing the A/D Converter There are many degrees of complexity associated with testing an A/D converter. One of the simplest tests is to apply a known analog input voltage to the converter and use LEDs to display the resulting digital output code as shown in Figure 18.

FIGURE 17. FREE-RUNNING CONNECTION

Driving the Data Bus This CMOS A/D, like MOS microprocessors and memories, will require a bus driver when the total capacitance of the data bus gets large. Other circuItry, which is tied to the data bus, will add to the total capacitive loading, even in threestate (high-impedance mode). Back plane busing also greatly adds to the stray capacitance of the data bus. There are some alternatives available to the designer to handle this problem. Basically, the capacitive loading of the data bus slows down the response time, even though DC specifications are still met. For systems operating with a relatively slow CPU clock frequency, more time is available in which to establish proper logic levels on the bus and therefore higher capacitive loads can be driven (see Typical Performance Curves). At higher CPU clock frequencies time can be extended for I/O reads (and/or writes) by inserting wait states (8080) or using clock-extending circuits (6800). Finally, if time is short and capacitive loading is high, external bus drivers must be used. These can be three-state buffers (low power Schottky is recommended, such as the 74LS240 series) or special higher-drive-current products which are designed as bus drivers. High-current bipolar bus drivers with PNP inputs are recommended.

For ease of testing, the VREF/2 (pin 9) should be supplied with 2.560V and a V+ supply voltage of 5.12V should be used. This provides an LSB value of 20mV. If a full scale adjustment is to be made, an analog input voltage of 5.090V (5.120 - 11/2 LSB) should be applied to the VIN(+) pin with the VIN(-) pin grounded. The value of the VREF/2 input voltage should be adjusted until the digital output code is just changing from 1111 1110 to 1111 1111. This value of VREF/2 should then be used for all the tests. The digital-output LED display can be decoded by dividing the 8 bits into 2 hex characters, one with the 4 most-significant bits (MS) and one with the 4 least-significant bits (LS). The output is then interpreted as a sum of fractions times the full scale voltage: MS LS VO UT =  --------- + ----------  ( 5.12 )V .  16 256  10kΩ 150pF 1

N.O. START VIN (+)

Noise spikes on the V+ supply line can cause conversion errors as the comparator will respond to this noise. A low-inductance tantalum filter capacitor should be used close to the converter V+ pin, and values of 1µF or greater are recommended. If an unregulated voltage is available in the system, a separate 5V voltage regulator for the converter (and other analog circuitry) will greatly reduce digital noise on the V+ supply. An lCL7663 can be used to regulate such a supply from an input as low as 5.2V. Wiring and Hook-Up Precautions Standard digital wire-wrap sockets are not satisfactory for breadboarding with this A/D converter. Sockets on PC boards can be used. All logic signal wires and leads should be grouped and kept as far away as possible from the analog

2

19

3

18

4

17

5

Power Supplies

0.1µF AGND

2.560V VREF/2 0.1µF

20

6

ADC0802ADC0804

5.120V 10µF TANTALUM LSB

16 15

7

14

8

13

9

12

10

11

DGND

+

5V

MSB 1.3kΩ LEDs (8) (8)

FIGURE 18. BASIC TESTER FOR THE A/D

For example, for an output LED display of 1011 0110, the MS character is hex B (decimal 11) and the LS character is hex (and decimal) 6, so: 11 6 VO UT =  ------ + ----------  ( 5.12 ) = 3.64V .  16 256 

6-16

ADC0802, ADC0803, ADC0804 Interfacing the Z-80 and 8085

Figures 19 and 20 show more sophisticated test circuits. 8-BIT A/D UNDER TEST

VANALOG OUTPUT

10-BIT DAC

R R “B”

ANALOG INPUTS

-

+

A1

“C”

R 100R R

-

+

“A”

A2

100X ANALOG ERROR VOLTAGE

Additional I/O advantages exist as software DMA routines are available and use can be made of the output data transfer which exists on the upper 8 address lines (A8 to A15) during I/O input instructions. For example, MUX channel selection for the A/D can be accomplished with this operating mode.

FIGURE 19. A/D TESTER WITH ANALOG ERROR OUTPUT. THIS CIRCUIT CAN BE USED TO GENERATE “ERROR PLOTS” OF FIGURE 11. DIGITAL INPUTS 10-BIT DAC

The 8085 also provides a generalized RD and WR strobe, with an IO/M line to distinguish I/O and memory requests. The circuit of Figure 22 can again be used, with IO/M in place of IORQ for a memory-mapped interface, and an extra inverter (or the logic equivalent) to provide IO/M for an I/O-mapped connection.

DIGITAL OUTPUTS

VANALOG

The Z-80 and 8085 control buses are slightly different from that of the 8080. General RD and WR strobes are provided and separate memory request, MREQ, and I/O request, IORQ, signals have to be combined with the generalized strobes to provide the appropriate signals. An advantage of operating the A/D in I/O space with the Z-80 is that the CPU will automatically insert one wait state (the RD and WR strobes are extended one clock period) to allow more time for the I/O devices to respond. Logic to map the A/D in I/O space is shown in Figure 22. By using MREQ in place of IORQ, a memory-mapped configuration results.

A/D UNDER TEST

Interfacing 6800 Microprocessor Derivatives (6502, etc.)

FIGURE 20. BASIC “DIGITAL” A/D TESTER

Typical Applications Interfacing 8080/85 or Z-80 Microprocessors This converter has been designed to directly interface with 8080/85 or Z-80 Microprocessors. The three-state output capability of the A/D eliminates the need for a peripheral interface device, although address decoding is still required to generate the appropriate CS for the converter. The A/D can be mapped into memory space (using standard memory-address decoding for CS and the MEMR and MEMW strobes) or it can be controlled as an I/O device by using the I/OR and I/OW strobes and decoding the address bits A0 → A7 (or address bits A8 → A15, since they will contain the same 8-bit address information) to obtain the CS input. Using the I/O space provides 256 additional addresses and may allow a simpler 8-bit address decoder, but the data can only be input to the accumulator. To make use of the additional memory reference instructions, the A/D should be mapped into memory space. See AN020 for more discussion of memory-mapped vs I/O-mapped interfaces. An example of an A/D in I/O space is shown in Figure 21.

The control bus for the 6800 microprocessor derivatives does not use the RD and WR strobe signals. Instead it employs a single R/W line and additional timing, if needed, can be derived from the φ2 clock. All I/O devices are memory-mapped in the 6800 system, and a special signal, VMA, indicates that the current address is valid. Figure 23 shows an interface schematic where the A/D is memory-mapped in the 6800 system. For simplicity, the CS decoding is shown using 1/2 DM8092. Note that in many 6800 systems, an already decoded 4/5 line is brought out to the common bus at pin 21. This can be tied directly to the CS pin of the A/D, provided that no other devices are addressed at HEX ADDR: 4XXX or 5XXX. In Figure 24 the ADC0802 series is interfaced to the MC6800 microprocessor through (the arbitrarily chosen) Port B of the MC6820 or MC6821 Peripheral Interface Adapter (PlA). Here the CS pin of the A/D is grounded since the PlA is already memory-mapped in the MC6800 system and no CS decoding is necessary. Also notice that the A/D output data lines are connected to the microprocessor bus under program control through the PlA and therefore the A/D RD pin can be grounded.

Application Notes

The standard control-bus signals of the 8080 (CS, RD and WR) can be directly wired to the digital control inputs of the A/D, since the bus timing requirements, to allow both starting the converter, and outputting the data onto the data bus, are met. A bus driver should be used for larger microprocessor systems where the data bus leaves the PC board and/or must drive capacitive loads larger than 100pF. It is useful to note that in systems where the A/D converter is 1 of 8 or fewer I/O-mapped devices, no address-decoding circuitry is necessary. Each of the 8 address bits (A0 to A7) can be directly used as CS inputs, one for each I/O device.

6-17

NOTE #

DESCRIPTION

AnswerFAX DOC. #

AN016

“Selecting A/D Converters”

9016

AN018

“Do’s and Don’ts of Applying A/D Converters”

9018

AN020

“A Cookbook Approach to High Speed Data Acquisition and Microprocessor Interfacing”

9020

AN030

“The ICL7104 - A Binary Output A/D Converter for Microprocessors”

9030

ADC0802, ADC0803, ADC0804

INT (14) I/O WR (27) (NOTE) I/O RD (25) (NOTE) 10K ADC0802 - ADC0804

ANALOG INPUTS 150pF

1 CS

V+ 20

2 RD

CLK R 19

5V

+ 10µF

3 WR

DB0 18 LSB

4 CLK IN

DB1 17

DB1 (16) (NOTE)

5 INTR

DB2 16

DB2 (11) (NOTE)

6 VIN (+)

DB3 15

DB3 (9) (NOTE)

7 VIN (-)

DB4 14

DB4 (5) (NOTE)

8 AGND

DB5 13

DB5 (18) (NOTE)

9 VREF/2

DB6 12

10 DGND

DB7 11

DB0 (13) (NOTE)

DB6 (20) (NOTE) MSB

DB7 (7) (NOTE)

5V

OUT

V+

B5

AD15 (36)

B4

AD14 (39)

B3

AD13 (38)

B2

AD12 (37)

T1

B1

AD11 (40)

T0

B0

AD10 (1)

T5 T4 T3 T2

8131 BUS COMPARATOR

NOTE: Pin numbers for 8228 System Controller: Others are 8080A. FIGURE 21. ADC0802 TO 8080A CPU INTERFACE

6-18

ADC0802, ADC0803, ADC0804 IRQ (4) † [D] ††

R/W (34) [6] 10K +

ADC0802 - ADC0804

RD

RD

ANALOG INPUTS

2

IORQ

ADC0802ADC0804 150pF

V+ 20

2 RD

CLK R 19

10µF ABC 5V (8) 1 2 3

3 WR

DB0 18 LSB

D0 (33) [31]

4 CLK IN

DB1 17

D1 (32) [29]

5 INTR

DB2 16

D2 (31) [K]

6 VIN (+)

DB3 15

D3 (30) [H]

7 VIN (-)

DB4 14

D4 (29) [32]

8 AGND

DB5 13

D5 (28) [30]

9 VREF/2

DB6 12

10 DGND

WR

WR

1 CS

DB7 11

D6 (27) [L] MSB

D7 (26) [J]

3 1

74C32

A12 (22) [34]

2 6

3

1/ DM8092 2

† ††

A13 (23) [N] A14 (24) [M]

4

A15 (25) [33]

5

VMA (5) [F]

Numbers in parentheses refer to MC6800 CPU Pinout. Numbers or letters in brackets refer to standard MC6800 System Common Bus Code.

FIGURE 22. MAPPING THE A/D AS AN I/O DEVICE FOR USE WITH THE Z-80 CPU

FIGURE 23. ADC0802 TO MC6800 CPU INTERFACE

18 19

CB1 CB2

10K ADC0802 - ADC0804

ANALOG INPUTS

150pF

1 CS

V+ 20

2 RD

CLK R 19

MC6820 (MCS6520) 5V PIA

3 WR

DB0 18 LSB

10

PB0

4 CLK IN

DB1 17

11

PB1

5 INTR

DB2 16

12

PB2

6 VIN (+)

DB3 15

13

PB3

7 VIN (-)

DB4 14

14

PB4

8 AGND

DB5 13

15

PB5

9 VREF/2

DB6 12

16

PB6

17

PB7

10 DGND

DB7 11

MSB

FIGURE 24. ADC0802 TO MC6820 PIA INTERFACE

6-19

ADC0802, ADC0803, ADC0804 Die Characteristics DIE DIMENSIONS:

PASSIVATION:

(101 mils x 93 mils) x 525µm x 25µm

Type: Nitride over Silox Nitride Thickness: 8kÅ Silox Thickness: 7kÅ

METALLIZATION: Type: Al Thickness: 10kÅ ±1kÅ

Metallization Mask Layout ADC0802, ADC0803, ADC0804 AGND

VIN (-)

VIN (+)

INTR

CLK IN WR

VREF/2 RD DGND CS DB7 (MSB)

DB6 V+ OR VREF

V+ OR VREF DB5

CLK R DB4

DB3

DB2

DB1

6-20

DB0

SN54/74LS48 BCD TO 7-SEGMENT DECODER The SN54 / 74LS48 is a BCD to 7-Segment Decoder consisting of NAND gates, input buffers and seven AND-OR-INVERT gates. Seven NAND gates and one driver are connected in pairs to make BCD data and its complement available to the seven decoding AND-OR-INVERT gates. The remaining NAND gate and three input buffers provide lamp test, blanking input/rippleblanking input for the LS48. The circuit accepts 4-bit binary-coded-decimal (BCD) and, depending on the state of the auxiliary inputs, decodes this data to drive other components. The relative positive logic output levels, as well as conditions required at the auxiliary inputs, are shown in the truth tables. The LS48 circuit incorporates automatic leading and / or trailing edge zero-blanking control (RBI and RBO). Lamp Test (LT) may be activated any time when the BI / RBO node is HIGH. Both devices contain an overriding blanking input (BI) which can be used to control the lamp intensity by varying the frequency and duty cycle of the BI input signal or to inhibit the outputs. • Lamp Intensity Modulation Capability (BI/RBO) • Internal Pull-Ups Eliminate Need for External Resistors • Input Clamp Diodes Eliminate High-Speed Termination Effects CONNECTION DIAGRAM DIP (TOP VIEW) VCC 16

f

g

a

b

c

d

e

15

14

13

12

11

10

9

BCD TO 7-SEGMENT DECODER LOW POWER SCHOTTKY

J SUFFIX CERAMIC CASE 620-09 16 1

N SUFFIX PLASTIC CASE 648-08

16 1

D SUFFIX SOIC CASE 751B-03

16 1

1

2

3

4

5

B

C

LT BI / RBO RBI

6

7

8

D

A

GND

ORDERING INFORMATION SN54LSXXJ SN74LSXXN SN74LSXXD

LOGIC DIAGRAM

Ceramic Plastic SOIC

a

LOGIC SYMBOL

A

7 1 2 6 3 5

b B INPUT C

SN54 / 74LS48

D

BLANKING INPUT OR RIPPLE-BLANKING OUTPUT

RIPPLE-BLANKING INPUT LAMP-TEST INPUT

A B C D LT RBI

c OUTPUT

a

e

13 12 11 10 9 15 14 4

f

g

FAST AND LS TTL DATA 5-1

b c d

e

BI/ f g RBO

d

VCC = PIN 16 GND = PIN 8

SN54/74LS48 PIN NAMES

LOADING (Note a) LOW

HIGH A, B, C, D RBI LT BI / RBO

0.5 U.L. 0.5 U.L. 0.5 U.L. 0.5 U.L. 1.2 U.L. 0.5 U.L. Open-Collector

BCD Inputs Ripple-Blanking (Active Low) Input Lamp-Test (Active Low) Input Blanking Input or RippleBlanking Output (Active Low) Blanking (Active Low) Input

BI

0.25 U.L. 0.25 U.L. 0.25 U.L. 0.75 U.L. 2(1) U.L. 0.25 U.L. 3.75 (1.25) U.L. (48)

NOTES: a) Unit Load (U.L.) = 40 µA HIGH / 1.6 mA LOW b) Outut current measured at VOUT = 0.5 V Output LOW drive factor is SN54LS / 74LS48: 1.25 U.L. for Military (54), 3.75 U.L. for Commercial (74).

0

1

2

3

4

5

6

7

8

9

10

11 12

13

14

15

NUMERICAL DESIGNATIONS — RESULTANT DISPLAYS

TRUTH TABLE SN54 / 74LS48 INPUTS

OUTPUTS

DECIMAL OR FUNCTION

LT

RBI

D

C

B A

0

H

H

L

L

L

1

H

X

L

L

L

2

H

X

L

L

H

3

H

X

L

4

H

X

5

H

X

6

H

7

BI / RBO

a

b

c

d

e

f

g

NOTE

L

H

H

H

H

H

H

H

L

1

H

H

L

H

H

L

L

L

L

1

L

H

H

H

L

H

H

L

H

L

H H

H

H

H

H

H

L

L

H

L

H

L

L

H

L

H

H

L

L

H

H

L

H

L

H

H

H

L

H

H

L

H

H

X

L

H

H

L

H

L

L

H

H

H

H

H

H

X

L

H

H H

H

H

H

H

L

L

L

L

8

H

X

H

L

L

L

H

H

H

H

H

H

H

H

NOTES: (1) BI/RBO is wired-AND logic serving as blanking input (BI) and/or ripple-blanking output (RBO). The blanking out (BI) must be open or held at a HIGH level when output functions 0 through 15 are desired, and ripple-blanking input (RBI) must be open or at a HIGH level if blanking of a decimal 0 is not desired. X=input may be HIGH or LOW. (2) When a LOW level is applied to the blanking input (forced condition) all segment outputs go to a LOW level, regardless of the state of any other input condition. (3) When ripple-blanking input (RBI) and inputs A, B, C, and D are at LOW level, with the lamp test input at HIGH level, all segment outputs go to a HIGH level and the ripple-blanking output (RBO) goes to a LOW level (response condition). (4) When the blanking input/ripple-blanking output (BI/RBO) is open or held at a HIGH level, and a LOW level is applied to lamp-test input, all segment outputs go to a LOW level.

9

H

X

H

L

L

H

H

H

H

H

L

L

H

H

10

H

X

H

L

H

L

H

L

L

L

H

H

L

H

11

H

X

H

L

H H

H

L

L

H

H

L

L

H

12

H

X

H

H

L

L

H

L

H

L

L

L

H

H

13

H

X

H

H

L

H

H

H

L

L

H

L

H

H

14

H

X

H

H

H

L

H

L

L

L

H

H

H

H

15

H

X

H

H

H H

H

L

L

L

L

L

L

L

BI

X

X

X

X

X

X

L

L

L

L

L

L

L

L

2

RBI

H

L

L

L

L

L

L

L

L

L

L

L

L

L

3

LT

L

X

X

X

X

X

H

H

H

H

H

H

H

H

4


SN54/74LS48 GUARANTEED OPERATING RANGES Symbol

Parameter

Min

Typ

Max

Unit

VCC

Supply Voltage

54 74

4.5 4.75

5.0 5.0

5.5 5.25

V

TA

Operating Ambient Temperature Range

54 74

– 55 0

25 25

125 70

°C

IOH

Output Current — High

a to g

54, 74

– 100

µA

IOH

Output Current — High

BI / RBO

54, 74

– 50

µA

IOL

Output Current — Low

a to g

54 74

2.0 6.0

mA

IOL

Output Current — Low

BI / RBO BI / RBO

54 74

1.6 3.2

mA

DC CHARACTERISTICS OVER OPERATING TEMPERATURE RANGE (unless otherwise specified) Limits S b l Symbol

P Parameter

Min

VIH

Input HIGH Voltage

VIL

Input LOW Voltage

VIK

Input Clamp Diode Voltage

VOH

Output HIGH Voltage

24 2.4

IO

Output Current a to g

– 1.3

VOL

Output LOW Voltage a to g

VOL

Output p LOW Voltage g BI / RBO

IIH

Input p HIGH Current (Except BI / RBO)

IIL

Typ

Max

U i Unit

T Test C Conditions di i

V

Guaranteed Input HIGH Voltage for All Inputs

V

Guaranteed Input p LOW Voltage g for All Inputs

V

VCC = MIN, IIN = – 18 mA

42 4.2

µA

VCC = MIN,, IOH = – 50 µA, µ , VIN = VIH or U.L. per Truth Table

– 2.0

mA

VCC = MIN, VO = 0.85 V Input Conditioner as for VOH

2.0 54

0.7

74

0.8 – 1.5

54, 74

0.4

V

IOL = 2.0 mA

74

0.5

V

IOL = 6.0 mA

54, 74

0.4

V

IOL = 1.6 mA

74

0.5

V

IOL = 3.2 mA

VCC = MIN,, VIH = 2.0 V VIL = VIL MAX VCC = MAX,, VIH = 2.0 V VIL = VIL MAX

20

µA

VCC = MAX, VIN = 2.7 V

0.1

mA


Input LOW Current (Except BI / RBO)

– 0.4

mA


IIL

Input LOW Current BI / RBO

– 1.2

mA


ICC

Power Supply Current

38

mA

VCC = MAX

IOS

Short Circuit Current BI / RBO (Note 1)

–2.0

mA

VCC = MAX

25 – 0.3

Note 1: Not more than one output should be shorted at a time, nor for more than 1 second.

AC CHARACTERISTICS (VCC = 5.0 V, TA = 25°C) Limits S b l Symbol

Max

U i Unit

tPHL

Propagation Delay Time, HIGH-to-LOW Level Output from A Input

P Parameter

100

ns

tPLH

Propagation Delay Time, LOW-to-HIGH Level Output from A Input

100

ns

tPHL

Propagation Delay Time, HIGH-to-LOW Level Output from RBI Input

100

ns

tPLH

Propagation Delay Time, LOW-to-HIGH Level Output from RBI Input

100

ns

Min

Typ

T Test C Conditions di i

pF RL = 4.0 4 0 kΩ CL = 15 pF,

pF RL = 6.0 6 0 kΩ CL = 15 pF,


DETEKTOR LEVEL ZAT CAIR SISTEM DIGITAL

Recommend Documents