TEORIE A VLASTNOSTI SYNTEZÁTORU FREKVENCE ZALOŽENÉHO NA PRINCIPU ZPĚTNOVAZEBNÍ SČÍTAČKY

Slaboproudý obzor Roč. 69 (2013) Číslo 3

M. Štork: Teorie a vlastnosti syntezátoru frekvence ...

1

TEORIE A VLASTNOSTI SYNTEZÁTORU FREKVENCE ZALOŽENÉHO NA PRINCIPU ZPĚTNOVAZEBNÍ SČÍTAČKY Prof. Ing. Milan Štork, CSc. Katedra aplikované elektroniky a telekomunikací; Fakulta elektrotechnická, Západočeská univerzita v Plzni, [email protected] Abstrakt

Abstract

Syntezátor frekvence založený na principu zpětnovazební sčítačky “Flying adder“, je relativně nový princip vytváření zlomkové frekvence z referenční frekvence. Hlavní výhodou je to, že se celý systém skládá pouze z číslicových obvodů. Další výhodou je rychlá odezva syntezátoru. Na druhé straně, tento syntezátor generuje pouze průměrnou žádanou frekvenci, která není spektrálně čistá. Přesto však byl od svého vynálezu (kolem roku 2000) tento syntezátor již použit v řadě aplikací. V tomto článku jsou uvedeny základní informace o vlastnostech tohoto syntezátoru včetně výsledků simulace a realizace.

Flying-Adder frequency synthesis architecture is a comparatively new technique of generating fractional frequency derived from the reference frequency. The first advantage is that the system consists of pure digital circuits. The second advantage is a fast response. On the other hand, this synthesizer generates a desired average frequency, which is not spectrally pure. Since its invention (around year 2000), it has been utilized in many commercial products. The basic information concerning the properties of the system, the simulation and implementation results are presented in this paper.

Klíčová slova: Přímá digitální syntéza, syntezátor se zlomkovým kmitočtem, zpětnovazební sčítačka, fázový závěs, sigma-delta, průměrná frekvence

Keywords: Direct digital synthesis, fractional synthesizer, flying adder, phase locked loop, sigma delta, time-average-frequency

1

o počtu bitů r (vezme se r nejvyšších bitů z n) a klopného obvodu typu D, který je zapojen jako dělička frekvence. Na sčítačku se přivádí vstupní číslo FW, výstupem je signál z multiplexeru o frekvenci fMUX, případně signál z klopného obvodu D o frekvenci fFA (frekvence fFA= fMUX/2).

Úvod

Syntezátor frekvence je obvod, který na základě jedné (nebo několika) konstantních, referenčních frekvencí vytváří signál s požadovanou frekvencí. Vytvoření frekvence, která je celistvým násobkem, nebo podílem referenční frekvence je poměrně jednoduché složitější je to v opačném případě, kdy se jedná o takzvaný syntezátor se zlomkovou frekvencí. V současné době se pro tyto účely nejčastěji používají syntezátory na principu fázového závěsu PLL (Phase Locked Loop) [1, 2] nebo přímé digitální syntézy DDS (Direct Digital Synthesis) [3, 4]. V tomto příspěvku je popsán syntezátor frekvence založený na principu zpětnovazební sčítačky FA (Flying Adder), někdy též nazývaný jako přímá digitální syntéza periody (Direct Digital Period Synthesizer) nebo jako převodník čísla na frekvenci (Digital-to-Frequency Converter). Tento syntezátor pracuje na novém principu, který vynalezl Liming Xiu kolem roku 2000 [5 - 15] a některé teoretické rozbory tohoto systému jsou například až z r. 2010 [16 - 20]. Hlavní výhodou je to, že syntezátor je založen výhradně na číslicových obvodech a lze jej proto jednoduše vyrobit ve formě číslicového integrovaného obvodu, případně realizovat mikrokontrolérem nebo programovatelným logickým obvodem. Další výhodou je rychlé přelaďování syntezátoru ve velkém rozsahu a to, že maximální výstupní frekvence je N-krát vyšší než vstupní referenční frekvence N-fázového generátoru. Nevýhodou jsou naopak rušivé spektrální čáry, které u tohoto syntezátoru vznikají v důsledku rozdílných délek výstupních period. Tento obvod se proto používá tam, kde není cílem vysoká spektrální čistota frekvence výstupního signálu, ale tam kde jde o dodržení průměrného počtu pulzů za jednotku času, tj. průměrná frekvence [6]. Detailní matematický rozbor lze nalézt např. v [16 - 18]. Blokové schéma syntezátoru FA je na obr. 1. Syntezátor se skládá z N-fázového generátoru referenčního signálu o frekvenci fCLK se střídou 50 % a fázovým posuvem mezi fázemi 2π / N, multiplexeru MUX, sčítačky, registru, redukce, redukující počet bitů n z registru na rozsah adresy multiplexeru

N fázový gener fCLK

D Q

MUX

r

Q

m(t )

f FA f MUX

Redukce n

Registr

Vstupní číslo n FW

Obr. 1.

n

n

Sčítačka

Blokové schéma syntezátoru založeného na principu FA, skládajícího se z: N-fázového generátoru hodinového signálu o frekvenci fCLK, multiplexeru MUX, sčítačky, registru, redukce redukující počet bitů n na počet bitů r a klopného obvodu typu D. Na sčítačku se přivádí vstupní číslo FW.

Sčítačka a registr u tohoto typu syntezátoru připomínají sice obvod přímé digitální syntézy frekvence DDS (Direct Digital Synthesis), je zde však podstatný rozdíl v tom, že na registr je v případě obvodu DDS přiveden hodinový signál z externího zdroje, zatímco v případě obvodu FA je to zpětnovazební signál z výstupu multiplexeru. Důležitou úlohu u tohoto syntezátoru hraje N-fázový generátor, u kterého bývá počet fází obvykle binární mocninou, tedy např. 8, 16, 32 atd.



2

V tomto článku je pro výpočty, simulace a realizaci syntezátoru použit 8-fázový generátor. Na obr. 2 jsou znázorněny časové průběhy na výstupu 8-fázového generátoru označené jako S7 až S0. Průběhy lze považovat za 8-bitová binární čísla a v horní části obrázku jsou hexadecimální kódy, odpovídající okamžitým hodnotám průběhů (čárkovaná svislice). Průběh SY je odvozen tak, že se na každé nástupní hraně průběhů S7 až S0 generuje pulz. Z obr. 2 je vidět, že výstupní frekvence pulzů SY je 8-krát vyšší než frekvence generátoru.

20 24 28 0 …] (modulo 32) a posloupnost čísel v registru Rr = [0 1 2 3 4 5 6 7 0 …] tj. (modulo 8). Pro tuto posloupnost (ladící číslo FW = 4) je výstupní frekvence syntezátoru fMUX nejvyšší a je dána časovou vzdáleností ∆ mezi nástupními hranami N-fázového generátoru, tedy minimální perioda

TMIN = ∆ =

TCLK . N

(1)

Z (1) pak vyplývá maximální frekvence na výstupu multiplexeru 1 (2) f MUX _ MAX= = N ⋅ fCLK . ∆ Pokud naopak na syntezátor přivedeme ladící číslo FW = 0, bude obsah registru stále stejný a také multiplexer bude stále přepnut na jeden ze signálů N-fázového generátoru a výstupní frekvence na výstupu multiplexeru bude fCLK, což bude nejnižší frekvence na výstupu syntezátoru. Tab. 1. Pořadové číslo k, obsah registru Rn, obsah nejvyšších bitů Rr a dekadická hodnota Rr, pro FW=5, n=5, r=3.

Obr. 2.

Obr. 3.

2

k 1 2 3 4 5 6 7 8 9 10 11 12 13

Časové průběhy na výstupu 8 fázového generátoru. V horní části jsou hexadecimální čísla odpovídající okamžité hodnotě průběhů (v pořadí od S7 do S0) [F0 E1 C3 87 0F 1E 3C 78]. Jednotlivé průběhy jsou posunuté o ∆. V dolní části je průběh Sy. Jsou to pulzy generované na nástupních hranách průběhů S0 až S7.

Detail časových průběhů z obr. 2, pro odvození posloupnosti výstupních pulzů a frekvence syntezátoru.

Odvození základních vlastností a frekvence syntezátoru

Pro odvození základních vlastností a výstupní frekvence syntezátoru je použit obr. 3, což je detail z obr. 2. Do obr. 3 jsou přidány body a), b) a c). Při odvození bude dále uvažován 8-fázový generátor (N = 8), 5-bitový registr (n = 5), jeho obsah Rn a redukce 5-bitového registru na 3 nejvyšší bity (r = 3), jeho obsah Rr. Předpokládejme, že na začátku je obsah registru Rn = 0, tj. také Rr = 0 a multiplexer je přepnut tak, že na jeho výstupu je signál S0 (bod a) v obr. 3). Pokud požadujeme po nástupní hraně signálu S0 přechod na signál S1(do bodu b) na obr. 3), je nutno, aby 3 nejvyšší redukované bity měly hodnotu [001]. To je možné pouze za předpokladu, že vstupní ladící číslo syntezátoru bude FW = 4. Po nástupní hraně signálu S1 se multiplexer přepne tak, že na jeho výstupu je signál S2 atd. Tomu odpovídá posloupnost čísel v registru Rn = [0 4 8 12 16

Rn 00000 00101 01010 01111 10100 11001 11110 00011 01000 01101 10010 10111 11100

Rr 000 001 010 011 101 110 111 000 010 011 100 101 111

Rr dek 0 1 2 3 5 << 6 7 0 2 << 3 4 5 7 <<

Příklad pro ladící číslo FW = 5 je v tab. 1. Z tabulky je vidět, že vždy po 3 přičteních, kdy se číslo Rr pravidelně zvyšuje o 1, nastane přeskok o 2 (v tab. 1 je to vyznačeno šipkami u dekadické hodnoty). Pro periodu výstupních pulzů to znamená, že tam, kde u Rr dojde k posunu o 1, je výstupní vzdálenost pulzů o časový úsek ∆. Tam, kde dojde k posunu o 2, je vzdálenost pulzů 2∆. Periodicky se tedy opakuje posloupnost 4 pulzů, které jsou časově vzdálené [∆ ∆ ∆ 2∆], celkem tedy 5∆. Z těchto údajů lze vypočítat průměrnou periodu TAV dle vztahu (3) 5⋅ ∆ délka _ posloupnosti (3) T= = ∆ = 1.25 ⋅ ∆ AV 4 počet _ pulzů a průměrnou frekvenci

= f AV

počet _ pulzů 1 4 0.8 . = = délka _ posloupnosti ∆ 5 ⋅ ∆ ∆

(4)

Časové rozložení pulzů, které syntezátor generuje na výstupu multiplexeru pro předchozí příklad (pro hodnotu ∆=1, tedy pro fCLK = 8) je znázorněno na obr. 4. Zde je též vyznačena délka posloupnosti pulzů TP, která se periodicky opakuje. Podobně by bylo možno postupovat pro jiné hodnoty ladících čísel, jiný počet bitů registru a počet adresových bitů multiplexeru.



3

Je to z toho důvodu, že při malé hodnotě FW se po přičtení nezmění redukované číslo, tedy ani adresa multiplexeru a čeká se celou délku periody fCLK na další nástupní hranu a tedy přičtení FW. Obvykle se tedy pro syntezátory tohoto typu volí hodnoty FW takové, aby nastala změna stavu multiplexeru po každém přičtení, tj. pro případ syntezátoru s parametry n = 5 a r = 3 hodnota FW ≥ 4 (obecně tedy FW ≥ 2n-r). Na obr. 5 je příklad výstupní posloupnosti pro FW=3.

Obr. 4.

Časové rozložení pulzů na výstupu multiplexeru pro FW = 5 s vyznačením délky posloupnosti, která se periodicky opakuje.

Tab. 2. Ladící číslo FW, jednotlivé periody Ti a průměrná perioda TAW pro n = 5, r = 3 a ∆ = 1, tj. fCLK = 1/8.

FW 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31

Ti 8 8, 8, 8, 1 8, 1 8, 1, 1, 1 1 2, 1, 1, 1 2, 1 2, 2, 2, 1 2 3, 2, 2, 2 3, 2 3, 3, 3, 2 3 4, 3, 3, 3 4, 3 4, 4, 4, 3 4 5, 4, 4, 4 5, 4 5, 5, 5, 4 5 6, 5, 5, 5 6, 5 6, 6, 6, 5 6 7, 6, 6, 6 7, 6 7, 7, 7, 6 7 8, 7, 7, 7 8, 7 8, 8, 8, 7

TAV 8 6,25 4,5 2,75 1 1,25 1,5 1,75 2 2,25 2,5 2,75 3 3,25 3,5 3,75 4 4,25 4,5 4,75 5 5,25 5,5 5,75 6 6,25 6,5 6,75 7 7,25 7,5 7,75

Obr. 5.

Časové rozložení pulzů na výstupu multiplexeru pro FW = 3 s vyznačením délky posloupnosti.

Obr. 6.

Závislost průměrné výstupní frekvence fFA = fMUX/2 na vstupním čísle FW pro syntezátor s parametry n = 5, r = 3 a fCLK = 1/8.

Obr. 7.

Závislost průměrné výstupní periody na vstupním čísle FW pro

V tab. 2 jsou uvedeny výstupní posloupnosti Ti a průměrné syntezátor s parametry n = 5, r = 3 a fCLK = 1/8. periody TAV v závislosti na FW pro syntezátor s n = 5, r = 3 a ∆ = 1, tj. fCLK = 1/8. Např. pro FW = 5 se výstupní Obecný vztah pro průměrnou výstupní frekvenci na výstupu posloupnost skládá ze 4 pulzů [2 1 1 1], přičemž 3 pulzy jsou multiplexeru fMUX syntezátoru je dán vztahem (5): mezi sebou vzdálené 1 časovou jednotku a poslední pulz je  2n vzdálen od předchozího 2 časové jednotky (obr. 4). Průměrná = f MUX fCLK pro 0 ≤ FW ≤ 2n −r  n perioda je tedy TAW = 5/4 = 1,25. Je třeba si však všimnout 2 − (2r − 1) FW  (5)  výstupních posloupností pro ladící čísla FW =1 až 3. Pro tyto n 2 − n r n hodnoty jsou délky výstupních period značně rozdílné (8 a 1), = f MUX fCLK pro 2 ≤ FW < 2  FW  zatímco pro FW = 4 až 31 se výstupní periody liší pouze o 1.


4


Například pro FW = 23, n = 5, r = 3 vyjde

kde n je počet bitů registru, r je redukovaný počet bitů (počet adresových vstupů multiplexeru), fCLK je frekvence N-fázového generátoru (přičemž se předpokládá, že 2r = N, kde N je počet fází generátoru, tj. počet datových vstupů multiplexeru) a FW je ladící číslo. Je nutno poznamenat, že průměrná frekvence na výstupu klopného obvodu D je

Výsledek říká, že pro FW=23 bude periodická posloupnost sestavena z jedné kratší periody délky 5 a tří delších period délky 6. Průměrná perioda vyjde

f FA = 0.5 ⋅ f MUX .

TAV = (1·5 + 3·6)/(1+3) = 5,75.

(6)

Na obr. 6 je znázorněna funkční závislost průměrné výstupní frekvence fFA na vstupním ladícím čísle. Na obr. 7 je zobrazena závislost průměrné periody na FW. Ze vztahu (5) lze také odvodit minimální přírůstek periody dT_min pro obecné parametry syntezátoru n a fCLK:

 FW + 1 FW  1  1  dT _ min = − n  =   n  TCLK . n 2 2 f   CLK  2 

(7)

b = 23-fix(23/4)·4 = 23-5·4 = 3; a = 4-3 = 1.

Pro FW=66, n=8, r=3 vyjde b = 66 - fix(66/32)·32 = 66 - 64 = 2, T1 = fix(66/32) = 2, tj. T2=3; a = 32-2 = 30, tj. posloupnost 30 period délky 2 a 2 periody délky 3 jsou celková perioda 30·2+2·3 = 66 a průměrná perioda 66/32 = 2,0625, což souhlasí s periodou vypočtenou jako převrácená hodnota dle (5), kam se dosadí FW = 66, n = 8 a fCLK=1/8. Délka vypočtené posloupnosti však není správná, protože je ve skutečnosti poloviční, tj. 15 period délky 2 a 1 perioda délky 3. Proto je nutno počty pulzů a, b upravit na finální počty pulzů dle vztahu (13)

Pro příklad uvedený v tab. 2, tj. n = 5, fCLK = 1/8 vychází minimální přírůstek periody 0,25. Na tomto místě je nutno popsat, co je míněno „průměrnou frekvencí“ (periodou). Z tab. 2 vyplývá, že posloupnost výstupních pulzů pro FW ≥ 4 je sestavena (mimo několika a b , (13) a1 = , b1 hodnot FW, kdy jsou periody pulzů stejné, např. pro FW=[4, 8, = gcd (a, b) gcd (a, b) 12, 16 atd.]) z pulzů, jejichž perioda se liší o 1 hodnotu ∆. Periody tedy nejsou stejné a průměrná frekvence je dána kde funkce gcd(a,b) počítá největší společný dělitel čísel a, b. počtem pulzů za jednotku času (Měří tak např. měřič Výstupní periodická posloupnost je dána počtem pulzů dle frekvence, kde se na 1 sec otevře vstup do čítače a je jedno, vztahu (14) zda pulzy přijdou rovnoměrně nebo nerovnoměrně rozdělené). (14) TP= a1 + b1 . Průměrná frekvence je však přesně dána vztahem (5) a tedy Posloupnost pulzů a1 a b1 se však rozdělí do skupin, obsai přes rozdílné hodnoty period je počet pulzů za jednotku času hujících určitý počet pulzů kratší periody a delší periody dle u tohoto syntezátoru přesně určen vztahem (5).

3

Teoretické odvození posloupnosti výstupních pulzů syntezátoru

Minimální délka periody pro hodnotu FW ≥ 2 vztahem

n-r

je dána

 FW  T1 fix  n−r  ∆ , = 2 

(8)

kde funkce fix(.) znamená zaokrouhlení na nejbližší celočíselnou hodnotu směrem k nule, např. fix(4,9/2)=2. Maximální délka periody T2 může být pouze o 1 delší (v dalším se předpokládá ∆ = 1), tedy (9)

T2= T1 + 1

Počet kratších period délky T1, který je označen jako a, delších T2 jako b, musí vyhovovat vztahu (10)

aT1 + bT2 = aT1 + b (T1 + 1) = FW .

(10)

Dále platí, že součet počtu period (a+b) je dán vztahem n−r

a+b = 2

.

(11)

Úpravou rovnic (8) až (11) vyjde

 FW  b FW − fix  n −r  2n −r = 2  

a = 2n −r − b

T1

(12)

pokud b1 = 0 ⇒ g1 = 1 pokud a= 1 nebo b= 1 ⇒ 1 1 max(a1 , b1 ) = g1 = max(a1 , b1 ) min(a1 , b1 ) pokud a1 ≠ 1 i b1 ≠ 1 ⇒  max(a1 , b1 )  g= fix  g1 + 1  , g= 1 2  min(a1 , b1 ) 

(15)

Pro rozdělení do skupin je na závěr nutno vyřešit lineární diofantickou rovnici, tj. nalézt celá kladná čísla vyhovující

= xg1 + yg 2 max(a1 , b1 )

x, y > 0 .

(16)

Př.: Pro FW = 35, r = 3, n = 8 a fclk = 1/8 vychází: T1 = fix(35/32) = 1; T2 = T1+1; b = 35-fix(35/32)·32 =35-32= 3 a=32-3=29; gcd(29,3)=1; a1=29; b1=3. TP = 32 se skládá z 29 pulzů T1 a 3 pulzů T2. Z (15) vyjde g1=9 a g2=10, a protože T1 = 29, je třeba řešit diofantickou rovnici

xg1 + yg 2 =9 x + 10 y =29

x, y > 0 .

Řešením této rovnice je x = 1; y = 2, tj. 29 pulzů, jejichž perioda je T1, je rozdělena na 3 skupiny 9; 10 a 10, mezi nimiž jsou vloženy 3 pulzy o periodě T2. Výsledek je znázorněn na obr. 8. V dolní části je zobrazen signál z výstupu klopného obvodu D. Na obr. 9 jsou zobrazeny signály pro stejné parametry jako v předchozím případě, ale jde o kopii obrazovky osciloskopu, tedy pro realizovaný syntezátor. Z obr. 8 a obr. 9 je zřejmé, že se shodují výsledky získané teoretickým rozborem syntezátoru, výsledky simulace a výsledky získané konstrukcí syntezátoru.



Obr. 8.

Rozdělení pulzů na výstupu syntezátoru pro FW = 35 a parametry n = 8, r = 3 a fCLK = 1/8. 29 pulzů s kratší periodou je rozděleno na skupiny s celkovou délkou dílčích period 10; 10 a 9. Mezi tyto skupiny jsou vloženy 3 pulzy s delší periodou. V dolní části je zobrazen signál na výstupu klopného obvodu D.

Obr. 9.

Rozdělení pulzů na výstupu realizovaného syntezátoru pro FW = 35 a parametry n = 8, r = 3 a fCLK = 1 kHz. Jsou označeny 3 skupiny pulzů s kratší periodou, mezi nimiž jsou vložené pulzy s delší periodou. V dolní části je zobrazen signál na výstupu klopného obvodu D.

Je však třeba uvést ještě další komplikovanější příklad. Pro FW=73, r=3, n=8 vychází: T1= fix(73/32) = 2; T2 = T1+1; b = 73-64 = 9; a = 32-9 = 23; gcd(29,3) = 1; a1 = 23; b1 = 9;. TP = 32 se skládá z 23 period T1 a 9 period T2. Z (15) vyjde g1 = 2 a g2 = 3 a je třeba řešit diofantickou rovnici xg1 + yg 2 = 2 x + 3 y = 23 x, y > 0 .

5

úroveň H, tj. [80 40 20 10 08 04 02 01]. Dále bylo použito 8-bitového akumulátoru s rozsahem ladících čísel FW∈〈0 ÷ 255〉, tj. parametry syntezátoru byly n = 8, r = 3 (N = 2r = 8). Dosazením do (1) vychází pro FW = 0 minimální frekvence fMUX = fCLK = 1 kHz a maximální frekvence pro FW = 2n-r = 32 je fMUX = fCLK ·2r = fCLK ·N = 8 kHz. Výsledná měření průměrné frekvence čítačem na výstupu multiplexeru fMUX přesně odpovídala teoretickým hodnotám vypočteným ze vztahu (1). Příklad výstupního signálu byl uveden již na obr. 9. Na obr. 10 je příklad výstupního signálu syntezátoru pro hexadecimální ladící číslo FW = 35, odpovídající průměrná frekvence je 7,31 kHz na výstupu multiplexeru a 3,657 kHz na výstupu klopného obvodu D. V dolní části obr. 10 je frekvenční spektrum signálu z výstupu klopného obvodu D. Na obr. 11 jsou výstupní signály pro syntezátor se stejnými parametry, ale s ladícím číslem FW = 32, tj. na výstupu je nejvyšší frekvence (8 kHz) a všechny pulzy jsou rovnoměrně rozdělené. U obr. 10 a obr. 11 odpovídá jednomu dílku na svislé ose 10 dB (měřítko pro spektrum) [21-22].

Obr. 10. Rozdělení pulzů na výstupu realizovaného syntezátoru pro FW = 35 a parametry n = 8, r = 3 a fCLK = 1 kHz. V dolní části je frekvenční spektrum signálu fFA, tj. signál na výstupu klopného obvodu D.

Existuje však několik řešení této rovnice: a) x=10; y=1; b) x=7; y=3; c) x=4; y=5; Správné řešení je to, pro které platí

x2 + y 2 = min .

(17)

Správným výsledkem je řešení c). Výsledná posloupnost musí obsahovat 4 členy 2T1, 5 členů 3T1 a 9 členů T2 v pořadí: T2;3T1;T2;2T1;T2;3T1;T2;2T1;T2;3T1;T2;2T1;T2;3T1;T2;2T1;T2;3T1 Z výsledku vyplývá, že řešení vede na poměrně složité posloupnosti už v případě n = 8 a složitost samozřejmě roste s rostoucím n.

4

Realizace syntezátoru

Syntezátor z obr. 1 byl realizován mikrokontrolérem MC9S08QG8 (Freescale). Byl naprogramován 8 fázový generátor pomocí 8 hexadecimálních čísel, uložených v paměti [F0 E1 C3 87 0F 1E 3C 78], která se přepínala frekvencí fCLK = 1 kHz a 8-vstupový multiplexer naprogramovaný jako posloupnost hexadecimálních čísel, které má vždy jen jednu

Obr. 11. Rozdělení pulzů na výstupu realizovaného syntezátoru pro FW = 32 a parametry n = 8, r =3 a fCLK = 1 kHz. V dolní části je frekvenční spektrum signálu fFA, tj. signál na výstupu klopného obvodu D.

5

Úpravy spektrálních vlastností syntezátoru

Spektrální vlastnosti syntezátoru lze jistým způsobem ovlivnit přičítáním/odčítáním vhodné posloupnosti čísel k vstupnímu ladícímu číslu. Blokové schéma úpravy syntezátoru je na obr. 12, dále pak výsledky simulací. Na obr. 13 je frekvenční spektrum syntezátoru bez úpravy. Na obr. 14



6

je frekvenční spektrum v případě, že se použije vhodná náhodná posloupnost s nulovou střední hodnotou. Z obr. 14 je vidět podstatné zlepšení spektrálních vlastností syntezátoru.

Hodiny

Redukce n

Modulační funkce

Ladící číslo FW

dS

na vstupu. Na obr. 15 je simulace frekvenčních spektra s rozprostřenou částí. Vhodnou volbou posloupnosti se dá dosáhnout dalších úprav spektrálních vlastností [24-26].

Registr n n

n

Součet

Obr. 12. Princip úpravy spektrálních vlastností syntezátoru přičítáním, odčítáním vhodné posloupnosti.

Obr. 15. Výsledek simulace frekvenčního spektra syntezátoru vhodnou posloupnosti pro dosažení rozprostření.

6

Kombinace syntezátoru s fázovým závěsem

Syntezátor typu FA lze kombinovat s fázovým závěsem. Cílem je potlačení rušivých spektrálních čar, které vznikají tím, že výstupní pulzy u základní verze syntezátoru (dle obr. 1) mají pro určité hodnoty FW různé délky period (tab. 2). Jsou však hodnoty FW, kdy výstupní signál má jen jednu periodu, pro n = 5, r = 3 (viz tab. 2), např. [0; 4; 8; 12; 16;…28]. Toho je využito u kombinovaného syntezátoru PLL_FA dle obr. 16. Vhodnou kombinací hodnot děliček frekvence k1 až k3 a ladícího čísla FW lze dosáhnout požadovaných výstupních frekvencí fO [27].

FA

FW

Obr. 13. Výsledek simulace frekvenčního spektra syntezátoru bez úpravy vstupního ladícího čísla.

fr

N

÷k1

FFD

DP

N_fáz_NRO

f FA

÷ k3

fO

f NRO

÷k 2 Obr. 16. Blokové schéma frekvenčního syntezátoru, kde je použita kombinace fázového závěsu a FA. FFD je frekvenční-fázový detektor, DP je dolní propust, N_fáz_NRO je N-fázový napěťově řízený oscilátor, k1 až k3 jsou děličky frekvence, fr je referenční frekvence, fNRO je frekvence napěťově řízeného oscilátoru, fFA je výstupní frekvence syntezátoru FA, fO je frekvence za děličkou a FW je ladící číslo.

Obr. 14. Výsledek simulace frekvenčního spektra syntezátoru po úpravě vstupního ladícího čísla přičítáním/odčítáním vhodné posloupnosti s nulovou střední hodnotou.

Při aplikacích však není vždy cílem úprava spektrálních vlastností směrem k úzké spektrální čáře. Za určitých okolností se naopak požaduje rozprostřené spektrum, které výrazné spektrální čáry nemá. Také toho lze dosáhnout u prezentovaného syntezátoru přičítáním vhodné posloupnosti

V synchronizmu musí být frekvence na vstupech FFD stejné:

f r f NRO . = k1 k2

(18)

Použitím vztahu (5) a (18) vyjde po úpravách výstupní frekvence fFA (tj. fMUX/2) dle (19)

f FA =

1 k2 2n fr 2 k1 FW

(19)



a po vydělení frekvence hodnotou k3 je fO

fO = f FA / k3 .

(20)

Další typ syntezátoru PLL_FA je obr. 17. Je použito stejného principu jako v předchozím případě, je však použito fázového závěsu se zlomkovou frekvencí, přičemž se využívá děličky frekvence, jejíž dělící poměr se mění mezi (X a X+1), která je řízena Σ-∆ modulátorem s řídícím číslem Q [28, 29].

FA

FW fr

DP

jeho výstupy na multiplexer a výstup multiplexeru přes děličku frekvence (s dělícím poměrem D) na druhý vstup fázového detektoru. Výstupem celého syntezátoru je signál z obvodu, který generuje pulzy na nástupních hranách N-fázového NŘO generátoru. Ostatní bloky, sčítačka a registr jsou shodné jako u obvodu dle obr. 1.

f FA

N

FFD

7

N_fáz_NRO

f NRO

÷X / X + 1

Q

Σ−∆

Obr. 19. Závislost výstupní frekvence syntezátoru dle obr. 18 s parametry (N = 8, n = 5, fR = 0,5) na řídícím čísle FW.

Obr. 17. Modifikovaná verze frekvenčního syntezátoru, kde je použita kombinace fázového závěsu a FA. Princip je stejný jako na obr. 16, ve zpětné vazbě fázového závěsu je však použito řízené děličky (X a X+1), která je řízena Σ-∆ modulátorem s řídícím číslem Q.

Ref. Fázový detektor f f MUX CLK R D

Dolní propust

VVCO N fázový gener.

MUX

VCO r Kombinace nást. hran

Redukce n

fOUT výstup

Registr

Vstupní číslo FW

n n

f MUX

Dělička frekvence

m(t )

Obr. 20. Frekvenční spektrum syntezátoru dle obr. 18 s parametry (N = 8, n = 5, fR = 0,5) pro řídící číslo FW = 25.

V zasynchronizovaném stavu musí platit, že frekvence signálů na vstupech fázového detektoru musí být stejné, tedy fR =

n

Sčítačka

Obr. 18. Další verze syntezátoru FA kombinovaného s fázovým závěsem. Ref. CLK – generátor referenční frekvence, Fázový detektor, Dolní propust - dolnopropustný filtr (Butterworth), N-fázový generátor VCO - napěťově řízený oscilátor, Dělička frekvence, Kombinace nástupních hran - kombinační obvod generující pulzy na nástupních hranách N-fázového oscilátoru VCO.

Na obr. 18 je blokové schéma další verze kombinovaného syntezátoru [30]. Zdroj referenční frekvence fR je připojen na jeden vstup fázového detektoru, výstup je přiveden přes dolnopropustný filtr na N-fázový napěťově řízený generátor,

f MUX , D

(21)

kde D je číslo, kterým dělí dělička frekvence. Z předchozího vztahu vyplývá, že na výstupu multiplexeru je frekvence

f MUX = f R D .

(22)

Pro frekvenci fVCO a FW∈〈2n-r, 2n-1〉 je na výstupu multiplexeru frekvence

fVCO = f R D

FW 2n

.

(23)

Výsledná výstupní frekvence fOUT na výstupu kombinačního obvodu, který generuje pulzy na nástupních hranách N-fázového napěťově řízeného oscilátoru, je N-krát vyšší než frekvence fVCO dle (23), tj. výstupní frekvence syntezátoru FA s fázovým závěsem je dána dle (24)


8

fOUT f R DN =

FW 2n

pro 2n − r ≤ FW < 2n .

(24)

Při simulaci tohoto syntezátoru bylo použito Butterwortova dolnopropustného filtru 5 řádu se zlomovou frekvencí 1,24 Hz, frekvence referenčního oscilátoru byla fR = 0,5 Hz, n = 5 a r = 3 (N = 8). Na obr. 19 je výsledná závislost výstupní frekvence na řídícím čísle FW. Na obr. 20 je spektrum výstupního signálu pro hexadecimální ladící číslo FW = 25. Je nutno si uvědomit to, že výstupní signál je obdélníkový, a proto obsahuje další spektrální čáry. Výstupní frekvence byla dle (24) fOUT=12,5 Hz. Na obr. 21 je odezva frekvence na skokovou změnu řídícího čísla při použití Butterworthova dolnopropustného filtru 5. řádu.

Obr. 21. Časová odezva frekvence syntezátoru dle obr. 18 s parametry (N=8, n=5, fR=0,5) a Butterworthovým dolnopropustným filtrem 5. řádu na skokovou změnu ladícího čísla.

Ve všech případech kombinace syntezátoru typu FA s fázovým závěsem vyplývá, že sice dojde k zlepšení spektrálních vlastností, ovšem za cenu zhoršení dynamiky vlivem použití dolnopropustného filtru.

7

Závěr

V příspěvku byl proveden teoretický rozbor vlastností frekvenčního syntezátoru, pracujícího na principu zpětnovazební sčítačky, především odvození posloupnosti výstupních pulzů. Teoretické závěry byly doplněny simulacemi, dále byl syntezátor realizován a výsledky měření na realizovaném vzorku potvrdily správnost teorie i simulací. Je třeba poznamenat, příspěvek není ani zdaleka vyčerpávající. Vývoj a další modifikace tohoto syntezátoru se stále objevují v literatuře a je zde stále otevřená cesta k dalším výzkumům.

Poděkování Tento výzkum byl podporován Evropským regionálním vývojovým centrem a ministerstvem vzdělávání, mládeže a sportu České republiky a Regionálním inovačním centrem pro elektrotechniku (RICE), projekt č. CZ.1.05/2.1.00/03.0094.

Literatura [1] Best, R. E. Phase-Locked Loops: Theory, Design and Application, 3rd ed. New York, NY: McGraw-Hill, 1997.


[2] Lee, J., Kim, B. A low-noise fast-lock phase-locked loop with adaptive bandwidth control. IEEE Journal of SolidState Circuits, vol. 35, no. 8, Aug. 2000, p. 430–438. [3] Kroupa, V. F. Direct Digital Frequency Synthesizers. New York, NY: Wiley-IEEE Press, 1998. [4] Vankka, J., Halonen, K. Direct Digital Synthesizers: Theory, Design and Applications. New York, NY: Springer 2006. [5] Mair, H., Xiu, L. An architecture of high-performance frequency and phase synthesis. IEEE J. Solid-State Circuits, June 2000, vol. 36, no. 6, p. 835–846. [6] Xiu, L. The Concept of Time-Average-Frequency and Mathematical Analysis of Flying-Adder Frequency Synthesis Architecture. IEEE Circuits and Systems Magazine, Sept. 2008, p. 27–51. [7] Xiu, L. Some Open Issues Associated with the New Type of Component: Digital-to-Frequency Converter. IEEE Circuits and Systems Magazine, Sept. 2008, p. 90–94. [8] Xiu, L. A Flying-Adder PLL Technique Enabling Novel Approaches for Video/Graphic Applications. IEEE Trans. on Consumer Electronics, 2008, vol. 54, p. 591– 599. [9] Xiu, L., Zhihong, Y. A New Frequency Synthesis Method Based on Flying-Adder Architecture. IEEE Trans. Circuits Syst. II, Analog Digit. Signal Processing, 2003, vol. 50, no. 3, p. 130–134. [10] Xiu, L., You, Z. A Flying-Adder architecture of frequency and phase synthesis with scalability. IEEE Trans. on VLSI, Oct. 2002, p. 637–649. [11] Xiu, L., You, Z. A new frequency synthesis method based on Flying-Adder architecture. IEEE Trans. on Circuits & Systems II, Mar. 2003, p. 130–134. [12] Xiu, L., Li, W., Meiners, J., Padakanti, R. A Novel All Digital Phase Lock Loop with Software Adaptive Filter. IEEE Journal of Solid-State Circuits, vol. 39, no. 3, Mar. 2004, p. 476–483. [13] Xiu, L., You, Z. A flying-adder frequency synthesis architecture of reducing VCO stages. IEEE Trans. on VLSI, vol. 13, no. 2, Feb. 2005, p. 201–210. [14] Xiu, L. A flying-adder on-chip frequency generator for complex SoC environment. IEEE Trans. on Circuits & Systems II, vol. 54, no. 12, Dec. 2007, p. 1067–1071. [15] Xiu, L. A flying-adder PLL technique enabling novel approaches for video/graphic applications. IEEE Trans. on Consumer Electronics, vol. 54, no. 2, May 2008. [16] Sotiriadis, P. Theory of Flying-Adder Frequency Synthesizers, Part I: Modeling, Signals’ Periods and Output Average frequency. IEEE Trans. on Circuits and Systems—I, 2010, vol. 57, no. 8, p. 1935–1948. [17] Sotiriadis, P. Theory of Flying-Adder Frequency Synthesizers, Part II: Time and Frequency Domain Properties of the Output Signal. IEEE Trans. on Circuits and Systems—I, 2010, vol. 57, no. 8, p. 1949–1963. [18] Sotiriadis, P. Exact Spectrum and Time-Domain Output of Flying-Adder Frequency Synthesizers. IEEE Trans. on Ultrasonics, Ferroelectrics, and Frequency Control, vol. 57, No. 9, Sep. 2010, p. 1926–1935.



[19] Sotiriadis, P. Timing and Spectral Properties of the Flying-Adder Frequency Synthesizers. IEEE Int. Frequency Control Symposium, 2009 Joint with the 22nd European Frequency and Time forum. Digital Object Identifier: 10.1109/FREQ.2009.5168293, 2009, p. 788–792. [20] Sotiriadis, P. All-digital frequency and clock synthesis architectures from a signals and systems perspective, current state and future directions. Proc. of 2010 IEEE Int. Symposium on Circuits and Systems (ISCAS), Digital Object Identifier: 10.1109/ISCAS.2010.5537938, 2010, p. 233–236. [21] Štork, M. Syntezátor frekvence založený na principu zpětnovazební sčítačky. Sdělovací technika, č. 3, 2012, s. 5–8. [22] Štork, M. Flying Adder Principle Frequency Synthesizer. ELECO 2011 7th International Conference on Electrical and Electronics Engineering, 1-4 December, Bursa, Turkey, p. 141–144. [23] Chang, H., Hua, H., Liu, S. I. A spread spectrum clock generator with triangular modulation, IEEE J. Solid-State Circuits, vol. 38, Apr. 2003, p. 673–676. [24] Damphousse, S., Ouici, K., Rizki, A., Mallinson, M. All digital spread spectrum clock generator for EMI reduction. IEEE Journal of Solid-State Circuits, vol. 42, no. 1, Jan. 2007, p. 145–150. [25] Sotiriadis, P. Diophantine Frequency Synthesis for FastHopping, High-Resolution Frequency Synthesizers. IEEE Transactions on Circuits and Systems—II: Express Briefs, vol. 55, no. 4, April 2008, p. 374–378. [26] Sotiriadis, P. Spurs suppression and deterministic jitter correction in all-digital frequency synthesizers, current state and future directions. 2011 IEEE International Symposium on Circuits and Systems (ISCAS), Digital Object Identifier: 10.1109/ISCAS.2011.5937592 Publication Year: 2011, p. 422–425. [27] H. Mair, L. Xiu. An architecture of high-performance frequency and phase synthesis. IEEE J. Solid-State Circuits, vol. 35, no. 6, June 2000, p. 835–846. [28] Mair, H., Xiu L, and Fahrenbruch, S. A. Precision frequency and phase synthesis, U.S. Patent 6 329 850, Dec. 11, 2001. [29] Riley, T. A. D., Copeland, M. A., Kwasniewski, T. A. Delta-Sigma modulation in fractional-n frequency synthesis. IEEE J. Solid-State Circuits, vol. 28, May 1993, p. 553–559. [30] Štork, M. Fractional Frequency Synthesizers Based on Flying Adder Principle Description and Simulations Results. Recent Researches in Circuits, Systems and Signal Processing, WSEAS, Corfu, ISBN: 978-1-61804017-6, 2011, p. 118–123.

9

Dodatek V tomto dodatku je jednoduchý program v jazyce MATLAB pro výpočet a zobrazení výstupní posloupnosti pulzů. Vstupními údaji jsou: Požadovaný počet výstupních pulzů, ladící číslo, počet bitů registru a redukovaný počet bitů, který je použit pro řízení multiplexeru. Výstupem je časové rozložení pulzů na výstupu multiplexeru. % Program pro výpočet a zobrazeni výstupní posloupnosti clear all; close all; % Vstupní údaje %=========== Poc_pulzu=10; % Požadovaný počet pulzů, které se zobrazí FW=7; % Ladící číslo Pocet_bitu_registru=5; % Počet bitů registru Reduk_pocet_bitu=3; % Redukovaný počet bitů %====Konec vstupních údajů===== Reg=2^ Pocet_bitu_registru; Redukce= 2^Reduk_pocet_bitu; Pomer_zkrac=Reg/Redukce; i=0:1:Poc_pulzu; y=fix(mod(FW*i,Reg)/Pomer_zkrac); yy=mod(diff(y),Redukce); yz=yy==0; yz=Redukce*yz; yy=yy+yz; tx=cumsum(yy); %vypocte se cas pulzu tx pulz=ones(1,length(tx)); figure; stem(tx,0.95*pulz,'LineWidth',2); grid on; % Konec programu

TEORIE A VLASTNOSTI SYNTEZÁTORU FREKVENCE ZALOŽENÉHO NA PRINCIPU ZPĚTNOVAZEBNÍ SČÍTAČKY

Recommend Documents