REGISTERS • Een groep van flipflops om data te stockeren – bufferregisters: om gegevens tijdelijk op te slaan – schuifregisters: de inhoud verschuift doorheen de flipflops • Synchrone schakeling • Kan opgebouwd worden met D-FF, JK-FF, (SR-FF) • 4 basistypes – – – –
parallel in - parallel uit parallel in - serie uit serie in - parallel uit serie in - serie uit
Registers 1
DIGITALE ELEKTRONICA 1PBa-ELO/ICT
parallel in - parallel uit bufferregister
• De klok bepaalt het moment waarop de data geladen worden. • Mogelijke bijkomende ingangen: – clock enable » bepaalt wanneer er mag geladen worden – clear » wist alle data – output enable » bepaalt wanneer de output beschikbaar is; anders tri-state
Registers 2
D0
1D
Q0
C1 D1
1D
Q1
C1 D2
1D
Q2
C1 D3 CLK
1D
Q3
C1
DIGITALE ELEKTRONICA 1PBa-ELO/ICT
Symbolen voor bufferregisters – Klok – klok enable – clear – output enable zijn gemeenschappelijk en komen dus in het gemeenschappelijk controleblok.
9
C1
11
1
R
1
3
C1 R
2
3
4
5
4
5
6
7
7
6
11
10
8
9
13
12
13
12
15
14
15
17
16
18
19
1D
14
74174
1D
2
74273
Voorbeelden van TTL-IC’s met klok en Clear in het gemeenschappelijke controleblok
9
C1
1
R 4
2
1D
3
5
7
12
10
6
Voorbeeld van een register met de Q en de Q uitgang.
11 15
13
14
74175
Registers 3
DIGITALE ELEKTRONICA 1PBa-ELO/ICT
(output) enable en tristate EN stuurt de tri-state uitgangen
• Enable = laag » data op de uitgang aanwezig
1 11
3
• Enable heeft enkel invloed op de sturing van de uitgangen en heeft geen enkele invloed op de interne werking
C1
2
3
4
5
4
5
7
6
7
6
8
9
8
9
13
12
13
12
14
15
14
15
17
16
17
16
18
19
18
19
1D
74LS373
Transparante latch Registers 4
EN
11
C1
• Enable = hoog » uitgang in tristate
1
EN
1D
2
74LS374
Edge triggered FF DIGITALE ELEKTRONICA 1PBa-ELO/ICT
Tri-state uitgang met Enable ingang • ‘normale’ TTL-uitgang = TOTEMPOLE structuur » uitgangen mogen NIET met elkaar verbonden worden
• ‘speciale’ TTL-uitgangsstructuren: – open collector uitgang – 3-state uitgang » als verschillende uitgangen BEURTELINGS met dezelfde signaallijn moeten verbonden kunnen worden - bv. BUS-structuur µP » uitgang kan 3 verschillende toestanden aannemen: L, H of Hi-Z » Hi-Z = hoog-impedant : in dit geval is de uitgang als het ware losgekoppeld van de signaallijn » ENABLE-ingang zet de uitgang in ENABLE (geeft dan H of L uit) of in DISABLE (Hi-Z, losgekoppeld) 1
EN 1 0
EN
IEC-symbool Registers 5
DIGITALE ELEKTRONICA 1PBa-ELO/ICT
Schmitt-trigger • Om ingangen minder gevoelig te maken voor storingen kunnen we een hysteresis voorzien. • Deze hysteresis wordt bekomen aan de hand van een Schmitttrigger schakeling
Schmitt-trigger symbool
Uuit
Uuit
5
5
hysteresis-lus
0 0
1,1V
5
Uin
0 0
UTH+=1,7V
5
Uin
UTH-=0,9V
gewone karakteristiek Registers 6
Schmitt-trigger karakteristiek DIGITALE ELEKTRONICA 1PBa-ELO/ICT
Load ingang (clock enable) • Het is niet altijd nodig (of wenselijk) dat bij elke klokcyclus nieuwe data in het geheugen weggeschreven worden. • Load of clock enable zal bepalen wanneer er data opgeslagen wordt.
&
klok in
– Kan door and tussen load en klok » geeft vertraging op de klok » ‘gated clock’ » deugt eigenlijk niet ! – Kan door multiplexer op de data ingang » snellere en betere oplossing » blijft volledig synchroon
klok naar register
LOAD
0
DATA
MUX
LOAD
Registers 7
Q
1D
1 G0 1
C1 CLK
DIGITALE ELEKTRONICA 1PBa-ELO/ICT
Voorbeelden LOAD ingangen
CLOCK ENABLE CLOCK
1
G1
1
G1
9
9
1C2
11
1C2
10
& C1
7 3
2
3
4
5
4
5
6
7
7
6
11
10
8
9
13
12
13
12
14
14
15
14
15
13
4
17
16
12
5
18
19
11
6
2D
2D
2 1
& EN
2 15
74LS378
74LS377
Registers 8
R 1D
3
74LS173
DIGITALE ELEKTRONICA 1PBa-ELO/ICT
Bidirectionele buffer (transceiver) • Bestaat uit 2 tristate buffers die antiparallel geschakeld zijn
11
G3
1
3EN1 3EN2
– Eén register is hoog-impedant en de andere is actief
2
2
18
1
• Controle-signaal bepaalt de richting van de data • Vooral bruikbaar in micro-processor gerichte toepassingen • Transceiver = transmitter + receiver
3
17
4
16
5
15
6
14
7
13
8
12
9
11
74LS245
Merk op: Bidirectionele buffers zijn alleen maar (stroom)buffers! Ze hebben geen onthoudfunctie, het zijn geen geheugenschakelingen en dus ook geen registers! Registers 9
DIGITALE ELEKTRONICA 1PBa-ELO/ICT
Serie in - parallel uit (SIPO) schuifregister • Uitvoering met D-flipflops – kan ook met JK- of SR-FF die geschakeld zijn als D-FF – laatste bit gaat verloren
• Toepassingen in – vermenigvuldigers – communicatie (serieel naar parallel omzetting)
QA DIN
1D C1
QB 1D C1
QC 1D C1
QD 1D C1
CLK
Registers 10
DIGITALE ELEKTRONICA 1PBa-ELO/ICT
Praktische uitvoering : IC 74LS164
OUTPUTS VCC
• Ingang is ontdubbeld • Clear is voorzien
14
1 A
QH
QG
QF
QE
13
12
11
10
CLEAR
2
3
4
5
6
B
QA
QB
QC
QD
SERIAL INPUTS
CLOCK
9
8
7 GND
74164
OUTPUTS
CLEAR CLOCK
SERIAL INPUTS
CLR R
A
CLR R
Q
CLK
B
S
CLR R
Q
CLK Q
CLK
S
Q
S
R
Q
Q
S
QC
CLR R
Q
CLK
CLK
QB
QA
CLR
CLR R
Q
S
Q
CLR R
Q
CLK Q
QD
S
QE
CLR R
Q
CLK Q
S
QF
Q
CLK Q
S
Q
QH
QG
OUTPUTS
Registers 11
DIGITALE ELEKTRONICA 1PBa-ELO/ICT
Symbool en timing 74LS164 SRG8 8
C1/→
9
UCC=14 GND=7
R
CLEAR
SERIAL INPUTS
1 2
&
1D
A B CLOCK
3 QA
4
QB
5 6
QC
OUTPUTS
QD
10
QE
11
QF
12
QG QH
13
74LS164
Registers 12
CLEAR
CLEAR
DIGITALE ELEKTRONICA 1PBa-ELO/ICT
Serie-parallel in - serie-parallel uit schuifregister : 74LS96
SRG5 16
(LOAD)
C1/→
8
G2 9
PRESET B
OUTPUT A
PRE SERIAL INPUT
S
3
1D
S
Q
2S
14
PRE S
Q
CLK
R
Q CLR
OUTPUT E
PRE S
Q
CLK
R
OUTPUT D
PRE S
Q
CLK
R
2S
PRESET E
OUTPUT C
PRE Q
CLK
15
PRESET D
OUTPUT B
CLR
2
PRESET C
PRESET ENABLE
GND=7
R
1
PRESET A
UCC=14
R
Q CLR
Q
CLK R
Q CLR
Q CLR
CLEAR
4
13
6
11
7
10
CLOCK
LOAD altijd laten voorafgaan door CLEAR (parallelle ingangen zijn geen DATA-ingangen, maar PRESET-ingangen)
74LS96
Registers 13
DIGITALE ELEKTRONICA 1PBa-ELO/ICT
Serie in - serie uit schuifregister UCC=5
SRG8 12
&
GND=10 13
1D
11
14 9
C1/→ 74LS91
A S
B SERIAL INPUTS
Q
CLK R
S
Q
CLK Q
R
S
Q
CLK Q
R
S
Q
CLK Q
R
S
Q
CLK Q
R
S
Q
CLK Q
R
S
Q
CLK Q
R
S
Q
QH
Q
QH
CLK Q
R
CLOCK
Registers 14
DIGITALE ELEKTRONICA 1PBa-ELO/ICT
Bidirectioneel schuifregister SRG4 S0
9
S1
10
CLK
11
CLR SISR
PARALLEL INPUTS
SISL
U CC=16 GND=8
0
S1
S0 mode
C4/1/2
0
0
M0
no operation
R
0
1
M1
shift right
1
0
M2
shift left
1
1
M3
sync.paral.load
M0 1 3
1
2
1,4D
3
3,4D
15
4
3,4D
14
5
3,4D
13
6
3,4D
12
7
2,4D
werking
74LS194 Registers 15
DIGITALE ELEKTRONICA 1PBa-ELO/ICT
Bidirectioneel schuifregister SHIFT RIGHT SERIAL INPUT (2)
PARALLEL INPUTS B (4)
A (3)
C (5)
D (6)
SHIFT LEFT SERIAL INPUT (7)
S0 (9) S1 (10)
CLOCK CLEAR
(11) (1) R CLR
R CLR
R CLR
CLK
CLK
CLK
S
Q
S
QA (15) Registers 16
Q
S
QB (14)
R CLR CLK
Q
S
QC(13)
Q
QD (12)
PARALLEL OUTPUTS DIGITALE ELEKTRONICA 1PBa-ELO/ICT
Ringteller CLK 0 1 2 3 4 5
QA 1 0 0 0 1 0
QB 0 1 0 0 0 1
QC 0 0 1 0 0 0
1
QD 0 0 0 1 0 0
4
5
6
7
8
9
QA QB QC QD
QB
QD
QC
1D
C1
3
CLK
QA
1D
2
1D
C1
1D
C1
C1
CLK Registers 17
DIGITALE ELEKTRONICA 1PBa-ELO/ICT
Gekruiste ringteller of Johnsonteller CLK
Q A 0 1 1 1 1 0 0 0 0
0 1 2 3 4 5 6 7 8=0
Q
B 0 0 1 1 1 1 0 0 0
Q C 0 0 0 1 1 1 1 0 0
1
Q D 0 0 0 0 1 1 1 1 0
C1 1K
3
4
5
6
7
8
9
QA QB QC QD
QA
1J
2
CLK
QB
1J C1 1K
QC
1J C1 1K
QD
1J C1 1K
CLK Registers 18
DIGITALE ELEKTRONICA 1PBa-ELO/ICT
Johnsonteller 74HC4017 (10 deler) (13) CLKEN CLK (14)
(3) Y0
CLR (15) (2) Y1 (4) Y2 (7) Y3 (10)
Trukkendoos voor verboden toestanden
Y4 (1) Y5 (5) Y6 (6) Y7 (9) Y8 (11) Y9 (12) CO
Registers 19
DIGITALE ELEKTRONICA 1PBa-ELO/ICT
Johnsonteller 74HC4017 (10 deler) CLEAR CLOCK ENABLE Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 CARRY OUTPUT
CTRDIV10/ DEC 0 1 CLKEN
13
&
2 +
CLK
3
14
4
15
Y0
2
Y1
4 7 10
Y2 Y3 Y4
5
1
Y5
6
5
Y6
7 CLR
3
6
Y7
8
9
Y8
9
11
Y9
CT<5
12
CT=0
CARRY
74HC4017
CLEAR
COUNT
COUNT INHIBIT
Registers 20
DIGITALE ELEKTRONICA 1PBa-ELO/ICT
