Naam Student:
Studentnummer:
Tentamen Engineering 2011/2012: Opleiding: ESE, HAN Digitaal Signaal Ontwerpen Vakcode: DSO deel 2 Lokaal:
Opl.variant: vt 26 januari 2012
Groep/Klas: ES2 Tijd: 13:30 – 15:00
Docent: RZB
Aantal tentamenbladen: 7
Benodigd papier:
Toegestane hulpmiddelen:
Uitwerkingen op opgaveblad
(Programmeerbare) rekenmachine
Tentamen mag niet behouden worden
Kladpapier
Bijzonderheden: • Op de plaatsen ……. kan een antwoord ingevuld te worden • Gebruik van dit tentamen als invulblad is verplicht
Vraag 1 (5 punten)
Indicator C3.1
Er wordt een structurele test uitgevoerd op een PCB met als resultaat dat er geen stuck-at fouten in zitten. Ondanks dit resultaat zit er een latente fout in deze PCB. Verklaar waarom deze fout niet gedetecteerd wordt. Antwoord: Een latente fout is is een defect wat aanwezig is maar nog niet meetbaar. Dat gebeurt pas na veroudering of verandering van omgevingsparameters als temperatuur, kracht, trilling.
Vraag 2 (5 punten)
Indicator C3.1
Een digitale synchrone sequentiële schakeling heeft 4 ingangen, 4 uitgangen en een registercounter die van 0 tot 255 kan tellen. Wat is het maximum aantal testvectoren van de geminimaliseerde implementatie van deze schakeling en hoeveel bits heeft de lengte van elke testvector? Antwoord: N = 4, M = 4, T = 0-255 = 8. Max. aantal testvectoren: 2^(N+T) = 2^12 = 4096 Lengte tv: 4 + 4 + 8 = 16 bits
1
Naam Student:
Studentnummer:
Vraag 3 (10 punten)
Indicator C2.1
Voeg aan het IC de hardwareonderdelen toe die nodig zijn voor boundaryscan. Gebruik alle onderdelen uit onderstaan de lijst. Ook dienen alle verbindingen tussen deze onderdelen getekend te worden. 1. 2. 3. 4.
TAP controller. Bypass register. Instructie register. Dataregister.
5. 6. 7. 8.
TDI. TMS. TDO. TCK.
9. Multiplexer.
4
9
Vraag 4 (5 punten)
Indicator C2.1
Je hebt voor een schakeling een IC aangeschaft en op een juiste manier op een printplaat gesoldeerd. De schakeling functioneert niet. Na onderzoek blijkt als oorzaak het IC defect te zijn. Wat is de meest verklaarbare reden waarom dit IC niet meer werkt? Antwoord: ESD tijdens het handling proces of door de gebruiker.(5 punten) Montage van het component (overhitting solderen)(4 punten) Onjuiste montage (1 punt) Onjuist gebruik (1 punt) Fout getest (1 punt) Defect IC geleverd (1 punt) Transport defect geraakt ( 1 punt) Geen volledige testdekking (1 punt)
2
Naam Student:
Studentnummer:
Vraag 5 (5 punten)
Indicator C3.1
Wat is het verschil tussen een functionele fout en een structurele fout in een digitale schakeling? Geef van elk een voorbeeld. Antwoord: Een functionele fout is een onjuiste realisatie van een eisen/specificaties en die je vindt door een functionele test uit te voeren: bv, de CRC waarde van een frame wordt onjuist berekend. Een structurele fout is een defect die je vindt door een structurele test uit te voeren: de uitgang van een poort in de CRC checker is Stuck-At 1. Vraag 6 (5 punten)
Indicator C3.1
Wat betekent faultcollapsing van een testvector voor een digitale schakeling en welk voordeel heeft dit effect? Antwoord: Het samenvallen van Stuck-At fouten onder 1 testvector. Als het resultaat juist is komt geen enkele van de samenvallende fouten voor. Minder testvectoren nodig voor maximale testdekking.
Vraag 7 (5 punten)
Indicator C3.3
Hoeveel processor operaties moeten worden uitgevoerd om de foutdekking van een schakeling te bepalen als we een parallelle benadering van foutsimulatie uitvoeren op een combinatorische schakeling met onderstaande netliststructuur:
A B
OR
X
OR
R OR
C D
AND
E F
AND
Q
Y
Z
Er wordt een processor gebruikt waarmee parallel operaties uitgevoerd kunnen worden op twee registers van 23 bits. Geef de berekening in het kader: Berekening: 11 verbindingen met ieder twee SA fouten + 1 maal zonder fouten is 23 bitwise operaties per instructie: Het aantal instructies is: x=aORb, y=cANDd, z=eANDf, r=xORy , q=rORz, => 5 Het aantal testvectoren is 2^6= 64 Per tv zijn er 5 operaties nodig om de foutdekking te bepalen: totaal 64*5 = 320 operaties 3
Naam Student:
Studentnummer:
Vraag 8 (5 punten)
Indicator C3.2
Geef de twee belangrijkste redenen om voor het structureel testen van een PCB boundary scan te gebruiken in plaats van een traditioneel “Bed of nails”? Antwoord: 1) Bij meerlaagsprintopbouw zijn structurele testen mogelijk. 2) Miniaturisering componenten. 3) Complexiteit ICs. 4) BGA componenten kun je bereiken. 5) Je test meer mogelijke defecten. 6) storinggevoeligheid ( 1 punt) 7) IC intern testbaarheid (1 punt)
Vraag 9 (10 punten)
Indicator C3.3
X
NAND
A B
NOR
NAND
C D
Q Alle ingangs combinatie
Y
A B Q
A0 A1 B0 B1 Q0 Q1
0 0 1 1 0 1 0 1 1 1 1 0 1 1 1 1 * 1
1 * 1 1 * 1
1 1 1 * * 1
* 0 * 0 0 *
Alle ingangs combinaties Verwachte uitgangs combinatie Opsomming van mogelijke SA fouten die kunnen optreden
A B Q
A0 A1 B0 B1 Q0 Q1
D Verwachte uitgangs combinatie Opsomming van mogelijke SA fouten die kunnen optreden
Q
A0 A1 B0 B1 C0
NOR
NAND
Verwachte uitgangs combinatie Opsomming van mogelijke SA fouten die kunnen optreden
B C
Gegeven de schakeling hierboven afgebeeld. Vul eerst hieronder de faultcollapsing tabellen in van de NAND en de NOR functie. Vul dan de lege cellen in de hiernaast gegeven tabel in, waarin enkelvoudige SA1/0 fouten optreden voor de gegeven testvector ABCD = 0111. OEPS Wanneer het mogelijk is een fout te detecteren geef je dat aan met een sterretje (*), anders de verwachte logische waarde.
Alle ingangs combinaties
A
C1
0 0 1 1 0 1 0 1 1 0 0 0 1 * 1 * * 1
0 0 * 0 0 *
* 0 0 0 0 *
0 0 0 0 0 *
D0 D1 X0 X1 Y0 Y1 Q0 Q1
0 1 0 1 0
0 1 1 1 0
0 0 0 0 0 0 0 0 0 0 0 0 0 *
0 * 0 0 0 0 0 0 * 0 0 0 0 *
4
Naam Student:
Studentnummer:
Vraag 10 (5 punten)
Indicator C3.2
Leg uit wat je met de boundaryscan instructie “clamp” kunt doen in het kader van structureel testen. Geef een voorbeeld van zo’n test. Antwoord: Je kunt op die manier de output van een boundaryscan cel vastzetten op een logische waarde. Op deze manier kun je bv een IC isoleren van zijn omgeving zodat er geen beïnvloeding van optreedt voor een meting op overige componenten.
Vraag 11 (10 punten)
Indicator C3.3
Gegeven de schakeling uit vraag 9: a)
Vul in onderstaande tabel de ontbrekende waarden aan in de kolommen van de ingangen A, B, C, en D en de knooppunten X, Y en uitgang Q, als parallelle ‘fault simulation’ wordt toegepast. Op CPU bit 0 komen de waarden van de foutvrije simulatie bij de gegeven testvector ABCD = 0101. CPU bit 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14
SA fout A 0 SA0 op A 0 SA1 op A 1 SA0 op B 0 SA1 op B 0 SA0 op C 0 SA1 op C 0 SA0 op D 0 SA1 op D 0 SA0 op X 0 SA1 op X 0 SA0 op Y 0 SA1 op Y 0 SA0 op Q 0 SA1 op Q 0
B 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1
C 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0
D 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1
X 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1
Y 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1
Q 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1
b) Op basis van de door jou ingevulde tabel: Welke SA-fouten kunnen er gedetecteerd worden met de gegeven testvector? Antwoord: SA 1 op Q
5
Naam Student: Vraag 12 (10 punten)
Studentnummer: Indicator C3.2
Er wordt een EXTEST uitgevoerd op een printspoor tussen twee identieke, met boudaryscan uitgevoerde IC’s. Het boundaryscan dataregister heeft een totale lengte van 6 bits. Geef in het timing diagram de signalen TDI, TMS en de TAP controller toestanden (Tapstate) aan die een stuck-at 0 testen op het printspoor. Begin en eindig in de “Test logic reset” toestand. Neem aan dat toestanden veranderen op de neergaande flank van TCK en de EXTEST instructie al geladen is. (De keuze BSbits waartussen het printspoor ligt moet zelf gemaakt worden: ik kies 3 en 4)
TCK Tapstate
Test logic reset
r/i
sDR
e1DR uDR
cDR
sDR
e1DR uDR
cDR
sDR
sIR
TLR
TMS TDI(bv) Bit 3
Bit 4, stippellijn zou defect betekenen
Vraag 13 (10 punten)
Indicator C3.2
Input EXOR D-FF1
D-FF0
D-FF2
3-bit schuifregister EXOR
Bovenstaande MISR wordt gepreset op de binaire waarde 000 terwijl op Input de binaire waarde 1011 (MSB-LSB) wordt toegevoegd. Welke handtekening staat na 4 klokpulsen in het register van de D_FFs. Maak gebruik van de antwoordtabel Input value D-FF0 D-FF1 D-FF2 1 0 0 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 6
Naam Student:
Studentnummer:
VRAAG 14 (10 punten)
Indicator C3.3
Wanneer we concurrent ‘fault simulation’ toepassen op onderstaande schakeling; A=1 B=1 C=1 D=0
AND
E AND
G
OR F
kunnen we een fout lijst ontwikkelen zoals gegeven in onderstaande figuur: A=1 B=1 SA1 op A B=1
E=1 AND E0 AND E1
SA0 op E
1
F=1 A=1 SA1 op B SA0 op A B=1 A=1 SA0 op B C=1 D=0 SA1 op C D=0 C=1 SA1 op D SA0 op C D=0 C=1 SA0 op D
AND E2
E=1
1
SA0 op F E=1
AND E3
0
AND E4
0
F=1 SA1 op E F=1
OR F0
E=1 F=1 SA1 op F
OR F1
1
E=1 F=1
OR F2 OR F3 OR F4
1
0
E3 F=1 E4 F=1 E=1
1 F3
AND G0
G=1
AND G1
0
AND G2
0
AND G3
SA0 op G
AND G4
1
AND G5
1
AND G6
SA1 op G
AND G7
0
AND G8
0
AND G9
0
Vul de binaire waarden van de uitgangen E1 t/m 4, F1 t/m 4, G1, G2, G4 en G5 in en voeg nieuwe labels G toe die de propageerende labels E en F, inclusief hun binaire waarden. ******************************* EINDE**************************************
7
