Fakulta elektrotechnická. kompatibilních. Studijní program: Elektrotechnika a informatika strukturovaný bakalářský

ˇ e vysoké uˇcen´ı technické v Praze Cesk´ Fakulta elektrotechnická

ˇ VUT FEL katedra pocˇı´tacˇu˚ C

Bakaláˇrská práce

Nov´ e trendy v architektuˇ re procesor˚ u poˇ c´ıtaˇ c˚ u IBM PC kompatibiln´ıch Tomáˇs Hruˇska

ˇ Vedouc´ı práce: Ing. Ivan Simeˇ cek

Studijn´ı program: Elektrotechnika a informatika strukturovan´ y bakaláˇrsk´ y Obor: Informatika a v´ ypoˇcetn´ı technika kvˇeten 2009

ii

Podˇ ekov´ an´ı ˇ Mé podˇekov´ an´ı patˇr´ı vedouc´ımu projektu Ing. Ivanu Simeˇ ckovi, za jeho pomoc pˇri tvorbˇe mé bakaláˇrské pr´ ace. iii

iv

Prohl´ aˇ sen´ı Prohlaˇsuji, ˇze jsem svou bakal´ aˇrskou práci vypracoval samostatnˇe a pouˇzil jsem pouze podklady uvedené v pˇriloˇzeném seznamu. Nemám z´ avaˇzn´ y d˚ uvod proti uˇzit´ı tohoto ˇskoln´ıho d´ıla ve smyslu §60 Zákona ˇc. 121/2000 Sb., o právu autorském, o pr´ avech souvisej´ıc´ıch s právem autorsk´ ym a o zmˇenˇe nˇekter´ ych zákon˚ u (autorsk´ y z´ akon).

V Praze dne 10.5. 2009

.............................................................

v

vi

Abstrakt Práce popisuje vlastnosti procesor˚ u IBM/PC kompatibiln´ıch a vysvˇetlen´ı základn´ıch technologi´ı v tˇechto procesorech pouˇzit´ ych. Popsány jsou procesory firem Intel Corporation, Advanced Micro Devices (AMD), VIA Technologies a také dva samostatnˇe popsané procesory a to Cell procesor a procesor Xenon. V prvn´ı ˇc´ asti pr´ ace jsou pops´ any z´ akladn´ı vlastnosti uˇz existuj´ıc´ıch procesor˚ u od v´ yˇse zm´ınˇen´ ych firem a také dvou samostatnˇe zpracovan´ ych procesor˚ u. Dále jsou v této ˇcásti vysvˇetleny základn´ı architektury, které jsou pouˇzity v procesorech firem Intel Corporation a Advanced Micro Devices (AMD). ˇ aktuálnˇe existuj´ıc´ı, ˇci teprve plánované procesory od Ve druhé ˇc´ asti pr´ ace jsou uvedeny bud vˇsech tˇr´ı v´ yˇse zm´ınˇen´ ych firem. Jsou zde popsány jejich známé specifikace a také oˇcekávané vlastnosti, které by tyto procesory mˇely m´ıt. Dále jsou zde vysvˇetleny nové architektury, na kter´ ych tyto procesory budou postavené. Tˇret´ı ˇcást pr´ ace popisuje vytvoˇrené benchmarky, zp˚ usoby jak´ ymi tyto benchmarky pracuj´ı a ukazuje pˇr´ıklady dosaˇzen´ ych v´ ysledk˚ u.

Abstrakt Thesis describes the characteristics of processors IBM / PC compatible, and explanation of basic technologies used in these processors. There are described processors from companies Intel Corporation, Advanced Micro Devices (AMD), VIA Technologies, and also two separately described processors, they are the Cell processor and the processor Xenon. In the first part of the thesis are described the basic characteristics of existing processors, from the above mentioned companies as well as two separately processed processors. There are explained the basic architecture in this section, that are used in processors from companies Intel Corporation and Advanced Micro Devices (AMD). In the second part of the thesis are mentioned either currently existing or planned only processors from the three above mentioned companies. There are described their well known specifications and the expected features that these processors should have. There are also explained the new architecture on which these processors will be built. The third part of the work describes established benchmarks, the way these benchmarks work and shows examples of results achieved.

vii

viii

Obsah Seznam obr´ azk˚ u

xii

1 Teoretick´ yu ´ vod 1.1 Intel Corporation . . . . . . . . . . . . . . . . . . . . 1.1.1 Prvn´ı generace procesor˚ u . . . . . . . . . . . 1.1.2 P5 mikroarchitektura . . . . . . . . . . . . . 1.1.3 P6 mikroarchitektura . . . . . . . . . . . . . 1.1.4 Netburst architektura . . . . . . . . . . . . . 1.1.5 Core architektura . . . . . . . . . . . . . . . . 1.1.6 Nehalem architektura . . . . . . . . . . . . . 1.1.7 Atom architektura . . . . . . . . . . . . . . . 1.2 Technologie procesor˚ u Intel . . . . . . . . . . . . . . 1.2.1 P6 Family mikroarchitektura . . . . . . . . . 1.2.2 Intel Netburst architektura . . . . . . . . . . 1.2.3 Intel Core architektura . . . . . . . . . . . . . 1.2.4 Architektura Intel Atom . . . . . . . . . . . . 1.2.5 Architektura Intel Nehalem . . . . . . . . . . 1.2.6 SIMD instrukce . . . . . . . . . . . . . . . . . 1.2.6.1 SSE4 instrukˇcn´ı sada . . . . . . . . 1.2.7 Hyper-Threading technologie . . . . . . . . . 1.2.8 Multi-Core technologie . . . . . . . . . . . . . 1.2.9 Intel 64 architektura . . . . . . . . . . . . . . 1.2.10 Intel virtualization technologie . . . . . . . . 1.2.11 Intel IA64 technologie . . . . . . . . . . . . . 1.2.12 Pˇrehled z´ akladn´ıch vlastnost´ı procesor˚ u Intel 1.2.12.1 32 bitové procesory . . . . . . . . . 1.2.12.2 64 bitové procesory . . . . . . . . . 1.2.12.3 Itanium procesorová ˇrada . . . . . . 1.3 Advanced Micro Devices (AMD) . . . . . . . . . . . 1.3.1 AMD K5 architektura . . . . . . . . . . . . . 1.3.2 AMD K6 architektura . . . . . . . . . . . . . 1.3.3 AMD K7 architektura . . . . . . . . . . . . . 1.3.4 AMD K8 architektura . . . . . . . . . . . . . 1.3.5 AMD K10 architektura . . . . . . . . . . . . 1.3.6 AMD K10.5 architektura . . . . . . . . . . . 1.4 Technologie procesor˚ u AMD . . . . . . . . . . . . . . 1.4.1 3DNow! . . . . . . . . . . . . . . . . . . . . . 1.4.2 Enhanced 3DNow! . . . . . . . . . . . . . . . 1.4.3 HyperTransport . . . . . . . . . . . . . . . . 1.4.4 AMD64 architektura . . . . . . . . . . . . . . 1.5 Procesory PowerPC . . . . . . . . . . . . . . . . . . 1.6 Procesory VIA . . . . . . . . . . . . . . . . . . . . . 1.6.1 VIA C3 procesorov´ a ˇrada . . . . . . . . . . . 1.6.2 VIA C7 procesorov´ a ˇrada . . . . . . . . . . . 1.6.3 VIA Nano(Isaiah) . . . . . . . . . . . . . . . 1.7 Procesor Cell . . . . . . . . . . . . . . . . . . . . . . 1.8 Procesor Xenon . . . . . . . . . . . . . . . . . . . . . ix

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

1 1 1 2 2 3 5 6 6 7 7 8 10 11 12 14 15 16 16 18 18 19 21 21 22 24 25 25 25 27 29 30 32 33 33 33 33 35 37 39 40 40 41 42 44

2 Budouc´ı generace procesor˚ u 2.1 Intel Corporation . . . . . . . . . 2.1.1 Intel Dunnigton procesor 2.1.2 Intel Tukwila . . . . . . . 2.1.3 Intel Westmere . . . . . . 2.1.4 Intel Larabee . . . . . . . 2.1.5 Intel Sandy Bridge . . . . 2.1.6 Intel Ivy Bridge . . . . . . 2.1.7 Intel Haswell . . . . . . . 2.2 Advanced Micro Devices (AMD) 2.3 POWER6 architektura . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

46 46 46 46 47 47 48 48 48 49 51

3 Benchmarky a jejich v´ ysledky 3.1 Hardwarové benchmarky - CPU . . . . . . . . . . . . . . . . . . . 3.1.1 Mˇeˇren´ı ˇcasu u benchmark˚ u . . . . . . . . . . . . . . . . . 3.1.1.1 Hardwarové metody mˇeˇren´ı ˇcasu bˇehu programu 3.1.1.2 Softwarové metody mˇeˇren´ı ˇcasu bˇehu programu 3.2 Popis demonstraˇcn´ıho benchmarku . . . . . . . . . . . . . . . . . 3.2.1 Grafické rozhran´ı aplikace . . . . . . . . . . . . . . . . . . 3.2.2 Jednotlivé testy . . . . . . . . . . . . . . . . . . . . . . . . 3.2.3 V´ ysledky test˚ u . . . . . . . . . . . . . . . . . . . . . . . . 3.2.3.1 V´ ysledky test˚ u na v´ıcejádrovost . . . . . . . . . 3.2.3.2 V´ ysledek testu cache pamˇet´ı . . . . . . . . . . . 3.2.3.3 CPU usage graf . . . . . . . . . . . . . . . . . . 3.2.4 Benchmarky v´ıcej´ adrov´ ych procesor˚ u. . . . . . . . . . . . 3.2.4.1 Teorie v´ıcej´ adrov´ ych benchmark˚ u . . . . . . . . 3.2.5 Benchmarky pro pr´ aci s cache pamˇet´ı . . . . . . . . . . .

. . . . . . . . . . . . . .

. . . . . . . . . . . . . .

. . . . . . . . . . . . . .

. . . . . . . . . . . . . .

. . . . . . . . . . . . . .

. . . . . . . . . . . . . .

. . . . . . . . . . . . . .

. . . . . . . . . . . . . .

53 53 53 54 54 54 55 56 57 57 59 59 60 60 62

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

. . . . . . . . . .

4 Z´ avˇ er

63

5 Seznam literatury

65

A Vymezen´ı pouˇ zit´ ych pojm˚ u A.1 V´ yrobn´ı proces procesor˚ u . . A.2 Jádro procesoru . . . . . . . . A.3 Registry procesoru . . . . . . A.4 Instrukce procesoru . . . . . . A.5 Cache pamˇeˇt a jej´ı u ´rovnˇe . . A.6 FSB sbˇernice a jej´ı frekvence A.7 Procesorov´ a pipeline . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

67 67 67 67 67 67 67 67

B Postup psan´ı benchmark˚ u pomoc´ı programovac´ıho jazyka Java

68

C Obsah pˇ riloˇ zen´ eho CD

69

x

Seznam obr´ azk˚ u 1.1 1.2 1.3 1.4 1.5 1.6 1.7 1.8 1.9 1.10 1.11 1.12 1.13 1.14 1.15 1.16 1.17 1.18 1.19 1.20 1.21 1.22 1.23 1.24 1.25 1.26 1.27 1.28 1.29 1.30 1.31 1.32 1.33 1.34 1.35

P6 mikroarchitektura . . . . . . . . . . . . . . . . . . . . . . . . . . Netburst mikroarchitektura . . . . . . . . . . . . . . . . . . . . . . Core mikroarchitektura . . . . . . . . . . . . . . . . . . . . . . . . Intel Atom architektura . . . . . . . . . . . . . . . . . . . . . . . . Intel Atom pipeline . . . . . . . . . . . . . . . . . . . . . . . . . . . architektura procesor˚ u Intel Nehalem . . . . . . . . . . . . . . . . . SIMD instrukce . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Hyper-Threading . . . . . . . . . . . . . . . . . . . . . . . . . . . . MultiCore technologie - 2 jádra . . . . . . . . . . . . . . . . . . . . MultiCore technologie - 4 jádra . . . . . . . . . . . . . . . . . . . . MultiCore technologie - 4 jádra Intel Core i7 . . . . . . . . . . . . Itanium architektura . . . . . . . . . . . . . . . . . . . . . . . . . . 32 bitové procesory . . . . . . . . . . . . . . . . . . . . . . . . . . . 64 bitové procesory ˇc´ ast prvn´ı . . . . . . . . . . . . . . . . . . . . . 64 bitové procesory ˇc´ ast druhá . . . . . . . . . . . . . . . . . . . . Itanium procesorov´ a ˇrada . . . . . . . . . . . . . . . . . . . . . . . AMD K5 architektura . . . . . . . . . . . . . . . . . . . . . . . . . AMD K6 architektura . . . . . . . . . . . . . . . . . . . . . . . . . AMD K6-2 architektura . . . . . . . . . . . . . . . . . . . . . . . . AMD K6-3 architektura . . . . . . . . . . . . . . . . . . . . . . . . AMD Athlon architektura . . . . . . . . . . . . . . . . . . . . . . . AMD K8 architektura . . . . . . . . . . . . . . . . . . . . . . . . . AMD K10 architektura . . . . . . . . . . . . . . . . . . . . . . . . 3DNow technologie . . . . . . . . . . . . . . . . . . . . . . . . . . . verze HyperTransport technologie . . . . . . . . . . . . . . . . . . . HyperTransport technologie . . . . . . . . . . . . . . . . . . . . . . AMD64 technologie - registry . . . . . . . . . . . . . . . . . . . . . AMD64 technologie - operaˇcn´ı módy . . . . . . . . . . . . . . . . . srovn´ an´ı dostupnosti registr˚ u a zásobn´ıku pro 32 a 64 bitov´ y mód . pˇrehled 32 bitov´ ych procesor˚ u - ˇcást prvn´ı . . . . . . . . . . . . . . pˇrehled 32 bitov´ ych procesor˚ u - ˇcást druhá . . . . . . . . . . . . . pˇrehled 64 bitov´ ych procesor˚ u . . . . . . . . . . . . . . . . . . . . . VIA Isaiah architektura . . . . . . . . . . . . . . . . . . . . . . . . Cell procesor architektura . . . . . . . . . . . . . . . . . . . . . . . Xenon procesor architektura . . . . . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

8 9 10 11 12 13 15 16 17 17 18 20 21 22 23 24 25 26 26 27 28 29 31 33 34 35 36 36 37 38 39 39 42 44 45

2.1 2.2 2.3 2.4 2.5

Dunnington architektura . Tukwila architektura . . . Larrabee architektura . . AMD Puma architektura AMD Fusion architektura

3.1 3.2 3.3 3.4 3.5 3.6 3.7

Grafické rozhran´ı . . . . . . . . . . . V´ ysledn´ y graf . . . . . . . . . . . . . Graf pro r˚ uzné poˇcty vl´ aken . . . . . V´ ysledek cache testu . . . . . . . . . CPU usage graf . . . . . . . . . . . . z´ avislost urychlen´ı bˇehu benchmarku V´ ysledek cache testu . . . . . . . . .

. . . . .

. . . . .

. . . . .

. . . . .

. . . . .

. . . . .

. . . . .

. . . . .

. . . . .

. . . . .

. . . . .

. . . . .

. . . . .

. . . . .

. . . . .

. . . . .

. . . . .

46 46 47 50 51

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . na poˇctu jader procesoru . . . . . . . . . . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

55 57 58 59 60 61 62

xi

. . . . .

. . . . .

. . . . .

. . . . .

. . . . .

. . . . .

. . . . .

. . . . .

. . . . .

. . . . .

. . . . .

. . . . .

. . . . .

C.1 adresáˇrov´ a struktura pˇriloˇzeného CD . . . . . . . . . . . . . . . . . . . . . . . .

xii

69

´ UVOD ´ KAPITOLA 1. TEORETICKY

1

1 Teoretick´ yu ´ vod Základn´ım motorem, mozkem, centrálou a mnoha jin´ ymi v´ yrazy pojmenovatelnou souˇc´ ast´ı dneˇsn´ıch stoln´ıch poˇc´ıtaˇc˚ u je procesor. Nem˚ uˇzeme se zde omezit jen na stoln´ı poˇc´ıtaˇce, procesor dnes obsahuje uˇz skoro kaˇzd´ y kousek elektroniky se kterou se dennˇe setkáváme. Aˇt uˇz se jedn´ a o vˇeci stoln´ım poˇc´ıtaˇc˚ um bl´ızké (desktopy, servery a jiné) nebo hern´ı konzole, audio techniku, praˇcky, ledniˇcky atd. ve vˇsem dnes procesor najdeme. Jak je tedy zˇrejmé procesor je základn´ı a v mnoha ohledech také nejd˚ uleˇzitˇejˇs´ı souˇcást tˇechto zaˇr´ızen´ı. A co to tedy ten procesor je? Procesor (CPU - Central Processing Unit) je u ´stˇredn´ı v´ ykonnou jednotkou poˇc´ıtaˇce, kter´ a ˇcte z pamˇeti instrukce a na jejich z´ akladˇe vykonává program. Procesor˚ u, kter´ ymi se v této pr´ aci budu zab´ yvat, je jen nˇekolik a to z nˇekolika základn´ıch d˚ uvod˚ u. Pokud se m´ ame zamˇeˇrit na procesory ve stoln´ıch poˇc´ıtaˇc´ıch, tak existuj´ı vlastnˇe jen dva velc´ı hr´ aˇci a to spoleˇcnosti Intel Corporation, Advanced Micro Devices (AMD). Dále bych také rád zm´ınil procesory firmy VIA Technologies. Samozˇrejmˇe existuje mnoho dalˇs´ıch v´ yrobc˚ u procesor˚ u, ale jejich zastoupen´ı ve stoln´ıch poˇc´ıtaˇc´ıch je mizivé. S v´ yjimkou firmy Apple Inc. a jejich ˇrad poˇc´ıtaˇc˚ u Apple. Dalˇs´ımi dvˇema zástupci, kter´ ym se v této práci chci vˇenovat, jsou procesory, které jsou dnes zastoupeny ve dvou nejmodernˇejˇs´ıch hern´ıch konzol´ıch. Jsou to procesory Cell (hern´ı konzole Playstation 3) a Xenon (hern´ı konzole Xbox 360). Abychom se mohli bl´ıˇze pod´ıvat na trendy v souˇcasn´ ych procesorech, tak je nejprve nutno nahlédnout do historie procesoru jako takového a zjistit jak se postupnˇe vyv´ıjel, jak rostly jeho schopnosti a pˇrib´ yvaly nové vlastnosti.

1.1

Intel Corporation

Vˇsechno to tedy zaˇcalo v roce 1974 uveden´ım prvn´ıho procesoru od firmy Intel Corporation viz. [14] a to procesoru Intel 8080 a pokraˇcuje to dodnes aˇz po dneˇsn´ı procesory ˇrady Intel Core 2 Duo, Intel Core 2 Quad, Intel Xeon série 5300 a 7300, Intel Core i7. 1.1.1

Prvn´ı generace procesor˚ u

Intel 8086 Jednalo se o dva 16 bitové procesory Intel 8086 a Intel 8088. Intel 8086 mˇel 16 bitové registry a 16 bitovou extern´ı datovou sbˇernici, coˇz mu pomoc´ı 20 bitového adresován´ı dávalo moˇznost adresovat aˇz 1 MB adresn´ıho prostoru. Intel 8088 byl podobn´ y, ale mˇel jen 8 bitovou extern´ı datovou sbˇernu. Z´ akladn´ım pˇr´ınosem tohoto procesoru byla implementace segmentace. Intel 186 Jedná se o n´ asledn´ıka Intel 8086 a 8088 procesor˚ u, kter´ y také mˇel 16 bitovou extern´ı sbˇernici (ve verzi 80188 to byla 8 bitov´ a). Pracoval na frekvenci 6 MHz. Mˇel v sobˇe integrované souˇc´ asti jako DMA kontroler nebo kontroler pˇreruˇsen´ı. Intel 286 Nejv´ yraznˇejˇs´ı novinkou této ˇrady je zaveden´ı operac´ı v chránˇeném módu. Byly schopné adresovat pamˇeˇt aˇz o velikost 16 MB.


2 Intel 386

Intel 386 byl skuteˇcnˇe prvn´ım 32 bitov´ ym procesorem, kter´ y pˇredstavil 32 bitové registry. Spodn´ıch 16 bit˚ u bylo vyuˇzito pro zpˇetnou kompatibilitu s procesory ˇrady 8086/8088. Dalˇs´ımi novinkami bylo napˇr´ıklad moˇznost adresace pamˇeti aˇz do velikosti 4 GB nebo stránkován´ı, které umoˇznilo virtu´ aln´ı spr´ avu pamˇeti. Intel 486 Novinkou bylo, ˇze proces dek´ odov´ an´ı a provádˇen´ı instrukc´ı byl rozdˇelen do 5 stupˇ nové pipeline. To zv´ yˇsilo moˇznosti paraleln´ıho zpracov´ an´ı u tohoto procesoru. Dalˇs´ım zlomem bylo zaveden´ı 8KB L1 Cache pamˇeti a integrace x87 FP jednotky. 1.1.2

P5 mikroarchitektura

Intel Pentium Nejvˇetˇs´ım vylepˇsen´ım bylo pˇrid´ an´ı druhé pipeline pro vykonáván´ı instrukc´ı, které znamenalo, ˇze procesor byl schopen vykonat dvˇe instrukce za jeden takt. T´ım se z tohoto procesoru stává superskal´ arn´ı procesor. Byla také zdvojena velikost L1 cache pamˇeti na 16KB, která je rozdˇelena na 8KB pro instrukce a 8KB pro data. Datová cache pouˇz´ıvá MESI protokol a je také zmˇenˇen zp˚ usob z´ apisu do cache na Write Back. Byla také pouˇzita predikce skoku. Intel Pentium MMX Jedná se o nástupce Intel Pentium procesoru, kter´ y jako prvn´ı vyuˇz´ıvá SIMD instrukˇcn´ı sadu Intel MMX. 1.1.3

P6 mikroarchitektura

Intel Pentium Pro Jedná se o tˇr´ıcestn´ y superskal´ arn´ı procesor, kter´ y je schopen v jednom taktu vykonat aˇz tˇri instrukce. U tohoto procesoru se jako u prvn´ıho objevilo mnoho pokroˇcil´ ych technologi´ı, které se s u ´spˇechem pouˇz´ıvaj´ı dodnes. Jednalo se o technologie jako out-of-order provádˇen´ı instrukc´ı, predikce skoku ˇci spekulativn´ı prov´ adˇen´ı instrukc´ı. Byla také zvˇetˇsena cache pamˇeˇt a to tak, ˇze byla zachována p˚ uvodn´ı L1 a pˇrid´ ana L2 cache o velikosti 256KB. Intel Pentium II Opˇet byla rozˇs´ıˇrena cache. L1 cache byla zdvojena na 32KB a L2 cache mohla m´ıt velikost 512KB ˇci 1MB. Byly také implementov´ any mnohé pokroˇcilé funkce pro sn´ıˇzen´ı spotˇreby energie, kdyˇz procesor nen´ı vyt´ıˇzen. Intel Pentium II Xeon Jednalo se o procesory, které skloubily vˇsechny v´ yhody pˇredeˇsl´ ych generac´ı, aˇt uˇz se jednalo o to, ˇze procesor mohl b´ yt ˇctyˇr nebo osmicestn´ y superskalárn´ı procesor nebo L2 cache o velikosti 2MB. Intel Celeron ˇ o procesor kter´ Slo y byl zamˇeˇren na low-end ˇcást trhu. Tento procesor se poprvé objevil jako odnoˇz procesorové ˇrady Pentium II. Jedná se tedy pouze o obchodn´ı oznaˇcen´ı pod kter´ ym se


3

skr´ yvaj´ı r˚ uzné procesorové ˇrady. Pozdˇeji se objevil jako Pentium III, Pentium IV, Pentium M a Core 2 Duo. Intel Pentium III Zavedl takzvané SSE instrukce, které jeˇstˇe v´ıce rozˇs´ıˇrily moˇznosti Intel MMX technologie. Jedná se o nové 128 bitové registry, které byly schopné zpracovávat SIMD operace na u ´rovni single-precision FP operac´ı. Intel Pentium III Xeon Opˇet skloubil vˇsechny v´ yhody procesor˚ u pˇredeˇsl´ ych generac´ı a nav´ıc byla pˇridána podpora SSE instrukˇcn´ı sady. Byl to procesor urˇcen´ y pro high-end segment trhu, jelikoˇz mˇel oproti ostatn´ım procesor˚ um z Pentium III generace daleko vˇetˇs´ı cache a t´ım pádem mˇel daleko vˇetˇs´ı multi-procesové schopnosti. 1.1.4

Netburst architektura

Generace procesor˚ u Intel Pentium IV Tato generace procesor˚ u pˇrinesla nˇekolik zásadn´ıch inovac´ı v oblasti technologi´ı, které se v procesorech dodnes pouˇz´ıvaj´ı. Jednalo se o technologie Intel NetBurst, SSE instrukce dalˇs´ı generace - SSE2, SSE3 a Hyper-Threading technologii. Zásadn´ım zlomem u této generace procesor˚ u bylo uveden´ı plnˇe 64 bitov´ ych procesor˚ u. Jako prvn´ı to byl procesor Intel Pentium IV Extreme Edition s podporou Hyper-Threadingu a dále procesory ˇrady Intel Pentium IV 6xx a 5xx. U procesor˚ u Intel Pentium IV 672 a 662 byla také uvedena technologie Intel Virtualization. Dalˇs´ım mezn´ıkem bylo uveden´ı novodobé generace Intel Xeon procesor˚ u, u nichˇz se poprvé objevila Dual-Core technologie - tedy v´ıcejádrovost procesoru. V´ıcejádrovost se objevila také u procesor˚ u z ˇrady Intel Pentium IV Extreme Edition. Procesory mˇely IHS (Integrated Heat Spreader), kter´ y zabraˇ noval n´ ahodnému poˇskozen´ı procesoru v d˚ usledku pˇrehˇrát´ı. Tato procesorová rodina mˇela zvl´ aˇstn´ı cache mechanismus - Trace cache. Trace cache ukládá instrukce, pokud byly uˇz dek´ odov´ any nebo odloˇzeny. Má moˇznost uchovat aˇz 12 tis´ıc mikroinstrukc´ı. Principem je myˇslenka, ˇze nˇekteré instrukce jiˇz nebude potˇreba znovu dekódovat. Takˇze pokud je uˇz procesor jednou dek´ odoval, tak budou uloˇzeny v Trace cache a odtud si je m˚ uˇze procesor znovu vyvolat bez dalˇs´ıho dek´ odov´ an´ı. Do této procesorové rodiny patˇr´ı tyto jádra: Willamette - listopad 2000 • jedn´ a se o prvn´ı procesor z ˇrady Intel Pentium IV • procesor byl vyroben 180nm v´ yrobn´ım procesem • procesor z poˇc´ atku vyˇzadoval velmi drahé RDRAM pamˇeˇtové moduly, pozdˇeji od toho Intel upustil Northwood - leden 2002 • L2 cache zv´ yˇsena na 512KB oproti 256KB u jádra Willamette • vyroben 130nm v´ yrobn´ım procesem • procesor podporoval Hyper-Threading technologii • v pr˚ ubˇehu ˇzivota tohoto j´ adra byla uvedena nová 800MHz sbˇernice (FSB)


4 Gallatin (Extreme Edition) - ˇ r´ıjen 2003 • pˇridána 2MB L3 cache • zv´ yˇsena frekvence FSB na 1066MHz Prescott - u ´ nor 2004 • 90nm v´ yrobn´ı proces

• jednalo se o velkou zmˇenu Pentium IV architektury • 31 stupˇ nov´ a pipeline • vyuˇzity SSE3 instrukce • procesor produkoval velké ztr´ atové teplo, proto Intel tento model brzy opustil • existovaly dvˇe edice tohoto procesoru: 1. niˇzˇs´ı ˇrada A s 533 MHz FSB a vypnut´ ym Hyper-Threadingem 2. vyˇsˇs´ı ˇrada E s 800 MHz FSB a zapnut´ ym Hyper-Threadingem • byla uvedena XD Bit technologie, která umoˇzn ˇovala pˇredejit´ı spuˇstˇen´ı podezˇrelého kódu • pozdˇejˇs´ı ˇrady procesoru podporovaly x86-64 instrukˇcn´ı sadu Prescott 2M (Extr´ eme Edition) - prvn´ı ˇ ctvrtlet´ı roku 2005 • podporoval Intel 64 technologii, XD Bit, EIST (Enhanced Intel SpeedStep technologie), Hyper-Threading • novˇe podpora Tm2 technologie - zaruˇcuje sn´ıˇzen´ı teploty procesoru sn´ıˇzen´ım multiplikátoru • L2 cache o velikosti 2MB • pozdˇejˇs´ı ˇrady procesoru podporuj´ı Intel Virtualization technologii Cedar Mill - poˇ c´ atek roku 2006 • 65nm v´ yrobn´ı proces • 31 stupˇ nov´ a pipeline • 800 MHz FSB, podpora Intel 64, Hyper-Threading a Intel Virtualization technologi´ı • 2MB L2 cache Mobile Pentium 4 M • jedná se o Pentium IV procesor zamˇeˇren´ y na mobiln´ı zaˇr´ızen´ı • je zaloˇzen na j´ adru Northwood • podporoval Intel SpeedStep a Deeper Slep technologie, v nˇekter´ ych modelech také HyperThreading technologie


5

Pentium D procesory Je to pokraˇcov´ an´ı Pentium IV architektury s podporou dvoujádrového ˇreˇsen´ı. Procesory obsahuj´ı dvˇe samostatné j´ adra - dva samostatné ˇcipy. Byly uvedeny dvˇe verze tˇechto procesor˚ u: Smithfield • jednalo se o prvn´ı dvouj´ adrov´ y procesor na trhu • vych´ az´ı z j´ adra Prescott • podpora Hyper-Threading, Intel 64 a XD-Bit technologi´ı • 533 MHz FSB sbˇernice • vyroben 90 nm v´ yrobn´ım procesem • 1MB velk´ a L2 cache pro kaˇzdé jádro Presler • vyroben 65nm v´ yrobn´ım procesem • vych´ az´ı z j´ adra Cedar Mill • 800 MHz FSB sbˇernice • podpora Virtualization technologie, Intel 64, XD-Bit a EIST (Enhanced Intel SpeedStep technologie) technologi´ı • L2 cache o velikosti 2MB pro kaˇzdé jádro Dále existovaly Smithfield XE a Presler XE procesory, jde o procesory z ˇrady Extreme Edition. Generace procesor˚ u Intel Pentium M Jde o generaci procesor˚ u, kter´ a se nejv´ıce uplatnila v mobiln´ıch zaˇr´ızen´ıch. Byla designov´ ana tak, aby mˇela co nejmenˇs´ı n´ aroky na spotˇrebu, avˇsak zároveˇ n podávala dostateˇcn´ y v´ ykon. Jde o velmi obl´ıbenou generaci procesor˚ u, která je pouˇz´ıvána dodnes. Má nˇekolik základn´ıch vylepˇsen´ı: L1 cache o velikosti 64KB a L2 cache o velikosti aˇz 2 MB, pokroˇcilou predikci skoku, podporu MMX, SSE a SSE2 technologi´ı a implementaci Intel SpeedStep technologie. Generace procesor˚ u Intel Pentium Extreme Edition Tato generace procesor˚ u se vyznaˇcuje Dual-Core technologi´ı, která zajiˇsˇtuje hardwarovou podporu multi-vl´ aknov´ ych operac´ı. Jsou zaloˇzeny na Intel NetBurst technologii s podporou SSE, SSE2 a SSE3, Intel 64 architektuˇre a Hyper-Threading technologii. 1.1.5

Core architektura

Generace procesor˚ u Intelo Core Duo a Intel Core Solo Tyto procesory vych´ azej´ı z procesor˚ u generace Intel Pentium M, avˇsak maj´ı implementovan´ ych nˇekolik nov´ ych technologi´ı. Napˇr´ıklad Intel SmartCache, která slouˇz´ı k efektivn´ımu sd´ılen´ı dat mezi dvˇema procesorov´ ymi j´ adry, Intel Dynamic Power Coordination a Enhanced Intel Deeper Sleep k redukci spotˇreby tˇechto procesor˚ u. Dále podporuj´ı Intel Advanced Thermal Manager, kter´ y slouˇz´ı k dynamické spr´ avˇe teplotn´ıch ˇcidel.


6

Generace procesor˚ u Intel Xeon s´ erie 5100 a 5300, Intel Core 2 Jde o procesory z ˇrad Intel Xeon 3000, 3200, 5100, 5300, 7300, Intel Pentium Dual-Core, Intel Core 2 Extreme, Intel Core 2 Quad a Intel Core 2 Duo. Tyto procesory podporuji Intel 64 architekturu a jsou zaloˇzeny na Intel Core technologii, vyuˇz´ıvaj´ıc´ı 65nm v´ yrobn´ı proces. Základn´ımi inovacemi jsou napˇr´ıklad Intel Wide Dynamic Execution slouˇz´ıc´ı ke zv´ yˇsen´ı v´ ykonu, Intel Inteligent Power Cabability ke sn´ıˇzeni spotˇreby procesoru, Intel Advanced SmartCache, která je vylepˇsen´ım technologie Intel SmartChace z minulé generace procesor˚ u, Intel Smart Memory Access slouˇz´ıc´ı ke zv´ yˇsen´ı datové propustnosti a Intel Advanced Digital Media Boost, která zvyˇsuje v´ ykon za pouˇzit´ı r˚ uzn´ ych generac´ı SSE instrukc´ı. Generace procesor˚ u Intel Xeon s´ erie 5200, 5400, Intel Core 2 Jsou to procesory z ˇrad Intel Xeon série 5200, 5400, Inte Core 2 Quad 9000 a Intel Core 2 Duo E8000. Tyto procesory také podporuj´ı Intel 64 architekturu a jsou zaloˇzeny na Enhanced Intel Core technologii, vyuˇz´ıvaj´ıc´ı 45nm v´ yrobn´ı proces. Novinkou této generace je Quad-Core technologie, zastoupen´ a v procesorech Intel Xeon 5400 a Intel Core 2 Quad 9000. QuadCore technologie vznikla tak, ˇze byla zkombinována dvˇe dual-core jádra na jednom ˇcipu se sjednocenou cache pamˇet´ı. Dalˇs´ımi z´ asadn´ımi inovacemi jsou vylepˇsen´ı Intel Wide Dynamic Execution a Intel Advanced Smart Cache (d´ıky 50 a v´ıce procentn´ımu zvˇetˇsen´ı L2 cache a asociativity). Dalˇs´ıho vylepˇsen´ı se také doˇckala Intel Advanced Digital Media Boost a nové SSE4 instrukce. 1.1.6

Nehalem architektura

Generace procesor˚ u Intel Core i7 Nejnovˇejˇs´ı generacE procesor˚ u, kter´ a je zaloˇzena na nové mikroarchitektuˇre Nehalem. K v´ yrobˇe tˇechto procesor˚ u se vyuˇz´ıv´ a 45nm v´ yrobn´ıho procesu. Procesory podporuj´ı Intel 64 architekturu a také nˇekolik nov´ ych technologi´ı, které jsou novinkou této platformy. Jedná se o Intel Turbo Boost technologii nebo Intel Hyperthreading technologii, která ve spojen´ı se ˇctyˇrjádrov´ ym procesorem umoˇzn ˇuje aˇz osm separ´ atn´ıch vl´ aken. Dále maj´ı tyto procesory samostatnou jednotku pro ˇr´ızen´ı spotˇreby, kter´ a je schopna sn´ıˇzit aktivn´ı a klidovou spoˇrebu. Velkou novinkou této generace procesor˚ u je integrovan´ y pamˇeˇtov´ y ˇradiˇc pˇr´ımo v procesoru s podporou DDR3 pamˇet´ı ´ a 8MB velká Intel SmartCache. Uplnˇ e novou technologi´ı je také Intel Quickpath interconnect (QPI) poskytujic´ı point-to-point spojen´ı s ˇcipsetem. Posledn´ımi dvˇemi novinkami je podpora instrukˇcn´ıch sad SSE 4.1, SSE 4.2 a také Intel Virtualization technologie druhé generace. 1.1.7

Atom architektura

Generace procesor˚ u Intel Atom Jde o u ´plnˇe novou mikroarchitekturu procesor˚ u viz. [9], která je postavena na 45nm v´ yrobn´ım procesu a je prim´ arnˇe realizov´ ana jako architektura s velmi n´ızkou spotˇrebou. Mikroarchitektura je zaloˇzena na dvou pipelin´ ach, které funguj´ı na principu sekvenˇcn´ıho zpracován´ı instrukc´ı a jsou navrhnuty s ohledem na minimalizaci spotˇreby a zv´ yˇsen´ı v´ ydrˇze baterie pro notebooky a podobná zaˇr´ızen´ı. Rodina mikroprocesor˚ u Atom podporuje nˇekolik základn´ıch technologi´ı, napˇr´ıklad Enhanced Intel SpeedStep technologii a Hyper-Threading technologii. Dále potom Deep Power Down technologii s dynamick´ ym urˇcován´ım velikosti cache pamˇeti a nˇekteré SIMD instrukce - aˇz po SSSE3 sadu instrukc´ı. Tato rodina procesor˚ u podporuje také Intel Virtualization technologii a Intel 64 architekturu (procesory ze série Z5xx ji nepodporuj´ı).


1.2

7

Technologie procesor˚ u Intel

V tomto kr´ atkém pˇrehledu jednotliv´ ych generac´ı procesor˚ u bylo zm´ınˇeno nˇekolik zásadn´ıch technologi´ı procesor˚ u Intel viz. [14], které jsou natolik d˚ uleˇzité, ˇze je zde zm´ın´ım jeˇstˇe jednou a podrobnˇeji proberu jejich vlastnosti. Jedná se o tyto technologie: • P6 Family mikroarchitektura • Intel NetBurst mikroarchitektura • Intel Core mikroarchitektura • Intel Atom mikroarchitektura • Intel Nehalem mikroarchitektura • SIMD instrukce • Hyper-threading technologie • Multi-Core technologie • Intel 64 architektura • Intel Virtualization technologie 1.2.1

P6 Family mikroarchitektura

Pod t´ımto n´ azvem se skr´ yv´ a architektura pro procesory Intel Pentium Pro, Intel Pentium II, Intel Pentium II Xeon, Intel Pentium Celeron, Intel Pentium III a Intel Pentium III Xeon. Základn´ı vlastnosti: • jedn´ a se o tˇr´ıcestnou superskal´ arn´ı pipelinovou architekturu, která je schopná zpracov´ avat aˇz tˇri instrukce v jednom cyklu • pouˇz´ıv´ a dvan´ actistupˇ novou pipeline se schopnost´ı provádˇet instrukce mimo poˇrad´ı • má dva stupnˇe cache pamˇeti - L1 cache 8KB pro instrukce a 8KB pro data, L2 cache o velikosti 256, 512 nebo 1024 KB, která je s procesorem spojena 64 bitovou sbˇernic´ı • schopnost prov´ adˇet instrukce mimo poˇrad´ı se zde pouˇz´ıvá v tzv. dynamickém provádˇen´ı, které stoj´ı na tˇrech z´ akladn´ıch postupech: 1. Deep Branch Prediction - umoˇzn ˇuje procesoru dekódovat instrukce za skokem, aby udrˇzel pipeline plnou 2. Dynamick´ a data-flow anal´ yza - umoˇzn ˇuje procesoru anal´ yzu toku dat a d´ıky tomu m˚ uˇze rozhodovat o prov´ adˇen´ı instrukc´ı mimo poˇrad´ı 3. Spekulativn´ı prov´ adˇen´ı - schopnost procesoru vykonávat instrukce, které se nach´ azej´ı za podm´ınkov´ ym skokem, kter´ y zat´ım nebyl rozhodnut, a v pˇr´ıpadˇe ˇspatného v´ ysledku skoku tyto instrukce stornovat • P6 procesor mikroarchitektura


8

Obr´ azek 1.1: P6 mikroarchitektura

1.2.2

Intel Netburst architektura

NetBurst architektura uv´ ad´ı mnoho novinek a zásadnˇe vylepˇsuje procesory, které tuto architekturu pouˇz´ıvaj´ı. Základn´ı vlastnosti: • Rapid Execution Engine - umoˇzn ˇuje ALU jednotkám bˇeˇzet 2x rychleji neˇz procesor, základn´ı celoˇc´ıselné operace m˚ uˇzou b´ yt odbaveny za 1/2 doby trváni cyklu procesoru • Hyper-Pipelined technologie - umoˇzn ˇuje vysokou frekvenci procesor˚ u • vylepˇsené dynamické prov´ adˇen´ı - aˇz 126 instrukc´ı m˚ uˇze b´ yt v pipeline, pipeline má aˇz 48 naˇc´ıtac´ıch a 24 ukl´ adac´ıch jednotek, vylepˇsená predikce skoku • nov´ y systém cache pamˇet´ı • Intel NetBurst technologie


9

Obr´ azek 1.2: Netburst mikroarchitektura

• Pipeline se skl´ ad´ a ze 3 ˇc´ ast´ı a to: 1. Front-End pipeline 2. Out-Of-Order Execution Core 3. Retirement Unit • Front-End pipeline - jej´ım u ´kolem je zásobovat Out-Of-Order Execution Core instrukcemi v programovém poˇrad´ı • Out-Of-Order Execution Core - základn´ım u ´kolem je zpracováván´ı instrukc´ı mimo poˇrad´ı, coˇz znamen´ a, ˇze pokud se nˇejaká instrukce zpozd´ı, tak jiná instrukce m˚ uˇze b´ yt mezit´ım vykon´ av´ ana. K tomuto u ´ˇcelu Out-Of-order Execution Core pouˇz´ıvá r˚ uzné buffery. • Retirement Unit - dost´ av´ a jiˇz zpracované instrukce od Out-Of-Order Execution Core a star´ a se o zapisov´ an´ı v´ ysledk˚ u tˇechto instrukc´ı


10 1.2.3

Intel Core architektura

Základn´ı vlastnosti: • Intel Wide Dynamic execution - umoˇzn ˇuje kaˇzdému procesoru zpracovat aˇz 4 instrukce za jeden takt • ˇctrnáctistupˇ nov´ a pipeline • 3 ALU jednotky • Intel Advanced Smart Cache - zajiˇsˇtuje vyˇsˇs´ı pˇrenos dat z L2 cache pamˇeti do procesoru • velká L2 cache aˇz o velikosti 4MB, aˇz ˇsestnáctistupˇ nová asociativita • 256 bitov´ a intern´ı datov´ a cesta pro zv´ yˇsen´ı pˇrenosu z L2 do L1 cache • Intel Smart Memory Access - redukuje cache-miss pˇri zpracováván´ı mimo poˇrad´ı, zvyˇsuje efektivnost pˇri spekulativn´ım prov´ adˇen´ı instrukc´ı a to tak, ˇze optimalizuje vyuˇzit´ı datového toku z procesoru do pamˇeti (sniˇzuje latenci pˇri pˇr´ıstupu do pamˇeti). K této optimalizaci procesor vyuˇz´ıv´ a Memory disambiguation technologii, která vylepˇsuje outof-order zpracov´ an´ı instrukc´ı t´ım, ˇze lépe odhaduje poˇrad´ı zpracován´ı instrukc´ı • Intel Advanced Media Digital Boost - vylepˇsuje vˇetˇsinu 128 bitov´ ych SIMD instrukc´ı • Intel Core 2 Duo, Intel Core 2 Extrem a Intel Xeon série 5100 obsahuj´ı dva procesory zaloˇzené na Intel Core architektuˇre

Obr´ azek 1.3: Core mikroarchitektura

´ UVOD ´ KAPITOLA 1. TEORETICKY 1.2.4

11

Architektura Intel Atom

Jedná se o procesorovou ˇradu, která je urˇcena pro ultra-mobiln´ı PC, smart-phony a dalˇs´ı zaˇr´ızen´ı, kter´ a maj´ı velmi malé nároky na spotˇrebu. Samotná architektura má nˇekolik základn´ıch rys˚ u: • vylepˇsené prov´ adˇen´ı mikroinstrukc´ı - In-Order zpracov´ an´ı instrukc´ı (zpracováván´ı instrukc´ı v poˇrad´ı). Tuto technologii Intel pouˇz´ıv´ a znovu po dlouhé dobˇe. V principu procesor dostává instrukce jednu za druhou a vkl´ ad´ a je do pipeline v poˇrad´ı, v jakém je dostává. V´ yhodou je to, ˇze by poˇcet ztr´ at mˇel b´ yt omezen. Procesory z rodiny Atom pouˇz´ıvaj´ı 16 stupˇ novou pipeline, kter´ a m˚ uˇze b´ yt nˇekdy i nev´ yhodou, jelikoˇz pro in-order zpracováván´ı b´ yvaj´ı obvyklé kr´ atké pipeliny.

Obr´ azek 1.4: Intel Atom architektura - du´ aln´ı pipeliny ke zpracován´ı aˇz dvou instrukc´ı v jednom cyklu - vylepˇsen´ y stack pointer k zv´ yˇsen´ı efektivity provádˇen´ı vstup˚ u/v´ ystup˚ u z funkc´ı • Intel SmartCache - L2 o velikosti 512KB, osmistupˇ nová asociativita - optimalizov´ ana pro jednovláknové i v´ıcevláknové prostˇred´ı - 256 bitov´ a datov´ a cesta mezi L2 a L1 cache • Intel Digital Media Boost - jednocyklov´ y pr˚ uchod pro vˇetˇsinu 128-bitov´ ych SIMD instrukc´ı - aˇz ˇsest FP operac´ı za jeden cyklus - aˇz dvˇe 128 bitové SIMD instrukce za jeden cyklus


12

- Safe Instruction Recognition (SIR) - umoˇzn ˇuje dlouhotrvaj´ıc´ım floating-point operac´ım vyuˇz´ıt out-of-order retire • Intel HyperThreading - jedn´ a se o stejnou technologii, jaká uˇz byla pouˇzita u procesor˚ u z rodiny Intel Pentium IV, avˇsak u procesor˚ u Atom je tato technologie velmi podpoˇrena dlouhou pipeline Procesory této generace maj´ı implementovánu instrukˇcn´ı sadu x86 (IA-32 i s 64 bitov´ ym rozˇs´ıˇren´ım). Procesory obsahuj´ı dvˇe ALU jednotky a dvˇe FPU jednotky. Prvn´ı ALU jednotka se stará o posuvy a druh´ a o skoky. Jakékoliv násoben´ı ˇci sˇc´ıtán´ı se automaticky pos´ılá do FPU jednotek, i kdyˇz se jedn´ a o operaci s integer ˇc´ısly. Prvn´ı FPU jednotka se stará o sˇc´ıtán´ı, druhá o SIMD instrukce a n´ asoben´ı nebo dˇelen´ı. Procesory jsou celkovˇe optimalizovány pro jednoduché instrukce, které zvl´ adaj´ı velmi rychle.

Obr´ azek 1.5: Intel Atom pipeline

1.2.5

Architektura Intel Nehalem

Nehalem je kódové oznaˇcen´ı pro nejnovˇejˇs´ı generaci procesor˚ u od spoleˇcnosti Intel. Jedná se o u ´plnˇe novou architekturu, kter´ a je n´ astupcem Core architektury. P˚ uvodnˇe se mˇelo jednat o posledn´ı stádium NetBurst technologie, ale jelikoˇz Intel od této technologie upustil, tak se jedná o u ´plnˇe nov´ y projekt. Procesory které vyuˇz´ıvaj´ı Nehalem architekturu jsou prodávány pod názvem Intel Core i7. Základn´ı rysy této architektury: • procesory této architektury m˚ uˇzou existovat v 2, 4 a 8 jádrov´ ych proveden´ıch • integrovan´ y pamˇeˇtov´ y ˇradiˇc s podporou DDR3 SDRAM, kter´ y má 3 pamˇeˇtové kanály • procesory se vyr´ abˇej´ı 45nm technologi´ı • je pouˇzita nov´ a technologie Intel QuickPath Interconnect, která nahrazuje klasick´ y front side bus (FSB) • znova se pouˇz´ıv´ a Intel HyperThreading technologie (Intel ji nepouˇzil od Pentium IV generace procesor˚ u)


13

• vˇsechna j´ adra jsou tzv. single die (budou souˇcást´ı jednoho ˇcipu) • L1 cache se skl´ ad´ a z 32KB pro instrukce a 32KB pro data na kaˇzdé jádro • 256KB L2 cache na kaˇzdé j´ adro • 8MB L3 cache, kter´ a je sd´ılena vˇsemi jádry • vylepˇsena predikce skok˚ u pomoc´ı 2nd level branch prediction a také vylepˇsen´ y Transaction Lookaside Buffer (2nd level TLB) • intergrovan´ y mikrokontroler pro správu spotˇreby • real-time senzory pro sledov´ an´ı teploty a spotˇreby procesoru

Obr´ azek 1.6: architektura procesor˚ u Intel Nehalem


14 Intel QuickPath Interconnect architektura

Jde o platformu, kter´ a je urˇcena k propojen´ı mezi mikroprocesorem a extern´ı pamˇet´ı a také mezi mikroprocesorem a V/V rozboˇcovaˇcem. Základn´ım vylepˇsen´ım této technologie je implementace sd´ılené ˇsk´ alovatelné pamˇeti. Nam´ısto pouˇzit´ı sd´ılené pamˇeti, která je pˇripojena ke vˇsem jádr˚ um za pomoci FSB (Front Side Bus) a pamˇeˇtového kontroleru, má svou vlastn´ı pˇriˇrazenou pamˇeˇt, ke které pˇristupuje pomoc´ı sd´ıleného pamˇeˇtového ˇradiˇce. V pˇr´ıpadˇe, ˇze jádro potˇrebuje pˇristoupit k pamˇeti, kter´ a je urˇcena jinému jádru, tak to m˚ uˇze udˇelat právˇe pomoc´ı Intel QuickPath Interconnect, kter´ a spojuje vˇsechna jádra. Základem této technologie je to, ˇze pouˇz´ıvá dvoubodov´ y spoj, nam´ısto klasické sbˇernice, kde jádra mus´ı ˇreˇsit pˇristup ke sd´ılen´ ym prostˇredk˚ um. Pˇredpokl´ adan´ y v´ ykon se pohybuje okolo 4.8 aˇz 6.4 GB pˇrenesen´ ych za sekundu v jednom smˇeru. Spoj m˚ uˇze b´ yt 5, 10 nebo 20 bit˚ u ˇsirok´ y v kaˇzdém smˇeru, coˇz znamená 12 aˇz 16 GB/s v jednom smˇeru, ˇci 24 aˇz 32 GB/s pro spoj. Základn´ı implementace této technologie v procesorové rodinˇe Nehalem pouˇz´ıv´ a spoj o 20 bitové ˇs´ıˇrce s pˇrenosem 25,6 GB/s. 2nd level branch prediction Principem 2nd level predikce skok˚ u u procesor˚ u Nehalem je to, ˇze tato predikce funguje souˇcasnˇe s klasickou predikc´ı. V´ yhodou 2nd level predikce je to, ˇze má daleko vˇetˇs´ı tabulku s histori´ı skok˚ u a tak dok´ aˇze odhadovat skoky s lepˇs´ım v´ ysledkem, nev´ yhodou je zase velké zpomalen´ı odhadu. 2nd level TLB Opˇet zde pracuj´ı obˇe dvˇe u ´rovnˇe TLB spoleˇcnˇe, avˇsak pokud nen´ı namapována adresa v základn´ım TLB, tak se procesor pod´ıv´ a jeˇstˇe do novˇe pˇridané 2nd level TLB nam´ısto do tabulky stránek a t´ım m˚ uˇze uˇsetˇrit ˇcas. 1.2.6

SIMD instrukce

Jedná se o takzvané single-instruction multiple-data instrukce, které byly u procesor˚ u zavedeny se vznikem Intel MMX technologie a poté dále rozˇsiˇrovány pomoc´ı SSE, SSE2, SSE3, SSSE3 a SSE4 instrukc´ı. • MMX instrukce - Intel Pentium II • SSE instrukce - Intel Pentium III • SSE2 instrukce - Intel Pentium IV, Intel Xeon • SSE3 instrukce - Intel Pentium IV s Hyper-Threading technologi´ı • SSSE3 instrukce - Intel Xeon série 5100, Intel Core 2 Duo • SSE4 instrukce - 54 instrukc´ı - 47 instrukc´ı je SSE4.1 - Intel Xeon série 5400, Intel Core 2 Extreme QX9650 - 7 instrukc´ı je SSE4.2


15

Obrázek 1.7: SIMD instrukce

1.2.6.1

SSE4 instrukˇ cn´ı sada

• poprvé uvedena u Intel Core architektury • nejedn´ a se o sadu instrukc´ı na podporu multimédi´ı • tyto instrukce definuj´ı XMM0 jako implicitn´ı tˇret´ı operand • postr´ adaj´ı podporu pro 64 bitové MMX registry, SIMD integerové operace mohou b´ yt prov´ adˇeny pouze v 128 bitov´ ych XMM registrech • SSE4a - dvˇe nové instrukce pˇridané spoleˇcnost´ı Advanced Media Device (AMD)


16 1.2.7

Hyper-Threading technologie

Tato technologie byla zavedena u 32 bitov´ ych procesor˚ u, aby zv´ yˇsila jejich v´ ykonnost pˇri pouˇz´ıván´ı multi-vl´ aknového operaˇcn´ıho systému nebo jedno-vláknové aplikace v multi-taskingovém prostˇred´ı. Základem této technologie je umoˇznit procesoru zpracovávat dva a nebo v´ıce separátn´ıch kód˚ u (vl´ aken) pomoc´ı sd´ılen´ ych vykonávac´ıch prostˇredk˚ u. 32 bitové procesory, které Hyper-Threading technologii podporuj´ı, jsou ve skuteˇcnosti tvoˇreny dvˇema nebo v´ıce logick´ ymi procesory. Kaˇzd´ y z tˇechto logick´ ych procesor˚ u má svoje vlastn´ı 32 bitové registry. Srovnán´ı procesoru vyuˇz´ıvaj´ıc´ıho Hyper-Threading technologie s opravdov´ ym dvoujádrov´ ym procesorem:

Obr´ azek 1.8: Hyper-Threading

1.2.8

Multi-Core technologie

Tato technologie je dalˇs´ı moˇznost´ı jak zpracovávat multi-vláknové operace v rodinˇe 32 bitov´ ych procesor˚ u. Je zaloˇzena na v´ yskytu dvou nebo v´ıce fyzick´ ych procesorov´ ych jader. Vyskytuje se u nˇekolika procesor˚ u z rodiny Intel v r˚ uzn´ ych obmˇenách: • prvn´ım procesorem s touto technologi´ı je Intel Pentium IV Extreme Edition - jsou zde dvˇe procesorov´ a j´ adra s podporou technologie Hyper-Threading, coˇz dává dohromady 4 logické procesory • Dual-core Intel Xeon • Intel Pentium D - dvˇe procesorov´ a jádra bez pˇr´ıtomnosti Hyper-Threading technologie, tedy jen dva logické procesory


17

• Intel Core 2 Duo, Intel Xeon série 3000, 5100 a Intel Core Duo - obsahuj´ı dvˇe procesorov´ a jádra, kter´ a sd´ılej´ı L2 cache a kaˇzd´ y má svou vlastn´ı L1 cache (nen´ı ukázána na obrázku)

Obr´ azek 1.9: MultiCore technologie - 2 jádra

• Intel Xeon série 7300, 5300, 3200, Intel Core 2 Extreme Quad-Core a Intel Core 2 Quad - obsahuj´ı ˇctyˇri procesorové j´ adra, avˇsak fyzicky jsou to dvˇe dual-core jádra na jednom ˇcipu, kde kaˇzdé dual-core j´ adro má svou vlastn´ı L2 cache (2x L2 cache v procesoru) a kaˇzdé procesorové j´ adro m´ a svou samostatnou L1 cache (4x L1 cache v procesoru)

Obr´ azek 1.10: MultiCore technologie - 4 jádra


18 • Intel Core i7 - 4 procesorov´ a j´ adra

Obr´ azek 1.11: MultiCore technologie - 4 jádra Intel Core i7

1.2.9

Intel 64 architektura

Základn´ım rysem této architektury je, ˇze zvyˇsuje adresn´ı prostor pro software na 64 bit˚ u a podporuje fyzick´ y adresn´ı prostor do 40 bit˚ u. M˚ uˇze pracovat ve dvou základn´ıch módech: 1. kompatibiln´ı m´ od - dovoluje 64 bitovému operaˇcn´ımu systému spouˇstˇet 32 bitové aplikace bez jakéhokoliv z´ asahu do nich 2. 64 bitov´ y m´ od - dovoluje systému spouˇstˇet aplikace, které jsou napsány pro 64 bitov´ y pˇr´ıstup k adresn´ımu prostoru Dalˇs´ı znaky 64 bitového m´ odu: • 64 bitová adresace • 8 univerz´ aln´ıch registr˚ u nav´ıc • 8 registr˚ u nav´ıc pro SIMD instrukce 1.2.10

Intel virtualization technologie

Tato technologie pro 64 bitové i 32 bitové procesory umoˇzn ˇuje tzv. virtualizaci, coˇz je moˇznost fungovat jako v´ıce virtu´ aln´ıch systém˚ u, kde kaˇzd´ y virtuáln´ı systém m˚ uˇze m´ıt sv˚ uj vlastn´ı operaˇcn´ı systém a aplikace pro nˇej.

´ UVOD ´ KAPITOLA 1. TEORETICKY 1.2.11

19

Intel IA64 technologie

Tuto technologii vyuˇz´ıv´ a procesorová ˇrada Intel Itanium. Jde o 64 bitové procesory, které jsou urˇceny pro vysoce v´ ykonné poˇc´ıtaˇcové systémy. Jedná se o u ´plnˇe jinou architekturu neˇz maj´ı ostatn´ı procesory od firmy Intel. Procesory existuj´ı ve dvou generac´ıch a to Itanium a Itanium 2. Architektura je zaloˇzena silnˇe na paralelismu na u ´rovn´ı instrukc´ı (ILP), kdy pˇrekladaˇc rozhoduje o tom, které instrukce se budou vykonávat paralelnˇe. Tohle dovoluje procesoru zpracovávat aˇz 6 instrukc´ı v jednom hodinovém taktu. Základn´ı fakta o této architektuˇre jsou: • 128 integer registr˚ u, 128 FP registr˚ u, 64 jednobitov´ ych predikátov´ ych registr˚ u, 8 skokov´ ych registr˚ u • FP registry jsou 82 bit˚ u dlouhé • kaˇzdé 128 bitové slovo obsahuje 3 instrukce, fetch mechanismus m˚ uˇze naˇc´ıst dvˇe instrukˇcn´ı slova za jeden takt z L1 cache do pipeline • procesor m´ a 30 funkˇcn´ıch vykonávac´ıch jednotek v 11 skupinách, kaˇzdá jednotka m˚ uˇze prov´ adˇet urˇcitou podmnoˇzinu instrukˇcn´ı sady • tyto jednotky jsou: - 6 obecn´ ych ALU jednotek, 2 integer jednotky, 1 shift jednotka - 4 data cache jednotky - 6 multimedi´ aln´ıch jednotek, 2 paraleln´ı shift jednotky, 1 paraleln´ı násobiˇcka - 4 FP n´ asobiˇcky - 3 skokové jednotky • pˇrekladaˇc tedy m˚ uˇze skl´ adat instrukce do skupiny po ˇsesti a pak je vykonávat najednou • ˇrada Itanium 2 m´ a 32KB velkou L1 cache (16KB pro data, 16KB pro instrukce), L2 cache o velikosti 256KB • L3 cache o r˚ uzné velikosti 1,5 MB aˇz 24 MB • L2 cache obsahuje dodateˇcnou logiku pro zvládnut´ı operac´ı se semafory bez pˇreruˇsen´ı práce ALU • pozdˇejˇs´ı generace procesor˚ u mˇely podporu IA-32 EL technologie, která zvyˇsuje v´ ykonnost 64 bitového Itanium procesoru v 32 bitov´ ych aplikac´ıch • v ˇcervenci 2006 s vyd´ an´ım revize jádra Montecito byla pˇridána podpora Hyper-Threading technologie a pozdˇeji také Intel Virtualization technologie

20


Obr´ azek 1.12: Itanium architektura

´ UVOD ´ KAPITOLA 1. TEORETICKY 1.2.12 1.2.12.1

Pˇ rehled z´ akladn´ıch vlastnost´ı procesor˚ u Intel 32 bitov´ e procesory

Obr´ azek 1.13: 32 bitové procesory

21


22 1.2.12.2

64 bitov´ e procesory

Obr´ azek 1.14: 64 bitové procesory ˇcást prvn´ı


Obr´ azek 1.15: 64 bitové procesory ˇcást druhá

23


24 1.2.12.3

Itanium procesorov´ aˇ rada

Obr´ azek 1.16: Itanium procesorová ˇrada


1.3

25

Advanced Micro Devices (AMD)

Prvn´ı procesory AMD byly ˇrady 286, 386 a 486, které spoleˇcnost AMD vyrábˇela podle designu spoleˇcnosti Intel. Prvn´ım samostatn´ ym procesorem AMD byla ˇrada procesor˚ u K5.

1.3.1

AMD K5 architektura

AMD K5 procesory K5 procesory byly postavené na vlastn´ı AMD architektuˇre 29k RISC procesor˚ u s x86 dekódovac´ım front-endem. Tyto procesory mˇely pouze nˇeco okolo 4,3 milión˚ u tranzistor˚ u. Obsahovaly pˇet integrovan´ ych jednotek, které mohly zpracovávat instrukce mimo poˇrad´ı a jednu FP jednotku. Procesor umˇel spekulativn´ı prov´ adˇen´ı instrukc´ı a mˇel 16KB instrukˇcn´ı cache.

Obr´ azek 1.17: AMD K5 architektura

1.3.2

AMD K6 architektura

AMD K6 procesory Tato ˇrada procesor˚ u pouˇz´ıvala RISC86 superskalárn´ı mikroarchitekturu, byla kompatibiln´ı s Intel MMX technologi´ı. Pouˇz´ıvala L1 cache pamˇeˇt o velikosti 64KB rozdˇelenou na 32KB pro data a 32 KB pro instrukce. Obsahovaly FPU jednotku.

26



AMD K6-2 procesory Tato generace procesor˚ u pouˇz´ıv´ a také RISC86 mikroarchitekturu. Má L1 cache pamˇeˇt o velikosti 64KB a nav´ıc 20KB predek´ odovac´ı cache pamˇeˇt. Vylepˇsuje FP jednotku a urychluje vykonáván´ı MMX instrukc´ı. Velk´ ym vylepˇsen´ım je pˇridán´ı 21 instrukc´ı AMD 3DNow! technologie, která vylepˇsuje Intel MMX technologii.

Obr´ azek 1.19: AMD K6-2 architektura


27

AMD K6-III procesory Základn´ım rysem tˇechto procesor˚ u bylo vyuˇzit´ı tˇr´ı´ urovˇ nového designu cache pamˇet´ı. Procesor obsahoval L1 cache o velikosti 64KB a L2 cache o velikosti 256KB, avˇsak umoˇzn ˇoval obˇema stupˇ n˚ um cache soubˇeˇzné prov´ adˇen´ı ˇctec´ıch a zapisovac´ıch operac´ı v jednom taktu procesoru. Tˇret´ı u ´rovn´ı byla odpojiteln´ a L3 cache o velikosti od 512KB do 2048KB integrovaná na základn´ı desce. Tato architektura se pˇr´ıliˇs neprosadila a byla brzy nahrazena.

Obr´ azek 1.20: AMD K6-3 architektura

1.3.3

AMD K7 architektura

AMD Athlon Jedná se o prvn´ı superskal´ arn´ı procesor z rodiny AMD, tento procesor byl schopn´ y zpracovat aˇz ˇctyˇri 32bitové single-precision FP instrukce v jednom taktu. Dalˇs´ım základn´ım vylepˇsen´ım bylo zvˇetˇsen´ı L1 cache na 128KB a L2 cache od 512KB aˇz do 8MB. Byla také pˇridána podpora Enhanced 3DNow! technologie, která znamenala rozˇs´ıˇren´ı o dalˇs´ıch 24 instrukc´ı a byla reakc´ı na SIMD instrukce procesoru Intel Pentium III.

AMD ThunderBird Jedná se o vylepˇsenou architekturu AMD Athlon procesoru. Hlavn´ım rozd´ılem bylo sn´ıˇzen´ı L2 cache pamˇeti na 256KB, kter´ a ale byla integrovaná pˇr´ımo na ˇcipu.

28


Obr´ azek 1.21: AMD Athlon architektura

AMD Duron AMD Duron jsou procesory m´ıˇrené na low-end trh, které byly odpovˇed´ı na Intel Celeron architekturu. D´ıky tomu byla sn´ıˇzena velikost L2 cache na 64KB, velikost L1 cache byla stále 128KB. L2 cache byla sn´ıˇzena, jelikoˇz se AMD rozhodla pro jin´ y design cache pamˇeti, kde data nejsou zrcadlena mezi L1 a L2 cache pamˇetmi. L1 cache pamˇeˇt se stala primárn´ım cache zdrojem a pomalejˇs´ı L2 cache ukl´ adala bloky, které se zapisovaly zpátky do pamˇeti. AMD Palomino Generace procesor˚ u AMD Palomino pˇriˇsla s nˇekolika zásadn´ımi vylepˇsen´ımi, které AMD souhrnnˇe nazvalo QuantiSpeed architektura. Mezi základn´ımi rysy této architektury patˇr´ı vylepˇsen´ı Transition Lookaside Bufferu a implementace 52 nov´ ych SIMD instrukc´ı, které se souhrnnˇe oznaˇcuj´ı jako AMD 3DNow! Professional. AMD Morgan Jedná se o procesory m´ıˇrené na low-end segment podobnˇe jako generace AMD Duron. Vycház´ı se zde z jádra Palomino, avˇsak L2 cache je sn´ıˇzena z 256KB na 64KB. AMD Thoroughbred Jde o upravené j´ adro Palomino, které je pouze vyrábˇeno pokroˇcilejˇs´ım v´ yrobn´ım procesem. Z hlediska architektury nebyly pouˇzity ˇz´ adné v´ yraznˇejˇs´ı zmˇeny.


29

AMD Barton Barton je m´ırnˇe vylepˇsené j´ adro u kterého byla zv´ yˇsena kapacita L2 cache na 512KB. 1.3.4

AMD K8 architektura

AMD Athlon 64 ˇ firmy Tato generace procesor˚ u jako prvn´ı vyuˇz´ıvá AMD64 instrukˇcn´ıho setu, coˇz je odpovˇed AMD na Intel 64 architekturu.


AMD Sempron ˇ na Intel Celeron D procesory. Procesor vycház´ı z Athlon Opˇet se jedn´ a o low-endovou odpovˇed 64 architektury.


30 AMD Athlon 64 X2

Tato ˇrada je prvn´ı generac´ı procesor˚ u od AMD, které jsou tvoˇreny v´ıce procesorov´ ymi jádry. V tomto pˇr´ıpadˇe se jedn´ a o dvouj´ adrov´ a ˇreˇsen´ı. Kaˇzdé jádro vycház´ı z Athlon 64 architektury a existuj´ı dva designy: • Manchester - 512KB L2 cache • Toledo - 1MB L2 cache AMD Turion 64 Jedná se o ˇradu procesor˚ u zamˇeˇren´ ych na malou spotˇrebu. Jsou to 64 bitové procesory osazené 512 aˇz 1024 KB L2 cache, které obsahuj´ı podporu mnoha technologi´ı na sn´ıˇzen´ı spotˇreby jako napˇr´ıklad PowerNow!. AMD Turion 64 X2 Jde o dvoujádrové ˇreˇsen´ı vych´ azej´ıc´ı z Turionu 64, které je také zamˇeˇreno na mobiln´ı segment trhu. Um´ı nav´ıc AMD Virtualization technologii. AMD Turion 64 X2 Ultra Tyto procesory jsou souˇc´ ast´ı AMD platformy Puma. Jde o dvoujádrov´ y procesor vyrábˇen´ y 65nm v´ yrobn´ım procesem. Kaˇzdé j´ adro má 1 MB L2 cache. Novinkou je implementace tˇr´ı napˇeˇtov´ ych schémat. Jedno pro northbridge a zbylé dvˇe po jednom pro kaˇzdé jádro, d´ıky tomu m˚ uˇze jádro mˇenit své nap´ ajen´ı a frekvenci nezávisle na tom druhém a northbridgi. AMD Quad Core Barcelona Jde o prvn´ı ˇctyˇrj´ adrové ˇreˇsen´ı od AMD, které je c´ıleno do server˚ u a pracovn´ıch stanic. ˇ rjádrovosti procesoru je doc´ıleno t´ım, ˇze procesor obsahuje ˇctyˇri procesorová jádra na jedCtyˇ nom ˇcipu, coˇz je rozd´ıl oproti Quad-Core technologii od firmy Intel, kde jsou na jednom ˇcipu dvˇe dual-core jádra. Tato architektura pracuje s tˇr´ıstupˇ novou cache pamˇet´ı, kde základem stále z˚ ustávaj´ı 64KB L1 cache a 512KB L2 cache, které má kaˇzdé procesorové jádro zvláˇsˇt. Nav´ıc je zde L3 cache pamˇeˇt o velikosti aˇz 2MB, která je sd´ılena vˇsemi procesorov´ ymi jádry. 1.3.5

AMD K10 architektura

Nejnovˇejˇs´ı architektura od AMD, kter´ a najde vyuˇzit´ı u procesor˚ u z rodin Athlon Dual-Core 6000 a ˇctyˇrjádrov´ ych procesor˚ u Phenom. Souˇcást´ı této architektury je nˇekolik inovac´ı: • Enhanced PowerNow! technologie - pomoc´ı této technologie mohou jádra a integrovan´ y ˇ pamˇetov´ y ˇradiˇc dynamicky mˇenit své nároky na napájen´ı • CoolCore technologie - umoˇzn ˇuje jádr˚ um vypnout ˇcásti sv´ ych obvod˚ u, které nejsou vyuˇz´ıvány • pˇrednaˇc´ıt´ an´ı pˇr´ımo do L1 cache pamˇeti • dva 64 bitové nez´ avislé pamˇeˇtové ˇradiˇce, kaˇzd´ y s vlastn´ım fyzick´ ym adresn´ım prostorem • 48 bitové pamˇeˇtové adresov´ an´ı • Podpora HyperTransport 3.0


31

• rozˇs´ıˇren´ı instrukˇcn´ı sady - nové instrukce pro manipulaci s bity (LZCNT, POPCNT) - nové SSE instrukce, pojmenované jako SSE4a, které se nenacház´ı v SSE4 implementaci od firmy Intel - podpora pro nezarovnané SSE load instrukce • vylepˇsen´ı pipeline - 128 bit˚ u ˇsiroké SSE jednotky - ˇsirˇs´ı L1 datov´ y cache interface, umoˇzn ˇuj´ıc´ı dvˇe 128b naˇcten´ı v jednom cyklu - menˇs´ı latence pˇr´ı dˇelen´ı n´ızk´ ych integer ˇc´ısel - nepˇr´ımé odhadov´ an´ı skok˚ u s 512 záznamy, vˇetˇs´ı návratov´ y zásobn´ık a také buffer pro c´ıle skok˚ u



32 AMD Phenom X4 procesory

Phenom X4 procesory s k´ odov´ ym oznaˇcen´ım Agena jsou prvn´ı generac´ı procesor˚ u z AMD K10 architektury. Vlastnosti tˇechto procesor˚ u jsou: • je to ˇctyˇrj´ adrov´ y procesor • L1 cache o velikosti 64KB pro data a 64KB pro instrukce pro kaˇzdé jádro • L2 cache o velikosti 512KB pro kaˇzdé jádro • pamˇeˇtov´ y ˇradiˇc s podporou DDR2 pamˇeˇtov´ ych modul˚ u o frekvenci aˇz 1066MHz • podporuj´ı technologie AMD64, PowerNow!, NX bit, AMD-V • implementace HyperTransport technologie AMD Phenom X3 procesory • procesor s k´ odov´ ym oznaˇcen´ım Toliman • je to tˇr´ıjádrov´ y procesor • ostatn´ı jeho vlastnosti jsou stejné jako u Phenom X4 procesor˚ u 1.3.6

AMD K10.5 architektura

AMD Phenom II • je to ˇctyˇrj´ adrov´ y procesor • procesor vyr´ abˇen´ y 45nm v´ yrobn´ım procesem vycházej´ıc´ı z AMD Phenom procesoru • má 6 MB velkou sd´ılenou L3 cache pamˇeˇt • obsahuje AM3 pamˇeˇtov´ y ˇradiˇc, kter´ y novˇe podporuje i DDR3 pamˇeti • existuj´ı i varianty procesoru se tˇremi jádry nebo 4MB L3 cache


1.4

33

Technologie procesor˚ u AMD

Opˇet i zde v tomto pˇrehledu procesor˚ u rodiny AMD zaznˇelo nˇekolik v´ yznamn´ ych technologi´ı viz. [13], které si zaslouˇz´ı podrobnˇejˇs´ı rozebrán´ı. Jedná se o technologie: • 3DNow! • HyperTransport • AMD64 architektura 1.4.1

3DNow!

Jde o technologii, kter´ a byla poprvé uvedena u AMD K6-2 procesor˚ u. Jej´ım základn´ım u ´ˇcelem bylo lepˇs´ı zvl´ adnut´ı pr´ ace s FP instrukcemi. P˚ uvodnˇe byla tato sada instrukc´ı vyvinuta jako rozˇs´ıˇren´ı MMX sady instrukc´ı. Hlavn´ım smyslem je zv´ yˇsen´ı v´ ykonu v 3D v´ ypoˇctech. Kaˇzd´ a 3DNow! instrukce obsluhuje dva FP operandy. K6-2 architektura umoˇzn ˇuje zpracovávat dvˇe 3DNow! instrukce v jednom cyklu, coˇz dává dohromady 4 FP operace za jeden takt. P˚ uvodn´ı implementace obsahovala sadu 21 instrukc´ı, které obsahovaly podporu SIMD FP operac´ı.

Obr´ azek 1.24: 3DNow technologie

1.4.2

Enhanced 3DNow!

Rozˇs´ıˇren´ı 3DNow! instrukˇcn´ı sady, která byla poprvé uvedena s prvn´ı generac´ı procesor˚ u z rodiny Athlon. Bylo pˇrid´ ano 5 nov´ ych instrukc´ı a pozdˇeji dalˇs´ıch 5 pro podporu digitáln´ıho zpracován´ı sign´ al˚ u (DSP). 1.4.3

HyperTransport

P˚ uvodnˇe se tato technologie jmenovala Lightning Data Transport (LDT). Jde o technologii, která zajiˇsˇtuje dvoubodové spojen´ı s velmi n´ızkou dobou zpoˇzdˇen´ı. Tato technologii je vyuˇz´ıvána firmami AMD a Transmeta v x86 procesorech, firmami PMC-Sierra, Broadcom a Raza Microelectronics v MIPS mikroprocesorech, AMD, NVIDIA, VIA a SiS v PC chipsetech, HP, Sun Microsystems, IBM a Flextronics v serverech, Cisco Systems v routerech.


34 ˇ existuj´ı 3 verze HyperTransport technologie: Doted

Obr´ azek 1.25: verze HyperTransport technologie

Verze 1.0 byla uvedena v roce 2001, verze 2.0 v roce 2004, verze 3.0 v roce 2006. Jde o DDR (Double Date Rate) spojen´ı, coˇz znamená, ˇze data jsou pos´ılána jak na nábˇeˇznou, tak i na sestupnou hranu hodinového sign´ alu. HyperTransport je paketovˇe orientovan´ ym spojen´ım, coˇz má nˇekolik d˚ usledk˚ u: • kaˇzd´ y paket obsahuje set 32 bitov´ ych slov • prvn´ı slovo v paketu je vˇzdy ˇr´ıd´ıc´ı slovo • pokud paket obsahuje adresu, tak posledn´ıch 8 bit˚ u ˇr´ıd´ıc´ıho slova je spojeno s dalˇs´ım 32 bitov´ ym slovem, ˇc´ımˇz je vytvoˇrena 40 bitová adresa • pokud je vyˇzadov´ ano 64 bitové adresován´ı, tak se pˇripoj´ı nav´ıc 32 bitov´ y ˇr´ıd´ıc´ı paket • pˇrenáˇsená data jsou potom d´ ale rozdˇelena do jednotliv´ ych 32 bitov´ ych paket˚ u • HyperTransport spojen´ı se d´ a pouˇz´ıt pro generován´ı systémov´ ych zpráv, k signalizaci pˇreruˇsen´ı nebo napˇr´ıklad k V/V a datov´ ym transakc´ım


35

Obr´ azek 1.26: HyperTransport technologie

1.4.4

AMD64 architektura

Jde o architekturu AMD procesor˚ u, která pˇrinesla podporu 64 bitov´ ych instrukc´ı. Samozˇrejmost´ı je zpˇetná kompatibilita s 32 bitov´ ymi a 16 bitov´ ymi aplikacemi a operaˇcn´ımi systémy bez jejich modifikace ˇci rekompilace. Základn´ı vlastnosti AMD64 architektury: • rozˇs´ıˇren´ı registr˚ u – 8 univerz´ aln´ıch registr˚ u nav´ıc – vˇsech 16 univerz´ aln´ıch registr˚ u je 64 bitov´ ych – osm 128 bitov´ ych XMM registr˚ u – jednotné byte-register adresován´ı pro vˇsechny univerzáln´ı registry • Long Mode – aˇz 64 bit˚ u virtu´ aln´ı adresy – 64 bitov´ y instruction pointer – Instruction-Pointer-Relative Data adresn´ı mód

36


Obr´ azek 1.27: AMD64 technologie - registry

Obr´ azek 1.28: AMD64 technologie - operaˇcn´ı módy


37

• Srovn´ an´ı dostupnosti registr˚ u a zásobn´ıku pro 32 bitov´ y mód - Legacy mode (lev´ y sloupec) a 64 bitov´ y m´ od (prav´ y sloupec)

Obr´ azek 1.29: srovn´ an´ı dostupnosti registr˚ u a zásobn´ıku pro 32 a 64 bitov´ y mód

1.5

Procesory PowerPC

Tato procesorov´ a ˇrada je vyv´ıjena konsorciem firem Apple, IBM a Motorola. Jedná se o procesor typu RISC, coˇz znamen´ a: • procesor m´ a pevnou délku instrukc´ı a oddˇelenou mnoˇzinu instrukc´ı pracuj´ıc´ıch s pamˇet´ı (LOAD/STORE) • procesor m´ a k dispozici 32 GPR registr˚ u a vektorové rozˇs´ıˇren´ı AltiVec • je to superskal´ arn´ı procesor s podporou pipeliningu, se zpracováván´ım instrukc´ı mimo poˇrad´ı a s moˇznost´ı pˇredpov´ıdán´ı vˇetven´ı • procesor se m˚ uˇze pˇrep´ınat mezi little-endian a big-endian módem (nen´ı podporováno u nejnovˇejˇs´ı G5 generac´ı procesor˚ u) • dnes uˇz um´ı kompletn´ı 64 bitovou specifikaci zpˇetnˇe kompatibiln´ı s 32 bitovou architekturou Altivec • jedn´ a se o sadu 162 SIMD instrukc´ı, která má k dispozici 32 vlastn´ıch 128 bitov´ ych registr˚ u • pouˇz´ıvaj´ı se k akceleraci multimediáln´ıch aplikac´ı


38

PowerPC procesory se daj´ı rozdˇelit na 5 generac´ı viz. [11], jak je uvedeno na následuj´ıc´ıch obrázc´ıch. Pátá generace je jiˇz plnˇe 64 bitová a zaˇc´ıná IBM 970 procesorem. 32 bitov´ e procesory

Obr´ azek 1.30: pˇrehled 32 bitov´ ych procesor˚ u - ˇcást prvn´ı


39

Obr´ azek 1.31: pˇrehled 32 bitov´ ych procesor˚ u - ˇcást druhá

64 bitov´ e procesory

Obr´ azek 1.32: pˇrehled 64 bitov´ ych procesor˚ u

1.6

Procesory VIA

Pˇrehled VIA procesor˚ u viz. [12]: VIA Joshua (Jalapeno) • jde o procesor, kter´ y p˚ uvodnˇe vyv´ıjela firma Cyrix, neˇz tato firma byla prodána firmˇe VIA v roce 1999 • procesor mˇel podporu RDRAM pamˇeˇtov´ ych modul˚ u a MPEG dekódován´ı • pouˇz´ıv´ a 133MHz sbˇernici, obsahuje dvanáctistupˇ novou pipeline • má L1 cache o velikosti 64KB, L2 cache o velikosti 256KB • podporuje MMX a 3DNow! Instrukce • jedn´ a se pouze o prototyp


40 VIA Samuel (C5A)

• FP jednotky bˇeˇz´ı na poloviˇcn´ı frekvenci jako CPU • L1 cache o velikosti 64KB, L2 cache nemá • pouˇz´ıvá 100-133 MHz sbˇernici • má dvanáctistupˇ novou popel´ıne 1.6.1

VIA C3 procesorov´ aˇ rada

VIA Samuel 2(C5B) • má L1 cache o velikosti 128KB, L2 cache o velikosti 64KB • podporuje MMX a 3DNow! Instrukce • obsahuje dvan´ actistupˇ novou pipeline VIA Ezra/Ezra-T • jedná se pouze o vylepˇsen´ı architektury pouˇzité u procesor˚ u z rodiny Samuel 2 • bˇeˇz´ı na vyˇsˇs´ıch frekvenc´ıch neˇz procesory Samuel 2, jinak má velmi podobné vlastnosti VIA Nehemiah(C5XL) Jde o u ´plnˇe novou architekturu procesor˚ u, která se zbavila neduh˚ u dˇr´ıvˇejˇs´ıch generac´ı procesor˚ u od firmy VIA, napˇr´ıklad nekompletn´ı MMX sady instrukc´ı, ˇci FP jednotky bˇeˇz´ıc´ı na poloviˇcn´ı frekvenci oproti procesoru. Z´ akladn´ı inovace jsou: • zvˇetˇsen´ı stupˇ n˚ u pipeline z 12 na 16 • opuˇstˇen´ı 3DNow! instrukc´ı a implementace SSE instrukˇcn´ı sady • sbˇernice bˇeˇz´ı st´ ale na 133MHz • implementov´ ano AES ˇsifrov´ an´ı VIA Antaur(C5P) • jde o procesor na b´ azi Nehemiah j´ adra, kter´ y je m´ıˇren na mobiln´ı zaˇr´ızen´ı • obsahuje technologii PowerSaver 3.0, která dynamicky mˇen´ı spotˇrebu procesoru, je to velmi podobné Intel SpeedStep technologii 1.6.2

VIA C7 procesorov´ aˇ rada

Via Esther(C5J) Jde o dalˇs´ı evoluˇcn´ı skok oproti j´ adr˚ um z rodiny Nehemiah. Základn´ı vlastnosti Esther procesoru jsou: • dokáˇze bˇeˇzet aˇz na frekvenci 2GHz, sbˇernice bˇeˇz´ı na frekvenci 800MHz • L1 cache o velikosti 128KB, L2 cache o velikosti 128KB


41

• velmi n´ızk´ a spotˇreba zajiˇstˇen´ a technologi´ı TwinTurbo, která dokáˇze mˇenit frekvenci procesoru v jednom procesorovém taktu • podpora SSE2 a SSE3 instrukc´ı a také NX bitu 1.6.3

VIA Nano(Isaiah)

Jde o novou procesorovou ˇradu firmy VIA viz. [10]. Tyto procesory jsou jako prvn´ı od firmy VIA 64 bitové. Touto platformou se VIA snaˇz´ı konkurovat nové mobiln´ı procesorové ˇradˇe firmy Intel - Intel Atom. Z toho plyne, ˇze tyto procesory jsou také zamˇeˇreny na zaˇr´ızen´ı s velmi n´ızkou spotˇrebou a jim podobn´ a. Isaiah obsahuje nˇekolik vlastnost´ı, které se v portfoliu firmy VIA objevuj´ı poprvé: • podpora x86-64 instrukˇcn´ı sady • v´ yroba 65nm, pozdˇeji 45nm v´ yrobn´ım procesem • FSB sbˇernice bˇeˇz´ıc´ı na 800 aˇz 1333MHz • 64KB velk´ a L1 cache, L2 cache o velikosti 1MB • podpora virtualizaˇcn´ı technologie (stejná implementace jako od firmy Intel) • jedn´ a se o superskal´ arn´ı procesor se zpracováván´ım instrukc´ı mimo poˇrad´ı - jde o prvn´ı procesor od firmy VIA, postaven´ y na out-of-order zpracován´ı instrukc´ı • Instruction Vision technologie - bude dovolovat spojit nˇekteré jednoduché instrukce dohromady za u ´ˇcelem sn´ıˇzen´ı spotˇreby • vylepˇsené odhadov´ an´ı skok˚ u, je pouˇzito osm odhadovac´ıch jednotek ve dvou stupn´ıch pipeline • umoˇzn ˇuje cache exkluzivitu, která zajiˇsˇtuje, ˇze data v L1 cache nebudou stejná jako data v L2 cache • dok´ aˇze naˇc´ıst ˇctyˇri x86 instrukce za jeden cyklus • podporuje MMX, SSE, SSE2, SSE3, SSSE3 instrukˇcn´ı sady • implementuje 3 nové technologie pro sn´ıˇzen´ı spotˇreby: – Adaptive P-State Control - pˇrep´ınán´ı mezi napájec´ımi u ´rovnˇemi bez ukonˇcen´ı prov´ adˇen´ı instrukc´ı – Adaptive Overclocking - automatické pˇretaktován´ı procesoru, pokud má procesor n´ızkou teplotu – Adaptive Thermal Limit - dokáˇze udrˇzet procesor na teplotˇe, která je pˇreddefinov´ ana uˇzivatelem • hardwarovˇe implementuje AES ˇsifrován´ı a SHA-1, SHA-256 hashován´ı


42

Obr´ azek 1.33: VIA Isaiah architektura

1.7

Procesor Cell

Jde o v´ıcejádrov´ y procesor, kter´ y je vyv´ıjen konsorciem spoleˇcnost´ı IBM, Sony a Toshiba. Procesor m˚ uˇze b´ yt vyroben v mnoha r˚ uzn´ ych konfigurac´ıch, avˇsak má nˇekolik základn´ıch rys˚ u viz. [2]: • skládá se ze dvou hlavn´ıch ˇc´ asti a to hlavn´ıho jádra s názvem Power Procesor Element (PPE) a nˇekolika menˇs´ıch jader naz´ yvan´ ych Synergistic Processing Elements (SPE) • tyto jádra jsou spolu propojena pomoc´ı sbˇernice s názvem Element Interconnect Bus (EIB) • procesor je optimalizov´ an pro FP poˇc´ıtán´ı s jednoduchou pˇresnost´ı, avˇsak SPE jádra mohou prov´ adˇet FP operace s dvojitou pˇresnost´ı Power Processor Element j´ adro • jedná se o multivl´ aknové j´ adro, které funguje jako ˇr´ıd´ıc´ı pro zbylá SPE jádra • stará se o vˇetˇsinu v´ ypoˇct˚ u • spolupracuje s vˇetˇsinou obvykl´ ych operaˇcn´ıch systém˚ u, jelikoˇz je velmi podobné 64 bitovému PowerPC procesoru • má L1 cache o velikosti 64KB (32KB pro data, 32KB pro instrukce) • 512 KB L2 cache • Obsahuje AltiVec jednotky, které jsou specializovány na FP operace s jednoduchou pˇresnost´ı


43

Synergistic Processing Elements j´ adro • kaˇzdé toto j´ adro je sloˇzeno ze Synergisti Processing Unit (SPU) a Memory Flow Controller (MFC) • jedn´ a se o RISC procesor, kter´ y obsahuje 256KB integrované SRAM pamˇeti pro instrukce a data, kter´ a se naz´ yv´ a Local Storage • typick´ ym vyuˇzit´ım tˇechto jader je napˇr´ıklad naplnˇen´ı SPE mal´ ymi programy (nˇeco jako vl´ akna) a jejich v´ ysledn´ a paraleln´ı spolupráce na vyˇreˇsen´ı daleko komplexnˇejˇs´ıho problému Element Interconnect Bus (EIB) • typovˇe jde o intern´ı komunikaˇcn´ı sbˇernici, která v Cell procesoru spojuje dohromady jednotlivé elementy procesoru: PPE jádro, MIC - pamˇeˇtov´ y ˇradiˇc, SPE jádra a dvˇe I/O rozhran´ı, jeˇz se nach´ az´ı mimo ˇcip • obsahuje arbitr´ aˇzn´ı jednotku, která rozhoduje o vyuˇz´ıván´ı sbˇernice • je implementov´ ana jako kruhová sbˇernice, která se skládá ze ˇctyˇr 16 bitov´ ych kan´ al˚ u, maxim´ aln´ı pˇrenos je 96B za jeden hodinov´ y takt • kaˇzd´ a z pˇripojen´ ych jednotek má jeden 16B ˇctec´ı port a jeden 16B zapisovac´ı port Pamˇ eˇ tov´ yˇ radiˇ c Rambus XIO • Cell obsahuje dvoukan´ alov´ y Rambus XIO pamˇeˇtov´ y ˇradiˇc, kter´ y komunikuje s Rambus XDR pamˇeˇtmi Syst´ emov´ yˇ radiˇ c FlexIO • vyuˇz´ıv´ a také Rambus design • je organizov´ an do dvan´ acti ˇrad, kaˇzdá ˇrada je 8 bitov´ y dvoubodov´ y spoj


44

Obr´ azek 1.34: Cell procesor architektura

S t´ımto procesorem se dnes m˚ uˇzeme setkat napˇr´ıklad v hern´ı konzoli PlayStation 3, kde se jedná o jeho prvn´ı nasazen´ı. V této konzoli je procesor taktován na 3,2 GHz a obsahuji 7 z obvykl´ ych 8 SPE jader. V konzoli je programátor˚ um dostupn´ ych pouze ˇsest, jelikoˇz jedno je vyhrazeno pro operaˇcn´ı systém konzole. Dalˇs´ım jeho vyuˇzit´ım je napˇr´ıklad HDTV systém od Toshiby. Tento systém vyuˇz´ıvaj´ıc´ı Cell procesory je schopen dek´ odovat 48 MPEG-2 stream˚ u zároveˇ n v rozliˇsen´ı 1920x1080.

1.8

Procesor Xenon

Tento procesor je také vyv´ıjen firmou IBM viz. [7]. S t´ımto procesorem se m˚ uˇzeme setkat v dneˇsn´ı modern´ı hern´ı konzoli a to v Xbox 360 od Microsoftu. • opˇet se jedn´ a o v´ıcej´ adrov´ y procesor, kter´ y se skládá ze tˇr´ı procesorov´ ych jader na jednom ˇcipu, které pracuj´ı na frekvenci 3,2GHz • jedná se o procesory zaloˇzené na PowerPC architektuˇre • v´ ypoˇcetn´ı v´ ykon je tvoˇren matematick´ ym koprocesorem a dvˇema jednotkami AntiVec • kaˇzdé jádro m´ a vlastn´ı L1 cache o velikosti 64KB, 32KB pro data a 32KB pro instrukce. • procesorov´ a j´ adra spoleˇcnˇe sd´ılej´ı L2 cache o velikosti 1MB • souˇcást´ı platformy je také grafick´ y procesor od firmy ATI s názvem Xenos • procesor m˚ uˇze vykonat dvˇe instrukce za jeden hodinov´ y takt v kaˇzdém jádˇre


45

• kaˇzdé j´ adro obsahuje dvˇe symetrická hardwarová vlákna (SMT), coˇz dává celkem 6 vl´ aken • je implementov´ ana standardn´ı sada PowerPC integer a FP registr˚ u a nav´ıc 128 VMX registr˚ u, které jsou zamˇeˇreny na akceleraci 3D grafiky a hern´ı fyziky • procesor je vyroben 90nm v´ yrobn´ım procesem, v roce 2007 je zmodernizován na 65 nm v´ yrobn´ı proces a v roce 2009 je nasazena 45nm v´ yroba • jedn´ a se procesor s in-order zp˚ usobem zpracováván´ı instrukc´ı, pouˇz´ıvá big-endian architekturu

Obr´ azek 1.35: Xenon procesor architektura

˚ KAPITOLA 2. BUDOUCÍ GENERACE PROCESORU

46

2 Budouc´ı generace procesor˚ u 2.1 2.1.1

Intel Corporation Intel Dunnigton procesor

Intel Dunnigton procesor bude posledn´ım procesorem z ˇrady Intel Xeon vyrábˇen´ y 45nm procesem. Je tedy jasné, ˇze se bude jednat o procesor urˇcen´ y pro serverové stanice. Procesor bude m´ıt 6 jader a bude obsahovat 96KB L1 cache, tˇri sjednocené L2 cache o velikosti 3MB a 16MB L3 cache pamˇeti. Procesor bude nativn´ım ˇsestijádrem, coˇz znamená, ˇze vˇsech 6 jader bude integrováno na jednom ˇcipu. Dunnington nebude m´ıt integrovan´ y pamˇeˇtov´ y ˇradiˇc jako procesory z ˇrady Nehalem.

Obr´ azek 2.1: Dunnington architektura

2.1.2

Intel Tukwila

Tukwila je kódové oznaˇcen´ı pro budouc´ı generaci Intel Itanium procesor˚ u. Bude se jednat o procesor se 4 j´ adry na jednom ˇcipu vyroben´ y 65 nm procesem a s 30MB velkou L2 cache viz. [8]. Kaˇzdé z jader bude schopno vykonávat 2 vlákna simultánnˇe, coˇz znamená 8 vláken zpracovávan´ ych najednou. Tukwila bude také vyuˇz´ıvat Intel QuickPath architekturu stejnˇe jako procesory z rodiny Nehalem. Intel Tukwila bude také prvn´ım procesorem, kter´ y pˇrekoná hranici 2 miliard tranzistor˚ u.

Obr´ azek 2.2: Tukwila architektura

˚ KAPITOLA 2. BUDOUCÍ GENERACE PROCESORU 2.1.3

47

Intel Westmere

Bude se jednat o n´ astupce Intel Nehalem architektury plánovanou na rok 2009. Budou vyrábˇené 32nm v´ yrobn´ım procesem. Tyto procesory by mˇely obsahovat novou sadu instrukc´ı AES-NI (hardwarov´ a akcelerace ˇsifrován´ı), také by tyto procesory mˇely vyj´ıt souˇcasnˇe s integrovan´ ym GPU j´ adrem. Procesory budou nativnˇe ˇsestijádrové. Teoreticky by mohly b´ yt aˇz ˇsestnáctij´ adrové (dual-die ˇreˇsen´ı) 2.1.4

Intel Larabee

V základˇe se nejedn´ a o CPU ale o GPU jednotku viz. [3], avˇsak tato GPU jednotka je natolik zaj´ımavou aktivitou spoleˇcnosti Intel, ˇze stoj´ı za zm´ınku. Nˇekolik z´ akladn´ıch fakt˚ u, které jsou o Larabee zat´ım dostupné: • bude obsahovat 10 nebo v´ıce jader na jednom ˇcipu, kaˇzdé jádro bude m´ıt vlastn´ı L1 cache pro data a instrukce a budou podporovat vykonáván´ı aˇz 4 vláken simultánnˇe • jádra budou m´ıt implementov´ anu podmnoˇzinu x86 ISA instrukc´ı a nˇekteré specifické GPU instrukce • dále budou obsahovat 512 bitovou vektorovou FPU jednotku s podporou zpracován´ı instrukc´ı na ˇr´ızen´ı toku (smyˇcky a skoky) a také pro nˇekteré skalárn´ı operace • jádra budou sd´ılet velkou L2 cache pamˇeˇt s podporou zamykán´ı ˇcásti L2 cache pro dané jádro • souˇc´ ast´ı bude také integrovan´ y pamˇeˇtov´ y ˇradiˇc a tzv. fixed-function unit, funkce této jednotky se bude liˇsit podle vyuˇzit´ı Larrabee platformy. Napˇr´ıklad pokud p˚ ujde o Larrabee GPU, tak zde bude nˇejak´ y typ rasterizaˇcn´ıho hardwaru. Pokud p˚ ujde o serverové vyuˇzit´ı Larrabee, tak zde m˚ uˇze b´ yt hardwarová ˇsifrovac´ı jednotka • procesor by mˇel b´ yt vyroben 45nm v´ yrobn´ım procesem • mˇel by bˇeˇzet na frekvenc´ıch mezi 1,7-2,5 GHz • prvn´ı vyuˇzit´ı pro Larrabee by mˇelo b´ yt právˇe jako GPU

Obr´ azek 2.3: Larrabee architektura


48

• Texture Sampler - reprezentuje zde jeden krok ze standardn´ı DirectX ˇci OpenGL 3D renderovac´ı pipeline • Pixel/Vertex shadery - jsou zde reprezentovány in-order jádry • kaˇzdé jádro bude m´ıt 32KB vlastn´ı L1 cache a 256KB ze sd´ılené L2 cache • jednotlivé komponenty z GPU budou propojeny kruhovou sbˇernic´ı podobnou jako v IBM Cell procesoru • Larrabee GPU by mˇelo se sv´ ymi in-order jádry zvládat urˇcité mnoˇzstv´ı ray-tracing technologie 2.1.5

Intel Sandy Bridge

O procesoru s t´ımto k´ odov´ ym jménem je známo jen zat´ım velmi malé mnoˇzstv´ı informac´ı. Jedná se o procesor kter´ y by se mˇel objevit nˇekdy v roce 2010. Nˇekolik základn´ıch vlastnost´ı: • mˇel by b´ yt vyroben 32nm v´ yrobn´ım procesem • bude m´ıt 4 aˇz 8 jader bˇeˇz´ıc´ıch na frekvenc´ıch okolo 4GHz • L1 cache o velikosti 32KB pro kaˇzdé jádro, L2 cache o velikosti 512KB pro kaˇzdé jádro • 2 aˇz 3 MB velkou L3 cache pro kaˇzdé jádro • jádra by mˇela b´ yt na kruhové sbˇernici stejnˇe jako u Intel Larrabee • vyuˇzita by mˇela b´ yt Intel QuickPath Interconnect architektura • CPU a GPU by mˇely b´ yt na jednom ˇcipu • procesor by mˇel obsahovat nové instrukce nazvané Adanced Vector Extensions. Jde o vylepˇsenou formu SSE instrukc´ı, které by mˇely b´ yt zamˇeˇreny na sloˇzité FP aplikace 2.1.6

Intel Ivy Bridge

Jde o nástupce Intel Sandy Bridge, kter´ y by mˇel b´ yt vyrábˇen 22nm v´ yrobn´ım procesem. Tyto procesory by se mˇely objevit nˇekdy v roce 2011 a mˇely by b´ yt ˇctyˇr nebo osmijádrové. 2.1.7

Intel Haswell

Pravdˇepodobnˇe se bude jednat o u ´plnˇe novou architekturu procesor˚ u, která by se mˇela objevit nˇekdy v roce 2012. Zat´ım je tato architektura v ranné fázi v´ yvoje, avˇsak je uˇz známo nˇekolik základn´ıch vlastnost´ı: • bude se jednat o prvn´ı procesory firmy Intel, které budou implementovat Fused MultiplyAdd (Multiply-accumulate) - floating-point operace násoben´ı a pˇriˇcten´ı v jednom kroku s jednoduchou pˇresnost´ı • budou vyr´ abˇeny 22nm v´ yrobn´ım procesem (pozdˇeji pravdˇepodobnˇe 16nm) • osmijádrové ˇreˇsen´ı uˇz od prvn´ıch procesor˚ u z této architektury • u ´plnˇe nov´ y cache design • nov´ y systém u ´spory spotˇreby • procesor bude obsahovat vektorové koprocesory


2.2

49

Advanced Micro Devices (AMD)

AMD Shanghai procesory - zaˇ c´ atek roku 2009 Jedná se o pˇr´ımého n´ astupce procesorové rodiny Barcelona. Bude stejnˇe jako procesory Barcelona nativn´ım ˇctyˇrj´ adrem. Bude vyroben 45nm technologi´ı. Jeho souˇcást´ı bude 128KB L1 cache, 512KB L2 cache a 6MB L3 cache. Obsahuje podporu HyperTransportu ve verzi 3.0, ˇci AMD Virtualization technologie. AMD Istanbul procesory - druh´ a polovina roku 2009 Bude se jednat o nativn´ı ˇsestij´ adrové procesory vyrobené 45nm v´ yrobn´ım procesem. Ostatn´ı vlastnosti tˇechto procesor˚ u by mˇely b´ yt podobné jako u rodiny procesor˚ u Shanghai. AMD Magny-Cours a Sao Paulo procesory - rok 2010 Procesor z rodiny Magny-Cours by mˇel vycházet z dvanáctijádrového designu, mˇel by podporovat DDR3 pamˇeti a technologii, kterou AMD naz´ yvá probe filter. Tato technologie by mˇela zajistit redukci poˇctu cache snoopingu nezbytného k zajiˇstˇen´ı pamˇeˇtové koherence. Procesory Sao Paulo budou m´ıt ˇsestij´ adrov´ y design. Ostatn´ı vlastnosti budou stejné jako u procesor˚ uz rodiny Magny-Cours. AMD Bulldozer platforma Bude se pro AMD jednat o u ´plnˇe novou architekturu procesor˚ u viz. [1]. Tyto procesory by mˇely b´ yt zaloˇzeny na M-SPACE designu procesor˚ u. Budou podporovat novou verzi AMD Direct Connect architektury. Nˇekteré z dalˇs´ıch znám´ ych vlastnost´ı této rodiny procesor˚ u: • bude se st´ ale jednat o superskalárn´ı architekturu se zpracováván´ım instrukc´ı mimo poˇrad´ı • bude m´ıt nové instrukce zamˇeˇrené na zpracováván´ı multimédi´ı • podpora HyperTransport 3.0, ˇctyˇri HyperTransport 3.0 linky • podporu DDR3 pamˇeˇtov´ ych modul˚ u - G3MX technologie • m˚ uˇze m´ıt integrovan´ y PCIExpress 2.0 kontroler - IOMMU technologie (hardwarovˇe akcelerovan´ a V/V virtualizace) • jeho souˇc´ ast´ı je také podpora nov´ ych SIMD instrukc´ı (170 nov´ ych instrukc´ı s názvem SSE5) Souˇcást´ı této platformy budou serverovˇe zaloˇzené procesory s oznaˇcen´ım SandTiger, které se budou skl´ adat z 8 aˇz 16 Bulldozer jader, která budou optimalizována pro serverové aplikace. AMD Bobcat platforma Jedná se o jednoduˇsˇs´ı architekturu neˇz platforma Buldozer. Bobcat platforma je m´ıˇrena na ultra-mobiln´ı zaˇr´ızen´ı s velmi malou spotˇrebou a bude také zaloˇzena na M-SPACE designu procesor˚ u. AMD M-SPACE design Jde o marketingov´ y n´ azev pro design procesor˚ u, kdy se procesor bude skládat ze stavebn´ıch blok˚ u jako GPU jader, CPU jader, pamˇeˇtov´ ych ˇradiˇc˚ u nebo r˚ uzného specializovaného hardwaru. Tyto ˇcásti m˚ uˇzou b´ yt r˚ uznˇe skl´ ad´ any pro r˚ uzné specifické potˇreby.


50 AMD Puma platforma

Jedná se také o platformu urˇcenou pro mobiln´ı zaˇr´ızeni viz. [6], která je pˇredch˚ udcem AMD Shrink platformy. Z´ akladem této platformy je procesor Turion X2 Ultra s kódov´ ym oznaˇcen´ım Griffin. Jde o vylepˇsen´ı p˚ uvodn´ıho Turion X2 procesoru. Základn´ı vlastnosti tohoto procesoru jsou: • je vyroben 65nm v´ yrobn´ım procesem • oproti Turionu X2 bude m´ıt zv´ yˇsenou L2 cache na 1 MB pro kaˇzdé jádro • podporu HyperTransportu verze 3.0 s pˇrenosem aˇz 14,4 GB/s • procesor m´ a integrovan´ y pamˇeˇtov´ y ˇradiˇc pˇr´ımo na ˇcipu, z ˇcehoˇz plyne, ˇze hlavn´ı pamˇeˇtov´ y pˇrenos pro cel´ y systém bude muset procházet skrz procesor

Obr´ azek 2.4: AMD Puma architektura

AMD Fusion platforma Bude se jednat o procesory z rodiny Falcon. AMD Fusion je platforma jenˇz kombinuje moˇznosti klasického CPU s GPU jednotkou. Jedná se o procesor, kde na jednom ˇcipu nalezneme následuj´ıc´ı komponenty viz. [4]: • sd´ılen´ y pamˇeˇtov´ y ˇradiˇc ˇ na platformˇe Buldozer nebo Bobcat • jádro zaloˇzené bud • DirectX GPU j´ adro s podporou UVD • sd´ılenou cache pamˇeˇt mezi CPU a GPU • PCIExpress ˇradiˇc PCIExpress ˇradiˇc bude m´ıt podporu DDR3 pamˇeˇtov´ ych modul˚ u a to jak pro CPU, tak i pro GPU. AMD Shrink procesor, kter´ y by se mˇel objevit nˇekdy v roce 2009, bude prvn´ım procesorem z této rodiny. Nebude jeˇstˇe vyuˇz´ıvat plánované procesory z Buldozer platformy, ale mˇel by b´ yt zaloˇzen na dvouj´ adrov´ ych procesorech Shanghai, které by mˇely dostat nové technologie pro spr´ avu nap´ ajen´ı.


51

Obr´ azek 2.5: AMD Fusion architektura Tyto procesory budou prim´ arnˇe zamˇeˇreny na mobiln´ı ˇcást trhu. AMD Eagle platforma Jedná se o mobiln´ı platformu AMD, která je plánována aˇz na rok 2010, takˇze je zat´ım zn´ amo jen nˇekolik z´ akladn´ıch fakt˚ u: • bude pouˇz´ıvat ˇctyˇrj´ adrov´ y procesor • procesor bude vyroben 45nm v´ yrobn´ım procesem • podpora DDR3 pamˇet´ı s frekvenc´ı aˇz 1600MHz • integrov´ ano DirectX 10.1 GPU • nov´ y Southbridge SB800/900

2.3

POWER6 architektura

Power6 architektura je novou ˇradou procesor˚ u od firmy IBM viz. [5]. • procesory jsou vyr´ abˇeny 65nm v´ yrobn´ı technologi´ı • jsou schopny pracovat na vysok´ ych frekvenc´ıch od 3,5 aˇz po 4,7 Ghz • dvouj´ adrov´ y procesor, kter´ y provád´ı in-order zpracováván´ı instrukc´ı • L1 cache o velikosti 128KB (64KB pro data, 64KB pro instrukce) • kaˇzdé j´ adro m´ a 4MB poloviˇcnˇe sd´ılené L2 cache, coˇz znamená ˇze cache je sice pˇriˇrazena jednomu j´ adru, avˇsak zbylé j´ adro má k této pamˇeti také pˇr´ıstup • obˇe j´ adra sd´ılej´ı 32MB velkou L3 cache, která je um´ıstˇena mimo ˇcip

52

˚ KAPITOLA 2. BUDOUCÍ GENERACE PROCESORU • kaˇzdé jádro obsahuje dvˇe integer jednotky, 2 binárn´ı FP jednotky • má hardwarovou podporu pro des´ıtkovou aritmetiku, t´ım pádem obsahuje des´ıtkovou FP jednotku. To znamen´ a, ˇze procesor um´ı 50 nov´ ych FP instrukc´ı, které se staraj´ı o des´ıtkovou aritmetiku a konverzi mezi dvojkovou a des´ıtkovou soustavou • obsahuje AltiVec jednotku a podporuje ViVA-2 technologii, která umoˇzn ˇuje aby se procesor choval jako vektorov´ y procesor

´ KAPITOLA 3. BENCHMARKY A JEJICH VYSLEDKY

53

3 Benchmarky a jejich v´ ysledky V praxi se k testov´ an´ı procesor˚ u pouˇz´ıvá tzv. benchmark˚ u, obvykle se jedná o poˇc´ıtaˇcov´ y program nebo sadu program˚ u. V poˇc´ıtaˇcové praxi se obvykle objevuj´ı tˇri základn´ı druhy benchmark˚ u: • Hardwarové benchmarky - tyto benchmarky b´ yvaj´ı napsány tak, ˇze testuj´ı jednotlivé ˇc´ asti poˇc´ıtaˇcového hardwaru. Napˇr´ıklad procesor˚ u pˇri provádˇen´ı urˇcit´ ych typ˚ u operac´ı. Jsou uˇz´ıv´ any jako metoda pro porovnáván´ı v´ ykonu jednotliv´ ych ˇcást´ı hardwaru poˇc´ıtaˇce mezi sebou • Softwarové benchmarky - b´ yvaj´ı pouˇz´ıvány pro testován´ı specifick´ ych typ˚ u software u kter´ ych m´ a takové testov´ an´ı smysl, napˇr´ıklad pro otestován´ı v´ ykonu databázového systému, ˇci pˇrekladaˇce • Testovac´ı benchmarky - jedn´ a se o benchmarky, které slouˇzen´ı k zjiˇstˇen´ı korektn´ıho fungov´ an´ı software

3.1

Hardwarov´ e benchmarky - CPU

Porovnáv´ an´ı v´ ykonnosti mezi procesory m˚ uˇze b´ yt ˇcasto velk´ ym problemém a to z nˇekolika zásadn´ıch d˚ uvod˚ u: • dnes uˇz se nestaˇc´ı pouze pod´ıvat na specifikace daného procesoru, aby se dalo urˇcit, kter´ y procesor je v´ ykonnˇejˇs´ı (procesor s menˇs´ım taktem m˚ uˇze b´ yt v´ ykonnˇejˇs´ı neˇz daleko v´ yˇse taktovan´ y procesor) • procesory z r˚ uzn´ ych generac´ı mohou b´ yt vnitˇrnˇe jinak organizované nebo podporovat jiné technologie • jeˇstˇe horˇs´ı situace nast´ av´ a pokud se jedná o procesory r˚ uzn´ ych v´ yrobc˚ u, kde velkou pˇrek´ aˇzkou pro objektivn´ı testován´ı m˚ uˇze b´ yt jejich vzájemná nekompatibilita Procesory se tetuj´ı mnoha r˚ uzn´ ymi zp˚ usoby, avˇsak základn´ı princip benchmarku je vˇetˇsinou stejn´ y: 1. zaznamenat ˇcas startu benchmarku 2. provést k´ od benchmarku 3. zaznamenat ˇcas konce benchmarku 4. zobrazit v´ ysledky 3.1.1

Mˇ eˇ ren´ı ˇ casu u benchmark˚ u

Základn´ım kamenem kaˇzdého mˇeˇren´ı je doba trván´ı provádˇen´ ych operac´ı - tedy ˇcas, kter´ y str´ av´ı procesor vykon´ av´ an´ım instrukc´ı daného programu. K tomu abychom mohli urˇcit´ ym zp˚ usobem porovnávat v´ ysledky potˇrebujeme znát, jak dlouho dan´ y program pobˇeˇz´ı. Tento ˇcas m˚ uˇzeme u modern´ıch procesor˚ u zjistit dvˇema základn´ımi zp˚ usoby: • hardwarov´ ymi metodami, coˇz znamená vyuˇzit´ı zp˚ usob˚ u, které jsou integrovány pˇr´ımo v procesoru • softwarov´ ymi metodami, coˇz jsou metody, kde vyuˇzijeme funkc´ı operaˇcn´ıho systému


54 3.1.1.1

Hardwarov´ e metody mˇ eˇ ren´ı ˇ casu bˇ ehu programu

Time Stamp Counter - TSC (ˇ c´ıtaˇ c takt˚ u procesoru) • jedná se o ˇc´ıtaˇc, kter´ y obsahuje vˇetˇsina modern´ıch procesor˚ u • procesory Intel maj´ı tento ˇc´ıtaˇc od procesorové ˇrady Pentium, procesory AMD od ˇrady K5 • ˇc´ıtaˇc funguje tak, ˇze s kaˇzd´ ym taktem procesoru se jeho hodnota zvyˇsuje o jedniˇcku, ˇcitaˇc se resetuje pˇri resetu procesoru • jedná se tedy o 64 bitov´ y ˇc´ıtaˇc • jeho hodnota se d´ a zjistit pomoc´ı instrukce RDTSC, která 64 bitovou hodnotu ˇc´ıtaˇce pˇrevede do dvou 32 bitov´ ych registr˚ u Performance counters ˇ ı data o v´ • jedná se o speci´ aln´ı registry, které shromaˇzduj´ ykonnosti procesoru, aniˇz by zasáhly do v´ ykonnosti prov´ adˇeného programu • princip jejich ˇcinnosti je takov´ y, ˇze jeden performance counter m˚ uˇze napˇr´ıklad zjiˇsˇtovat miss rate cache pamˇeti, zat´ımco jin´ y counter sleduje statistiku ˇcten´ı/zápisu dat 3.1.1.2

Softwarov´ e metody mˇ eˇ ren´ı ˇ casu bˇ ehu programu

QueryPerformanceCounter, QueryPerformanceFrequency funkce • tyto funkce jsou souˇc´ ast´ı sluˇzeb operaˇcn´ıho systému Microsoft Windows, volan´ ych pˇres aplikaˇcn´ı programové rozhran´ı Win32API • princip ˇcinnosti tˇechto dvou funkc´ı je takov´ y, ˇze QueryPerformanceCounter funkce vrát´ı aktuáln´ı hodnotu tzv. high-resolution performance counteru. Tato funkce se zavolá na poˇcátku a na konci bˇehu mˇeˇreného programu. QueryPerformanceFrequency funkce vrát´ı aktuáln´ı frekvenci high-resolution performance counteru, takˇze pokud QueryPerformanceCounter funkce vr´ at´ı na zaˇc´ atku bˇehu programu hodnotu 1000 a na konci 3000, coˇz dává rozd´ıl 2000, a QueryPerformanceFrequency funkce vrát´ı hodnotu 50 000, tak z toho plyne, ˇze 2000 takt˚ u bˇehu programu trvalo 0.04 sekundy Vol´ an´ı aktu´ aln´ıho syst´ emu v r˚ uzn´ ych programovac´ıch jazyc´ıch Vˇetˇsina programovac´ıch jazyk˚ u m´ a nˇejakou moˇznost jak zjistit aktuáln´ı systémov´ y ˇcas: • Java - System.currentMillis(),System.nanoTime() • C - strtime

3.2

Popis demonstraˇ cn´ıho benchmarku

C´ılem navrhnutého benchmarku je otestovat dvˇe oblasti ˇcinnosti dneˇsn´ıch procesor˚ u a to: • ˇcinnost v´ıcej´ adrov´ ych procesor˚ u • práci procesoru s cache pamˇetmi


55

Samotné aplikace jsou vytvoˇreny pomoc´ı: • programovac´ıho jazyka Java • programovac´ıho jazyka C++ • strojového k´ odu - assembleru Benchmark obsahuje celkovˇe pˇet test˚ u, z nichˇz ˇctyˇri jsou vytvoˇreny v programovac´ım jazyce Java. Posledn´ı z test˚ u je kombinac´ı Javy, C++ a Assembleru. Java samotná neum´ı pˇristupovat k systémov´ ym vol´ an´ım j´ adra, t´ım pádem nejde pˇr´ımo volat programy napsané ve strojovém kódu. D´ıky tomuto nedostatku se mus´ı pouˇz´ıt speciáln´ı rozhran´ı a to Java Native Interface (JNI), které vol´ a nativn´ı k´ od z programovac´ıho jazyka Java. Velkou nev´ yhodou pouˇzit´ı JNI je to, ˇze samotn´ y program se potom stává nepˇrenositeln´ ym (platformovˇe z´ avisl´ ym). Avˇsak je to jediné moˇzné ˇreˇsen´ı, jak psát procesorové benchmarky v jazyce Java. 3.2.1

Grafick´ e rozhran´ı aplikace

Po spuˇstˇen´ı aplikace se objev´ı z´ akladn´ı grafické rozhran´ı. Pomoc´ı tohoto rozhran´ı se ovl´ ad´ a celá aplikace.

Obr´ azek 3.1: Grafické rozhran´ı Testován´ı se spust´ı stisknut´ım tlaˇc´ıtka Spusteni testu. Po stisknut´ı tohoto tlaˇc´ıtka se rozbˇehne postupnˇe vˇsech pˇet test˚ u. Postup provádˇen´ı jednotliv´ ych test˚ u lze sledovat v odpov´ıdaj´ıc´ıch progress barech. V posledn´ım progress baru se zobrazuje celkov´ y pr˚ ubˇeh testován´ı. Log window Log window slouˇz´ı k zobrazov´ an´ı podrobnost´ı o tom jak jednotlivé testy pˇresnˇe prob´ıhaj´ı. Jsou zde vidˇet informace jako napˇriklad, ˇze dan´ y test zapoˇcal, vytvoˇren´ı potˇrebn´ ych vl´ aken


56

k pr˚ ubˇehu daného testu, v´ ysledné ˇcasy jednotliv´ ych vláken a celkov´ y ˇcasov´ y v´ ysledek testu. Takto se zde zobrazuj´ı informace postupnˇe pro vˇsech pˇet test˚ u. Info window Info window slouˇz´ı k zobrazen´ı z´ akladn´ıch informac´ı o daném PC, na kterém je aplikace spouˇstˇena. Obsahuje tyto u ´daje: • verze operaˇcn´ıho systému • typ procesoru • frekvence procesoru, poˇcet dostupn´ ych jader procesoru • velikost operaˇcn´ı pamˇeti CPU and Memory window Toto okno zobrazuje kaˇzdou vteˇrinu aktualizované hodnoty vyuˇzit´ı procesoru a hodnoty volné a vyuˇzité operaˇcn´ı pamˇeti. Hodnoty jsou uvádˇeny v procentech. 3.2.2

Jednotliv´ e testy

Benchmark obsahuje pˇet test˚ u. Prvn´ı ˇctyˇri z nich jsou zamˇeˇreny na v´ıcejádrové procesory, jelikoˇz jsou naps´ any tak, ˇze po spuˇstˇen´ı testu se zjist´ı poˇcet dostupn´ ych jader procesoru a podle toho se vytvoˇr´ı potˇrebn´ y poˇcet vláken, která budou dan´ y test provádˇet. Testy jsou navrhnuty zp˚ usobem, ˇze kaˇzd´ y pr˚ ubˇeh testu je opakován s urˇcit´ ym poˇctem iterac´ı. Takˇze pokud je procesor v´ıcej´ adrov´ y a t´ım p´ adem vznikne v´ıce vláken, tak kaˇzdé z vláken provád´ı urˇcit´ y poˇcet iterac´ı. P´ at´ y z test˚ u je zamˇeˇren na práci s pamˇet´ı. Prvn´ı test - PI Test ve kterém je poˇc´ıt´ an´ı ˇc´ıslo PI na 10000 desetinn´ ych m´ıst pomoc´ı Machinovy formule. Druh´ y test - QuickSort Test ve kterém je pomoc´ı QuickSort algoritmu seˇrazováno pole 500000 ˇc´ısel. Tˇ ret´ı test - Eratosthenovo s´ıto Test ve kterém je spuˇstˇen algoritmus Eratosthenovo s´ıto na pole ˇc´ısel o velikosti 10000000. ˇ Ctvrt´ y test - Floating point Test ve kterém prov´ adˇeno n´ asoben´ı matic s floating point ˇc´ısly. Matice jsou o velikosti [500][499], [499][500]. P´ at´ y test - Cache Jde o test, kter´ y uˇz nen´ı zamˇeˇren na v´ıcejádrovost procesor˚ u, ale na práci s cache pamˇetmi. V´ ykonnost jakéhokoliv procesoru v testu, kter´ y testuje pamˇeˇtov´ y systém procesoru je silnˇe závisl´ y na dvou faktorech: • velikost jednotliv´ ych u ´rovn´ı cache pamˇeti procesoru


57

• organizace a speci´ aln´ı architektury systému cache pamˇet´ı, které se m˚ uˇzou dost liˇsit u nˇekter´ ych procesor˚ u Velmi d˚ uleˇzité je potom porozumˇen´ı základn´ımu principu fungován´ı cache pamˇet´ı, aby testov´ an´ı bylo efektivn´ı. Dost velkou roli zde hraje také zp˚ usob práce pˇrekladaˇce, kter´ y m˚ uˇze velmi silnˇe ovlivnit dosaˇzené v´ ysledky. Benchmark je zaloˇzen na opakovan´ ych pˇr´ıstupech k dat˚ um v pamˇeti pˇri r˚ uzn´ ych délk´ ach naˇc´ıtaného vektoru. Coˇz znamen´ a, ˇze se naˇc´ıtaj´ı z pamˇeti data o r˚ uzné délce v nˇekolik iterac´ıch, kde v kaˇzdé iteraci se naˇc´ıt´ a vektor dat o r˚ uzné délce. Podle zp˚ usobu pr´ ace benchmarku se dá oˇcekávat, ˇze ˇc´ım vˇetˇs´ı vektory dat bude procesor naˇc´ıtat ˇc´ı ukládat z pamˇeti, t´ım v´ıce se zde uplatn´ı vˇetˇs´ı velikost cache pamˇeti. Naopak menˇs´ı rozd´ıly mezi v´ ykonnostmi procesor˚ u bude u mal´ ych vektor˚ u dat, kde bude rozd´ıl ve velikosti cache pamˇeti ménˇe rozhoduj´ıc´ı. 3.2.3 3.2.3.1

V´ ysledky test˚ u V´ ysledky test˚ u na v´ıcej´ adrovost

U prvn´ıch ˇctyˇr test˚ u je v´ ysledkem ˇcas, za kter´ y se dan´ y test provede. V´ ysledky jsou tedy zobrazov´ any ve formˇe grafu. Pokud aplikace zjist´ı, ˇze procesor na kterém byl benchmark aktuálnˇe spuˇstˇen jeˇstˇe nen´ı v databázi, tak v´ ysledek tohoto procesoru se zanese do datab´ aze a pozdˇeji se bude ve v´ ysledném grafu také zobrazovat. T´ım pádem vzniká urˇcitá datab´ aze v´ ysledk˚ u test˚ u.

Obrázek 3.2: V´ ysledn´ y graf

Pro kaˇzd´ y otestovan´ y procesor se zobrazuj´ı ˇctyˇri v´ ysledky pro kaˇzd´ y z test˚ u. Aktuálnˇe testovan´ y procesor je pod n´ azvem Yours (v horn´ı ˇcásti grafu je zobrazena specifikace mˇeˇreného CPU). Tlaˇc´ıtko export umoˇzn ˇuje export grafu do formátu pdf.

58


V pr˚ ubˇehu testov´ an´ı na r˚ uzn´ ych procesorech jsem vyuˇzil moˇznosti umˇele regulovat poˇcet vytvoˇren´ ych vl´ aken zpracov´ avaj´ıc´ıch v´ ypoˇcty v benchmarku. To znamená, ˇze jsem pro procesor, kter´ y je dvouj´ adrov´ y, umˇele vytvoˇril jin´ y poˇcet vláken. Za normáln´ıch okolnost´ı aplikace vytvoˇr´ı poˇcet vl´ aken podle toho, kolik m´ a dan´ y procesor jader. T´ımto zp˚ usobem jsem otestoval ˇctyˇri r˚ uznˇe v´ ykonné procesory. Benchmark byl na tˇechto procesorech spuˇstˇen s jedn´ım aˇz ˇctyˇrmi vlákny.

Obr´ azek 3.3: Graf pro r˚ uzné poˇcty vláken Na obrázku si lze povˇsimnout nˇekolika zaj´ımav´ ych fakt˚ u: • samozˇrejmˇe v´ıcej´ adrové procesory (2 a v´ıce) dosahuj´ı nejlepˇs´ıch v´ ysledk˚ u ve chv´ıli, kdy se poˇcet vl´ aken rovn´ a re´ alnému poˇctu jeho jader • pokud je poˇcet vl´ aken u v´ıcej´ adrového procesoru vyˇsˇs´ı neˇz jeho reáln´ y poˇcet jader, tak docház´ı k poklesu v´ ykonnosti - d´ a se ˇr´ıct, ˇze pokles je u ´mˇern´ y poˇctu vláken (pro ˇctyˇri vlákna je to o nˇeco pomalejˇs´ı neˇz pro tˇri, pro pˇet vláken o nˇeco pomalejˇs´ı neˇz pro ˇctyˇri, atd.) , avˇsak nen´ı to pravidlem (napˇr´ıklad tˇri vlákna nemus´ı b´ yt rychlejˇs´ı neˇz ˇctyˇri) • jednojádrové procesory dosahuj´ı lepˇs´ıch v´ ysledk˚ u s rostouc´ım poˇctem vláken (ne neomezenˇe). Je to dáno t´ım, ˇze kaˇzdé vl´ akno poté zpracovává menˇs´ı poˇcet iterac´ı • opravdu k z´ asadn´ımu propadu v´ ykonnosti docház´ı, pokud je vytvoˇreno ménˇe vláken neˇz je reáln´ y poˇcet jader procesoru, coˇz se ale dá vˇseobecnˇe pˇredpokládat, neboˇt nen´ı vyuˇzit pln´ y potenci´ al procesoru • z v´ ysledk˚ u r˚ uzn´ ych procesor˚ u je zˇrejmé, ˇze daleko v´ıce ovlivˇ nuje v´ ykonnost jednotliv´ ych procesor˚ u v´ıcej´ adrovost neˇz jejich frekvence, coˇz je dané zamˇeˇren´ım samotné aplikace


59

• d´ıky tomu, ˇze data, kter´ a se pouˇz´ıvaj´ı pˇri v´ ypoˇctech, jsou pro dneˇsn´ı poˇc´ıtaˇce pamˇeˇtovˇe nen´ aroˇcné, je zˇrejmé, ˇze velikost pamˇeti procesor˚ u nen´ı v´ yznamná pro jejich v´ ysledky • v´ ysledky jednotliv´ ych procesor˚ u prakticky odpov´ıdaj´ı teoretick´ ym pˇredpoklad˚ um pro jejich v´ ykonnost z hlediska jejich specifikace 3.2.3.2

V´ ysledek testu cache pamˇ et´ı

V´ ysledkem tohoto testu je tabulka ve které jde vidˇet pr˚ ubˇeh testován´ı a vypoˇctené hodnoty pˇrenesen´ ych MB/s pro jednotlivé velikosti alokované pamˇeti. Vˇzdy je uvedeno jak velká pamˇeˇt ˇ s floating point (s dvojitou ˇci byla alokov´ ana a poté v´ ysledky pro jednotlivé operace bud jednoduchou pˇresnost´ı) nebo pro integer. Dále je zde uveden specifikace CPU, ˇcas zaˇcátku a konce testu a také v´ ypoˇcet MIPS pro integer operace pro jednotlivé velikosti alokované pamˇeti.

Obr´ azek 3.4: V´ ysledek cache testu

3.2.3.3

CPU usage graf

Jde o voliteln´ y graf, kter´ y se d´ a zapnout z hlavn´ıho menu aplikace. V tomto grafu se v reálném ˇcase zobrazuje vyuˇzit´ı procesoru v procentech. Samotn´ y graf dost zatˇeˇzuje procesor a je tedy sp´ıˇse jen pom˚ uckou pro lepˇs´ı zobrazen´ı zátˇeˇze procesoru v pr˚ ubˇehu testován´ı.


60

Obr´ azek 3.5: CPU usage graf

3.2.4

Benchmarky v´ıcej´ adrov´ ych procesor˚ u

Prvnˇe se mus´ı ˇr´ıct, ˇze testov´ an´ı v´ıcej´ adrov´ ych procesor˚ u je velmi podobné psan´ı benchmark˚ u pro jednojádrové procesory, avˇsak v nˇekter´ ych ohledech je mnohem komplexnˇejˇs´ı. Psan´ı takového benchmarku se ˇr´ıd´ı nˇekolika z´ akladn´ımi z´ asadami: • samotn´ y benchmark mus´ı b´ yt multivláknová aplikace, pokud by se jednalo o jednovláknov´ y program, tak se d´ıky zv´ yˇsen´ı poˇctu jader neprojev´ı v´ ykonnost procesoru v benchmarku • pokud je aplikace v´ıcevl´ aknov´ a, tak se m˚ uˇze jednat o dva zp˚ usoby toho, co budou jádra ˇ v kaˇzdém vl´ zpracovávat - bud aknu pro kaˇzdé jádro pobˇeˇz´ı stejná ˇcinnost a nebo kaˇzdé jádro bude prov´ adˇet nˇeco jiného • v´ ykonnost v´ıcej´ adrového procesoru neroste lineárnˇe s poˇctem jader, n´ ybrˇz je dosti závislá na tom jak je benchmark napsan´ y 3.2.4.1

Teorie v´ıcej´ adrov´ ych benchmark˚ u

Pro oˇcekávan´ y v´ ystup benchmarku je velice uˇziteˇcné znát to jak bude v´ıcevláknová aplikace zpracovávána pouze jedn´ım j´ adrem procesoru. K dosaˇzen´ı takového v´ ysledku se pouˇzije jednoduch´ y postup, kdy operaˇcn´ımu systému dovol´ıme pracovat pouze s jedn´ım jádrem z procesoru. U operaˇcn´ıho systému Microsoft Windows staˇc´ı zapsat do BOOT.INI souboru parametr /NUMPROC=1, u operaˇcn´ıho systému Linux se provede naˇcten´ı systému s boot parametrem maxcpus=1. Druhou variantou, kterou je vyuˇzita i u demonstraˇcn´ıho benchmarku je moˇznost nevytváˇret poˇcet vl´ aken podle dostupn´ ych jader procesoru, n´ ybrˇz manuálnˇe urˇcit, ˇze bude vytvoˇreno pouze jedno.


61

Vyuˇ zit´ı Ahmdalova z´ akona pro v´ ypoˇ cet v´ ysledk˚ u pro 2 aˇ z N j´ adrov´ y procesor Princip v´ ypoˇctu spoˇc´ıv´ a v tom, ˇze doba v´ ypoˇctu na jednom jádru bude stále stejná i se stoupaj´ıc´ım poˇctem dalˇs´ıch jader, t´ım pádem se doba bˇehu programu pro dalˇs´ı jádra bude rovnat dobˇe, jakoby operace prov´ adˇelo pouze jedno jádro vydˇelené poˇctem vláken (jader). V podstatˇe se tedy jedn´ a o upraven´ y Ahmdal˚ uv zákon, kter´ y bude vypadat následovnˇe: Tpara = {(1 − P ) + P/N }Tserial • N - poˇcet jader • P - ˇcas str´ aveny v paraleln´ım provádˇen´ı kódu • 1-P - ˇcas pro sériové zpracov´ an´ı kódu • Tpara - ˇcas paraleln´ıho bˇehu programu • Tserial - ˇcas sériového bˇehu programu Samozˇrejmˇe tento vzorec by platil pro ideáln´ı situaci, reálnˇe se dá oˇcekávat zrychlen´ı pˇriblˇznˇe: S = Tserial /Tpara Na následuj´ıc´ım obr´ azku je uk´ az´ ano pˇredpokládané chován´ı zrychlen´ı bˇehu programu pˇri zvyˇsován´ı poˇctu jader. Jsou zde zahrnuty také r˚ uzné u ´rovnˇe procentuáln´ıho zastoupen´ı sériovˇe zpracovávané ˇc´ asti programu.

Obr´ azek 3.6: z´ avislost urychlen´ı bˇehu benchmarku na poˇctu jader procesoru

62


Jak je tedy vidˇet z v´ yˇse zm´ınˇen´ ych z´ akonitost´ı na v´ ykonu procesoru se nejv´ıce podep´ıˇse to jak´ ym ˇ ım ménˇe sériovˇe zpracovávaného kódu bude benchmark zp˚ usobem bude benchmark navrhnut. C´ obsahovat, t´ım v´ıce bude jeho zpracov´ an´ı na v´ıcejádrovém procesoru efektivn´ı. Základem je tedy dobrá optimalizace k´ odu benchmarku pro v´ıcejádrové procesory. 3.2.5

Benchmarky pro pr´ aci s cache pamˇ et´ı

Obr´ azek 3.7: V´ ysledek cache testu

Program pracuje tak, ˇze v cyklech alokuje poˇzadovanou velikost pamˇeti, nad kterou se pak v provád´ı pomoc´ı inline assembleru r˚ uzné operace viz. obrázek. Jedná se jmenovitˇe o operace suma uloˇzená do registru, suma uloˇzen´ a do pamˇeti a pamˇeˇt do pamˇeti. U jednotliv´ ych operac´ı se mˇeˇr´ı ˇcas pro floating point jednoduché ˇci dvoj´ı pˇresnosti a interger, z kterého se následnˇe vypoˇc´ıtá rychlost pamˇeti. N´ aslednˇe se pak jeˇstˇe vypoˇc´ıtavá u interger operac´ı hodnoty MIPS. Pokud vyjdeme z v´ ysledku pro procesor z tohoto v´ ystupu (obrázku), tak jde velmi dobˇre vidˇet omezen´ı velikost´ı L2 cache pamˇeti. Jelikoˇz testovan´ y procesor má L2 cache pamˇeˇt o velikosti 2MB, tak jde vidˇet, ˇze pˇrenesené MB/s i poˇcet proveden´ ych integer operac´ı za sekundu rapidnˇe klesá poté, co je alokov´ ana vˇetˇs´ı velikost pamˇeti neˇz 2048 KB. Je to z toho d˚ uvodu, ˇze pˇri 4096 ˇ KB se uˇz celá alokovan´ a pamˇet nevejde pˇr´ımo do cache procesoru a mus´ı se pouˇz´ıt i operaˇcn´ı pamˇeˇt, která je daleko pomalejˇs´ı.

´ ER ˇ KAPITOLA 4. ZAV

63

4 Z´ avˇ er Prac´ı na mé bakal´ aˇrské pr´ aci se mi podaˇrilo setˇr´ıdit a popsat vˇetˇsinu procesor˚ u, které byly pˇredmˇetem zad´ an´ı. Popsal jsem jejich rysy a také ty nejd˚ uleˇzitˇejˇs´ı technologie, které jsou v tˇechto procesorech pouˇz´ıv´ any (kapitola 1). V dalˇs´ı ˇc´ asti pr´ ace jsem sepsal informace o procesorech, které jsou dnes aktuáln´ı. Dále se zde práce vˇenuje soupisu zn´ am´ ych informac´ı o procesorech, které jsou do budoucna plánov´ any. Objasnil jsem technologie a architektury, na kter´ ych tyto procesory budou zaloˇzeny, a popsal zde jejich z´ akladn´ı vlastnosti (kapitola 2). Dále se pr´ ace zab´ yv´ a benchmarky (kapitola 3), kde jsou popsány jednotlivé typy zpracovan´ ych benchmark˚ u a zp˚ usoby toho jak tyto benchmarky pracuj´ı. Také jsou zde zm´ınˇeny zp˚ usoby mˇeˇren´ı v´ ysledk˚ u jednotliv´ ych benchmark˚ u a ukázka toho, jak se benchmarky programuj´ı v programovac´ım jazyce Java. Projekt jako celek pomohl k z´ akladn´ımu náhledu do architektur, které se pouˇz´ıvaj´ı v dneˇsn´ıch procesorech, a také jako n´ ahled do architektur, které se teprve uplatn´ı v plánovan´ ych procesorech. Pˇrispˇel také k pochopen´ı princip˚ u psan´ı benchmark˚ u, k tomu jak benchmarky funguj´ı a jak se zpracov´ avaj´ı jejich v´ ysledky. V pr˚ ubˇehu tvorby práce jsem narazil na mnoho zaj´ımav´ ych vlastnost´ı modern´ıch architektur, které jsou podnˇetem pro dalˇs´ı studium, aˇz se tyto architektury objev´ı v praxi.

64

´ ER ˇ KAPITOLA 4. ZAV

KAPITOLA 5. SEZNAM LITERATURY

65

5 Seznam literatury [1] Amd: Still in the game. http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=3050&p=1. [2] Cell (microprocessor). http://en.wikipedia.org/wiki/Cell_%28microprocessor%29. [3] Clearing up the confusion over intel‘s larrabee, part ii. http://arstechnica.com/news.ars/post/20070604-clearing-up-the-confusio%nover-intels-larrabee-part-ii.html—. [4] A closer look to amd´s cpu/gpu fusion. http://arstechnica.com/news.ars/post/20061119-8250.html. [5] Ibm unveils power6 microprocessor deatils. http://arstechnica.com/news.ars/post/20070212-8823.html. [6] Inside amd‘s next-generation mobile architecture: Griffin and puma. http://arstechnica.com/articles/paedia/cpu/inside-amds-next-generation%mobile-architecture-griffin-and-puma.ars/1—. [7] Inside the xbox 360, part ii: the xenon cpu. http://arstechnica.com/articles/paedia/cpu/xbox360-2.ars/1. [8] Intel shows off tukwila, first 2 billion transistor cpu. http://arstechnica.com/news.ars/post/20080207-intel-shows-off-tukwila-%first2-billion-transistor-cpu.html—. [9] Intel’s atom architecture: The journey begins. http://www.anandtech.com/cpuchipsets/intel/showdoc.aspx?i=3276&p=1. [10] Isaiah revealed: Via’s new low-power architecture. http://arstechnica.com/articles/paedia/cpu/via-cpu-isaiah.ars/1. [11] Powerpc overview. http://www.pctechguide.com/25AMD.htm. [12] Via cpu overview. http://www.cpushack.net/VIA.html. [13] Amd64 architecture programmer’s manual, volume 1: Application programming. Number 24592. Advance Micro Devices, 2008. R 64 and ia-32 architectures software developer’s manual, volume 1: Basic architec[14] Intel ture. Number 253665-017. Intel Corporation, 2008.

66

KAPITOLA 5. SEZNAM LITERATURY

ˇ ÍLOHA A. VYMEZENÍ POUZIT ˇ YCH ´ ˚ PR POJMU

67

A Vymezen´ı pouˇ zit´ ych pojm˚ u A.1

V´ yrobn´ı proces procesor˚ u

Procesor je vyroben jako polovodiˇcová souˇcástka z kˇrem´ıkové destiˇcky s pˇr´ımˇes´ı. Postup v´ yroby je takov´ y, ˇze krystal kˇrem´ıku se na urˇcit´ ych m´ıstech ozáˇr´ı ultrafialov´ ym záˇren´ım a tak se toto m´ısto stane vodiv´ ym. Poté se na nˇej integruj´ı tranzistory. Tranzistory jsou na sobˇe vysoce nahuˇstˇeny, t´ım p´ adem se zkracuje dráha, kterou mus´ı elektron uletˇet. V´ yrobn´ı proces se oznaˇcuje podle toho jak´ y nejmenˇs´ı prvek procesoru je vyroben, napˇr´ıklad tedy 65nm v´ yrobn´ı proces.

A.2

J´ adro procesoru

Definice j´ adra procesoru se liˇs´ı podle toho, zda-li pak se jedná o jednojádrové ˇreˇsen´ı, ˇci v´ıcejádrov´ y procesor. • jednoj´ adrové ˇreˇsen´ı - zde se j´ adrem mysl´ı vlastnˇe sám cel´ y procesor • v´ıcej´ adrové ˇreˇsen´ı - zde je j´ adrem myˇslena jedna fyzická procesorová jednotka, která pokud je jich v samotném procesoru v´ıce, tak tvoˇr´ı samotn´ y v´ıcejádrov´ y procesor. Tyto jednotky jsou propojeny pomoc´ı r˚ uzn´ ych technologi´ı, jejichˇz implementace záleˇz´ı na v´ yrobci procesoru.

A.3

Registry procesoru

Registr je malé pamˇeˇtové u ´loˇziˇstˇe uvnitˇr procesoru, k jehoˇz obsahu se m˚ uˇze procesor velice rychle dostat. Vˇetˇsina modern´ıch procesor˚ u pracuje s registry tak, ˇze se data pˇresouvaj´ı z hlavn´ı pamˇeti do jednotliv´ ych registr˚ u a poté je procesor zpracuje a navrát´ı je zpˇet do hlavn´ı pamˇeti. Tento zp˚ usob zpracov´ an´ı se naz´ yvá load-store architektura.

A.4

Instrukce procesoru

Instrukce je jedna operace procesoru definována v instrukˇcn´ı sadˇe procesoru. Dneˇsn´ı procesory podporuj´ı mnoho r˚ uzn´ ych instrukˇcn´ıch sad, napˇr´ıklad x86, x86-64, atd.

A.5

Cache pamˇ eˇ t a jej´ı u ´ rovnˇ e

Jsou to malé pamˇeti, které se nach´ azej´ı velmi bl´ızko procesoru. K dat˚ um v tˇechto pamˇetech se m˚ uˇze procesor dostat daleko rychleji neˇz k dat˚ um z hlavn´ı pamˇeti. Cache pamˇeˇt má nˇekolik hierarchicky uspoˇr´ adan´ ych u ´rovn´ı. U dneˇsn´ıch procesor˚ u to b´ yvaj´ı nejˇcastˇeji tˇri u ´rovnˇe a to L1 cache (nejmenˇs´ı a nejbl´ıˇze procesoru), L2 cache a L3 cache (nejvˇetˇs´ı a nejdále od procesoru)

A.6

FSB sbˇ ernice a jej´ı frekvence

FSB je fyzick´ a obousmˇern´ a datov´ a sbˇernice, která slouˇz´ı pro pˇrenos informac´ı mezi procesorem a northbridgem.

A.7

Procesorov´ a pipeline

Pipelining je technika pro zpracov´ av´ an´ı v´ıce instrukc´ı najednou tak, ˇze se v´ıce instrukc´ı pˇrekr´ yv´ a pˇri zpracov´ an´ı. Pipeline je rozdˇelena do stupˇ n˚ u, tyto stupnˇe jsou propojeny za sebou tak, ˇze

ˇ ÍLOHA B. POSTUP PSANÍ BENCHMARKU ˚ POMOCÍ PROGRAMOVACÍHO JAZYKA JAVA 68PR v´ ystup jednoho stupnˇe je vstupem n´ asleduj´ıc´ıho stupnˇe. Technologie pipeliningu nesniˇzuje dobu vykonáván´ı jedné instrukce, n´ ybrˇz zvyˇsuje poˇcet instrukc´ı, které mohou proj´ıt procesorem.

B Postup psan´ı benchmark˚ u pomoc´ı programovac´ıho jazyka Java Abychom mohly volat nativn´ı k´ od, mus´ı se pˇri psan´ı postupovat následuj´ıc´ım zp˚ usobem: 1. napsán´ı programu v Javˇe, ve kterém se deklaruj´ı nativn´ı metody, které se pozdˇeji budou volat v benchmarku 2. provede se kompilace za u ´ˇcelem vytvoˇren´ı class souboru pomoc´ı javac utility 3. vytvoˇr´ı se hlaviˇckov´ y soubor v jazyce C++, tento soubor se vytvoˇr´ı z Java class souboru za pouˇzit´ı javah utility 4. posledn´ım krokem je vytvoˇren´ı DLL knihovny, v jej´ımˇz tˇele je kód vytvoˇren´ y v programovac´ım jazyce C++, kter´ y obsahuje samotn´ y nativn´ı kód Jako pˇr´ıklad vyuˇzit´ı psan´ı programu za pomoci Java Native Interface (JNI) m˚ uˇze poslouˇzit prvn´ı ukázkov´ y program, kter´ y zjiˇsˇtuje informace o procesoru pomoc´ı instrukce CPUID. Program v Javˇe, kde se deklaruj´ı nativn´ı metody vypadá napˇr´ıklad takto: class cpuInfo{ static{ try{ System.loadLibrary("cpuinfodll"); } catch(UnsatisfiedLinkError ule){ System.out.println(ule); } } public public public public public

static static static static static

native native native native native

int ziskejRychlostCPU(); String ziskejTypCPU(); int ziskejRodinuCPU(); int ziskejModelCPU(); int ziskejSteppingCPU();

public static void main(String args[]) { System.out.println("Vypis informaci o procesoru"); System.out.println("Frekvence procesoru: " + ziskejRychlostCPU()); System.out.println("Typ procesoru: " + ziskejTypCPU()); System.out.println("Rodina procesoru: " + ziskejRodinuCPU()); System.out.println("Model procesoru: " + ziskejModelCPU()); System.out.println("Stepping procesoru: " + ziskejSteppingCPU()); } } K tomuto programu v Javˇe se poté pˇrid´ a DLL knihovna, která zajiˇsˇtuje volán´ı nativn´ıho kódu. ˇ ast této knihovny vypad´ C´ a napˇr´ıklad takto:

ˇ ÍLOHA C. OBSAH PRILO ˇ ˇ EHO ´ PR ZEN CD

69

JNIEXPORT jint JNICALL Java_cpuInfo_ziskejModelCPU(JNIEnv *, jclass) { int retVal; _asm { mov eax, 1 cpuid mov retVal, eax } return ((retVal >> 4 ) & 0x0000000f); } K vytvoˇren´ı této DLL knihovny je samozˇrejmˇe potˇreba jeˇstˇe hlaviˇckov´ y soubor, avˇsak ten je automaticky generov´ an. T´ım p´ adem nemá smysl se j´ım dále zab´ yvat.

C Obsah pˇ riloˇ zen´ eho CD

Obr´ azek C.1: adresáˇrová struktura pˇriloˇzeného CD Sloˇzka pr´ ace obsahuje text samotné bakaláˇrské práce ve formátu pdf a jej´ı zdrojov´ y kód. Sloˇzka programy obsahuje naimplementované benchmarky ve spustitelné podobˇe a jejich zdrojové kódy, dále také obsahuje soubor readme.txt, kter´ y popisuje jak spustit jednotlivé benchmarky.

Fakulta elektrotechnická. kompatibilních. Studijní program: Elektrotechnika a informatika strukturovaný bakalářský

Recommend Documents