Bab XI, State Diagram Hal: 226

Bab XI, State Diagram

Hal: 226

BAB XI, STATE DIAGRAM State Diagram dan State Table Untuk menganalisa gerbang yang dihubungkan dengan flip-flop dikembangkan suatu diagram state dan tabel state. Ada beberapa variasi dari diagram state, yaitu yang bergantung pada keberadaan sinyal clock (Mesin asinkron dan mesin sinkron). Selanjutnya bergantung pada input saat ini pada output saat ini. Ketergantungan ini dikenal ada mesin Moore dan Mesin Mealy. Mesin Moore adalah mesin dengan keadaan output ditentukan langsung dari informasi keadaan, sehingga bergantung pada keadaan input dari FF. Selanjutnya ada mesin Mealy adalah mesin dengan output ditentukan oleh nilai input dan informasi keadaan internal. Gambaran skematik dari berbagai finite state machine (FSM) ditunjukkan pada ilustrasi berikut ini.

Sastra Kusuma Wijaya

FISIKA FMIPA UI

Diktat Elektronika II


Hal: 227

Gambar Asynchronous Mealy FSM

Gambar Asynchronous Moore FSM

Gambar Synchronous Mealy FSM

Gambar Synchronous Moore FSM Disamping itu juga dikenal mesin Turing yaitu mesin yang dapat menulis dan membaca tape secara tak terbatas.


FISIKA FMIPA UI



Hal: 228

Untuk menjelaskan pengertian diagram state ini diberikan contoh detektor berurut biner. Detektor ini hanya akan memberikan output “1” jika ada pulsa input “1” berurutan tiga kali. Jumlah input dan output dari detektor ini adalah 1. Contoh bentuk gelombang input dan output dari detektor ditunjukkan pada Gambar 1.

Gambar 1, Bentuk elombang input dan output dari detektor berurut biner.

Detektor berurut biner dirancang hanya menghasilkan output 1 jika ada input 111 berurutan, seperti ditunjukkan kemungkinan kombinasi input pada Gambar 1. Diagram State dibentuk dari directed graph, terdapat node berupa lingkaran, disebut juga state dan link berupa garis kurva berpanah. Node dalam diagram state berhubungan dengan keadaan flipflop. Untuk problem detektor tsb ada 4 buah state, yaitu A, B, C dan D dengan 8 buah link, seperti ditunjukkan pada Gambar 2.


FISIKA FMIPA UI



Hal: 229

State Awal X=1 X=0

A,0

X=0

X=1 B,0

X=1 C,0

D,1

X=1

X=0 X=0

Gambar 2, Diagram state untuk detektor berurut biner.

Dari Gambar 2, masing-masing nama state berikan output dari keadaan detektor tsb, contoh untuk state kini A dengan output 0 dan state kini D outputnya 1. Setiap link diberikan nilai input X yang menunjukkan transisi dari satu state ke state lain. Selanjutnya dibuat tabel state yang mewakili diagram state seperti ditunjukkan berikut ini. State Kini

Output

A B C D

0 0 0 1

State Berikut Input X 0 1 A B A C A D A D

State Kini Q1Q0

Output Z

00 01 10 11

0 0 0 1

State Berikut Q1Q0 Input X 0 1 00 01 00 10 00 11 00 11

Setiap state dinyatakan dengan keadaan dari flipflop, karena ada 4 state maka perlu dua buah FF, misalnya untuk state A keadaan flip-flop Q1Q0 = 00, sedangkan keadaan C dengan keadaan flip-flop


FISIKA FMIPA UI



Hal: 230

Q1Q0 = 10, dst, seperti ditunjukkan pada tabel di atas. Untuk merancang gerbang logika, perhatikan bahwa ada 3 input, yaitu input dari FF Q0 dan Q1 dan input X, sedangkan outputnya ada 3, yaitu Z, D1 dan D0 (misalnya menggunakan DFF). Pada DFF  Q =D n+1

1.

menentukan output Z Z = 1 untuk Q1 = Q0 = 1, berarti Z  Q  Q menentukan D0 untuk FF0 1

2.

Q1Q0 00 X 0 0 1 1

01

11

10

0 0

0 1

0 1

0

Diperoleh D0 = Q .X  Q .X 0

3.

1

menentukan D1 untuk FF1. Q1Q0 00 X 0 0 1 0

01

11

10

0 1

0 1

0 1

Diperoleh D1 = Q0.X + Q1.X Rancangan detektor berurut biner adalah :


FISIKA FMIPA UI



Hal: 231

D0

Q0

Cl Q0 k

X

Z

D1

Cl k

Q1

Q1

Clock

Gambar 3, Rancangan logika detektor berurut biner (D0 = Q .X  Q .X , D1 = Q0.X + Q1.X) 0

1

Perancangan komparator sekuensial. Komparator sekuensial membandingkan dua nilai biner A dan B. Bilangan-bilangan biner ini disimpan dalam dua register geser, sebanyak n-bit. Ada dua output yaitu X dan Y. Jika A > B maka X = 1 dan Y = 0, jika A < B maka X = 0 dan Y = 1 sedangkan jika A = B maka X = Y = 0. Untuk mendesign komparator tsb pertama-tama dikembangkan diagram state. Pastikan bahwa MSB dari A dan B dibandingkan terlebih dahulu sebagai state awal P dan link ke state Q jika nilai


FISIKA FMIPA UI



Hal: 232

inputnya AB = 10 dan output dari state awal P adalah XY = 00, sedangkan output dari state Q adalah XY = 10. Sebaliknya jika A < B maka perlu ditambahkan state R dengan link untuk int AB = 01, output dari state R adalah 01. Katakan jika mesin dalam state Q maka tidak ada keadaan input yang dapat mengubah state Q yaitu A > B, sehingga loop dengan input AB = 00, 01, 10 dan 11 ditambahkan ke Q artinya tetap di state Q tanpa memperhatikan input AB. Dengan cara sama juga untuk state R tidak akan mengakibatkan perubahan untuk setiap input AB = 00, 01, 10 dan 11. Sehingga diagram state diperoleh :


FISIKA FMIPA UI



Hal: 233

State Awal AB = 01 AB=10 AB=00, 11

P,00

R,01

Q,10

AB=00,01,10,11

AB=00,01,10,11

State untuk A = B

State untuk A > B

State untuk A < B

Gambar 4, Diagram State untuk Komparator Sekuensial Tabel State untuk Diagram State di atas adalah : State Kini

P Q R

Output XY

00 10 01

State Berikut

00 P Q R

Input AB 01 10 R Q Q Q R R

State Kini Q1Q0 11 P Q R

00 01 10

Output XY

00 10 01

State Berikut Q1Q0 00 00 01 10

Input AB 01 10 10 01 01 01 10 10

11 00 01 10

Untuk merancang logika kombinasi dari tabel state di atas dipergunakan peta Karnough untuk masing-masing output dari gerbang sebagai input dari FF. 1.

Untuk FF0 AB 00 01 Q1Q0 00 0 0 01 1 1


11

10

0 1

1 1

FISIKA FMIPA UI



11 10

x 0

x 0

Hal: 234

x 0

x 0

diperoleh D0 = Q  ABQ 0

2.

Untuk FF1 AB 00 01 Q1Q0 00 0 1 01 0 0 11 x x 10 1 1

1

11

10

0 0 x 1

0 0 x 1

diperoleh D1 = Q  ABQ 1

0

Rangkaian logika untuk komparator sekuensial adalah : A

Q0+AB Q 1 D0 Q 0 FF 0

X

Q0

B

Q1+ABQ 0 D1 Q 1 FF 1

Y

Q1

Clock

Gambar 5. Rancangan logika untuk komparator sekuensial


FISIKA FMIPA UI


Bab XI, State Diagram Hal: 226

Recommend Documents