VÍCEKANÁLOVÝ PŘEVODNÍK DIGITÁLNÍHO VIDEOSIGNÁLU HD-SDI

VYSOKÉ UČENÍ TECHNICKÉ V BRNĚ BRNO UNIVERSITY OF TECHNOLOGY

FAKULTA ELEKTROTECHNIKY A KOMUNIKAČNÍCH TECHNOLOGIÍ ÚSTAV RADIOELEKTRONIKY FACULTY OF ELECTRICAL ENGINEERING AND COMMUNICATION DEPARTMENT OF RADIO ELECTRONICS

VÍCEKANÁLOVÝ PŘEVODNÍK DIGITÁLNÍHO VIDEOSIGNÁLU HD-SDI MULTICHANNEL HD-SDI DIGITAL VIDEO SIGNAL CONVERTER

DIPLOMOVÁ PRÁCE MASTER'S THESIS

AUTOR PRÁCE

Bc. STANISLAV KUČERA

AUTHOR

VEDOUCÍ PRÁCE SUPERVISOR

BRNO 2014

Ing. MICHAL KUBÍČEK, Ph.D.

VYSOKÉ UČENÍ TECHNICKÉ V BRNĚ Fakulta elektrotechniky a komunikačních technologií Ústav radioelektroniky

Diplomová práce magisterský navazující studijní obor Elektronika a sdělovací technika Student: Ročník:

Bc. Stanislav Kučera 2

ID: 125511 Akademický rok: 2013/2014

NÁZEV TÉMATU:

Vícekanálový převodník digitálního videosignálu HD-SDI POKYNY PRO VYPRACOVÁNÍ: Seznamte se se standardy (3G)HD-SDI a s fyzickou vrstvou rozhraní 10 gigabit Ethernet (10GE). Navrhněte koncepci zařízení na bázi obvodu FPGA pro přenos více kanálů HD-SDI prostřednictvím linky 10GE. Zpracujte rozbor problematiky integrity signálů vysokorychlostních datových linek a aspekty návrhu digitální elektroniky podstatné pro řešení tohoto projektu. Navrhněte schéma zapojení a desku plošných spojů prototypu konvertoru. Prototyp vyrobte, oživte, proveďte jeho konfiguraci a proveďte ověření jeho vlastností. Na základě zjištěných parametrů a pokynů vedoucího proveďte optimalizaci navrženého řešení. DOPORUČENÁ LITERATURA: [1] MAXFIELD, C. The Design Warrior’s Guide to FPGAs. 1st ed. Newnes – Elsevier, Burlington, MA, 2004. [2] JOHNSON, H. High Speed Digital Design: A Handbook of Black Magic. 1st ed. Prentice Hall, Upper Saddle River, New Jersey, 1993. [3] IEEE Computer Society: IEEE Std 802.3an™-2006: Amendment 1: Physical Layer and Management Parameters for 10 Gb/s Operation, Type 10GBASE-T. New York, NY 10016-5997,USA. Termín zadání:

10.2.2014

Termín odevzdání:

Vedoucí práce: Ing. Michal Kubíček, Ph.D. Konzultanti diplomové práce:

doc. Ing. Tomáš Kratochvíl, Ph.D. Předseda oborové rady

23.5.2014

ABSTRAKT Tato diplomová práce se zabývá návrhem elektroniky převodníku šesti kanálů videosignálu SD, HD a 3G HD-SDI na linku 10-Gigabit Ethernet. V úvodní části je stanovena koncepce zařízení. Teoretická část práce rozebírá příslušné standardy a poskytuje podstatné informace týkající se návrhu digitální elektroniky, kde důraz je kladen na integritu signálu na vysokorychlostních linkách. Jsou využity zejména praktické příklady a ilustrace pomocí výpočtů a simulací. Návrhová část obsahuje popis návrhu všech významných bloků, zapojení FPGA, vstupů SDI a obvodu fyzické vrstvy 10-Gigabit Ethernetu. V závěrečné části je shrnuto oživení a měření na vyrobeném prototypu, je uveden příklad srovnávající výsledky simulace integrity signálu s měřením.

KLÍČOVÁ SLOVA SD-SDI, HD-SDI, FPGA, 10-Gigabit Ethernet, integrita signálu, prokov, SerDes, MGT, LVDS, XAUI, PHY, preemfáze, ekvalizace, spínaný měnič, LDO

ABSTRACT This master’s thesis deals with the design of six channel SD, HD and 3G HD-SDI digital video signal converter to 10-Gigabit Ethernet. In the introductory part, the conception of designed device is formulated. The theoretical background is provided in four chapters, where main standards and design rules related to digital electronics’ design are analyzed. The emphasis is placed on signal integrity at high-speed interconnects. There mostly practical examples, calculations and simulations are utilized. The design part contains thorough description of main subsystems’ design, implementation of FPGA, SDI input channels and 10-Gigabit Ethernet PHY. In the final part, the first tests and measurements of the build prototype are summarized. As an example, the comparison of signal integrity simulation to measurement is provided.

KEYWORDS SD-SDI, HD-SDI, FPGA, 10-Gigabit Ethernet, signal integrity, via, SerDes, MGT, LVDS, XAUI, PHY, preemphasis, equalization, switching converter, LDO

KUČERA, Stanislav Vícekanálový převodník digitálního videosignálu HD-SDI: diplomová práce. Brno: Vysoké učení technické v Brně, Fakulta elektrotechniky a komunikačních technologií, Ústav radioelektroniky, 2014. 110 s. Vedoucí práce byl Ing. Michal Kubíček, Ph.D.

PROHLÁŠENÍ Prohlašuji, že svou diplomovou práci na téma „Vícekanálový převodník digitálního videosignálu HD-SDI“ jsem vypracoval samostatně pod vedením vedoucího diplomové práce a s použitím odborné literatury a dalších informačních zdrojů, které jsou všechny citovány v práci a uvedeny v seznamu literatury na konci práce. Jako autor uvedené diplomové práce dále prohlašuji, že v souvislosti s vytvořením této diplomové práce jsem neporušil autorská práva třetích osob, zejména jsem nezasáhl nedovoleným způsobem do cizích autorských práv osobnostních a/nebo majetkových a jsem si plně vědom následků porušení ustanovení S 11 a následujících autorského zákona č. 121/2000 Sb., o právu autorském, o právech souvisejících s právem autorským a o změně některých zákonů (autorský zákon), ve znění pozdějších předpisů, včetně možných trestněprávních důsledků vyplývajících z ustanovení části druhé, hlavy VI. díl 4 Trestního zákoníku č. 40/2009 Sb.

Brno

...............

.................................. (podpis autora)

PODĚKOVÁNÍ

Tato práce vznikla v rámci CEITEC - Středoevropského technologického institutu s pomocí výzkumné infrastruktury financované projektem CZ.1.05/1.1.00/02.0068 z Evropského fondu regionálního rozvoje.

Brno

...............

.................................. (podpis autora)

OBSAH Úvod 12 Cíle projektu . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12 1 Návrh koncepce zařízení 13 1.1 Bloková struktura . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13 1.2 Výběr hlavních komponent . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 2 Vysokorychlostní sériová komunikace 2.1 Transceivery v FPGA . . . . . . . . . . . 2.1.1 Úvod, výhody integrace . . . . . . 2.1.2 Využití transceiverů . . . . . . . . 2.2 Rozbor bloků a principů SerDes (MGT) . 2.3 Xilinx Spartan 6 LXT - GTP . . . . . . . 2.3.1 Struktura GTP . . . . . . . . . . . 2.3.2 Spartan 6 GTP - možnosti vysílače 2.4 Linkové kódy Mb/Nb . . . . . . . . . . . 2.4.1 Kód 64b/66b . . . . . . . . . . . . 2.4.2 Kód 8b/10b . . . . . . . . . . . . .

. . . . . . a . . .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . přijímače . . . . . . . . . . . . . . . . . .

3 Standardy SMPTE SDI 3.1 Úvod . . . . . . . . . . . . . . . . . . . . . . . . . 3.2 Stručné rozdělení a charakteristika SDI protokolů 3.3 Společné vlastnosti SDI protokolů . . . . . . . . . 3.3.1 Fyzická vrstva . . . . . . . . . . . . . . . 3.3.2 Kanálové kódování . . . . . . . . . . . . . 3.3.3 Detekce chyb . . . . . . . . . . . . . . . . 3.3.4 Komponentní video . . . . . . . . . . . . 3.4 Formát dat pro přenos jednotlivých standardů . 3.4.1 SD-SDI . . . . . . . . . . . . . . . . . . . 3.4.2 HD-SDI . . . . . . . . . . . . . . . . . . . 3.4.3 3G-SDI . . . . . . . . . . . . . . . . . . . 4 10-Gigabit Ethernet 4.1 Úvod, použití . . . . . . . . . . . . . . 4.2 Fyzická vrstva . . . . . . . . . . . . . . 4.2.1 Obvod PHY - Vitesse VSC8486 4.2.2 Rozhraní XGMII . . . . . . . . 4.2.3 Rozhraní XAUI . . . . . . . . .

. . . . .

. . . . .

. . . . .

. . . . .

. . . . .

. . . . .

. . . . . . . . . . .

. . . . .

. . . . . . . . . . .

. . . . .

. . . . . . . . . . .

. . . . .

. . . . . . . . . .

. . . . . . . . . . .

. . . . .

. . . . . . . . . .

. . . . . . . . . . .

. . . . .

. . . . . . . . . .

. . . . . . . . . . .

. . . . .

. . . . . . . . . .

. . . . . . . . . . .

. . . . .

. . . . . . . . . .

. . . . . . . . . . .

. . . . .

. . . . . . . . . .

. . . . . . . . . . .

. . . . .

. . . . . . . . . .

. . . . . . . . . . .

. . . . .

. . . . . . . . . .

. . . . . . . . . . .

. . . . .

. . . . . . . . . .

. . . . . . . . . . .

. . . . .

. . . . . . . . . .

. . . . . . . . . . .

. . . . .

. . . . . . . . . .

. . . . . . . . . . .

. . . . .

. . . . . . . . . .

15 15 15 16 17 19 19 19 21 21 21

. . . . . . . . . . .

23 23 23 24 24 24 25 26 27 27 27 29

. . . . .

30 30 30 31 32 32

5 Integrita digitálních signálů 5.1 Úvod do teorie integrity signálu . . . . . . . . . . . . . . . . . . . . . 5.2 Základní popis vedení . . . . . . . . . . . . . . . . . . . . . . . . . . 5.2.1 Charakteristická impedance . . . . . . . . . . . . . . . . . . . 5.2.2 Odraz na vedení . . . . . . . . . . . . . . . . . . . . . . . . . 5.2.3 Zpoždění na vedení . . . . . . . . . . . . . . . . . . . . . . . . 5.2.4 Útlum vedení: skin-efekt . . . . . . . . . . . . . . . . . . . . . 5.2.5 Útlum vedení: ztráty v dielektriku . . . . . . . . . . . . . . . 5.3 Praktický výpočet parametrů vedení na DPS, důsledky a doporučení 5.3.1 Praktické vztahy pro výpočet impedance . . . . . . . . . . . 5.3.2 Impedanční diskontinuity a jejich řešení . . . . . . . . . . . . 5.3.3 Praktické vztahy pro výpočet zpoždění signálu . . . . . . . . 5.3.4 Výpočet složek a celkového útlumu mikropáskového vedení . 5.3.5 Vliv prokovů DPS na integritu signálu . . . . . . . . . . . . . 5.4 Spektrální skladba digitálního signálu, důsledky . . . . . . . . . . . . 5.5 Význam preemfáze a ekvalizace . . . . . . . . . . . . . . . . . . . . . 5.6 Logické standardy . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5.6.1 Vlastnosti diferenciálních signálů . . . . . . . . . . . . . . . . 5.6.2 Standard LVDS . . . . . . . . . . . . . . . . . . . . . . . . . . 5.6.3 Standard CML . . . . . . . . . . . . . . . . . . . . . . . . . . 6 Návrh elektroniky 6.1 Vstupní obvody SDI . . . . . . . . . . . . . . . . . . . . . 6.1.1 Kabelový ekvalizér LMH0344 . . . . . . . . . . . . 6.1.2 Deserializér LMH0341 . . . . . . . . . . . . . . . . 6.1.3 Napájení SDI komponent . . . . . . . . . . . . . . 6.2 FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.2.1 Konfigurace FPGA . . . . . . . . . . . . . . . . . . 6.2.2 Zapojení LVDS vstupů . . . . . . . . . . . . . . . . 6.2.3 Napájení FPGA . . . . . . . . . . . . . . . . . . . 6.2.4 Taktování FPGA . . . . . . . . . . . . . . . . . . . 6.3 10-Gigabit Ethernet . . . . . . . . . . . . . . . . . . . . . 6.3.1 Zapojení rozhraní obvodu PHY VSC8486 . . . . . 6.3.2 Taktování . . . . . . . . . . . . . . . . . . . . . . . 6.3.3 Filtrace napájení . . . . . . . . . . . . . . . . . . . 6.3.4 Modul SFP+, konektor . . . . . . . . . . . . . . . 6.4 Návrh napájecích zdrojů . . . . . . . . . . . . . . . . . . . 6.4.1 Spínané regulátory . . . . . . . . . . . . . . . . . . 6.4.2 Lineární regulátory . . . . . . . . . . . . . . . . . . 6.4.3 Simulace spínaných měničů, filtr s feritovým čipem 6.5 Další obvody . . . . . . . . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . .

34 34 35 36 36 37 37 37 38 38 39 40 41 42 44 45 46 46 47 48

. . . . . . . . . . . . . . . . . . .

50 51 51 52 53 55 55 57 57 61 63 63 64 64 65 66 67 73 74 76

6.6

Návrh DPS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77 6.6.1 Impedance a geometrie vodičů pro DPS elektroniky projektu . . . . 77

7 Oživení a testování 7.1 Kontrola napájecích zdrojů . . . . . . . . . . . . . . . . . . 7.2 Test GTP transceiverů - IBERT . . . . . . . . . . . . . . . 7.2.1 Výstupní signál oscilátoru 156,25 MHz . . . . . . . . 7.3 Měření při přenosu dat přes rozhraní XAUI . . . . . . . . . 7.4 Měření výstupu SDI deserializéru . . . . . . . . . . . . . . . 7.4.1 Simulace v prostředí HyperLynx SI . . . . . . . . . . 7.4.2 Porovnání naměřeného signálu s výsledkem simulace

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

. . . . . . .

80 80 82 84 84 86 86 87

8 Závěr projektu

88

Literatura

89

Seznam symbolů, veličin a zkratek

93

Seznam příloh

94

SEZNAM OBRÁZKŮ 1.1 2.1 3.1 3.2 3.3 3.4 3.5 4.1 4.2 4.3 5.1 5.2 5.3 5.4 5.5 5.6 5.7 5.8 5.9 5.10 5.11 5.12 5.13 5.14 5.15 5.16 5.17 6.1 6.2 6.3 6.4 6.5 6.6 6.7 6.8 6.9 6.10 6.11 6.12

Návrh blokové koncepce zařízení. . . . . . . . . . . . . . . . . . . . . . . . . Blokové schéma koncepce obecného SerDes [4]. . . . . . . . . . . . . . . . . Struktura scrambleru pro SDI včetně charakteristické rovnice [6]. . . . . . . Ověření scrambleru a descrambleru pro 2. testovací průběh. . . . . . . . . . Formát přenosu pro standard SD-SDI [6]. . . . . . . . . . . . . . . . . . . . Ilustrace prokládání dvou proudů dat pro přenos HD-SDI [6]. . . . . . . . . Formát přenosu pro standard HD-SDI včetně znázornění prokládání [6]. . . Fyzická vrstva Ethernetu v ISO/OSI modelu. . . . . . . . . . . . . . . . . . Blokové schéma PHY VSC8486 pro XAUI [3]. . . . . . . . . . . . . . . . . . Maska diagramu oka pro XAUI [10]. . . . . . . . . . . . . . . . . . . . . . . Tvar signálu v důsledku odrazů na nezakončeném vedení. . . . . . . . . . . RLCG model vedení. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Element RLCG modelu vedení. . . . . . . . . . . . . . . . . . . . . . . . . . Schéma zapojení vedení pro definici činitele odrazu. . . . . . . . . . . . . . Diferenciální vedení - microstrip, stripline. . . . . . . . . . . . . . . . . . . . Celkový útlum vedení dle příkladu, vliv skin-efektu a ztrát v dielektriku. . . Elektrický model VF parazitních parametrů prokovu ve vedení [11]. . . . . Model prokovu č. 1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Model prokovu č. 2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Model prokovu č. 3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Kmitočtová závislost parametru S21 pro různé typy prokovů. . . . . . . . . Ideální obdélníkový signál, aproximace reálného signálu trapézoidním [11]. . Spektra ideálního obdélníkového a aproximace reálného signálu [11]. . . . . Blokové schéma vysílače, přenosového kanálu a přijímače. . . . . . . . . . . Signál s aplikovanou preemfází a deemfází [10]. . . . . . . . . . . . . . . . . Budič LVDS se zakončovacím rezistorem na vstupu přijímače [10]. . . . . . CML driver s preemfází a střídavě vázaným blokem přijímače [10]. . . . . . Referenční zapojení ekvalizéru a deserializéru pro SDI vstup - upraveno[19]. Blokové schéma SDI ekvalizéru LMH0344 [19]. . . . . . . . . . . . . . . . . Blokové schéma SDI deserializéru LMH0341 [20]. . . . . . . . . . . . . . . . Zapojení konfigurace FPGA ze SPI Flash paměti, JTAG. . . . . . . . . . . Schéma napájecí větve jádra FPGA pro simulaci. . . . . . . . . . . . . . . . Kmitočtový průběh závislosti impedance napájecí větve jádra FPGA. . . . Referenční hodinový vstup GTP [5]. . . . . . . . . . . . . . . . . . . . . . . Fotografie SFP+ modulu [30]. . . . . . . . . . . . . . . . . . . . . . . . . . . Blokové schéma opt. modulu [28]. . . . . . . . . . . . . . . . . . . . . . . . . Blokové schéma napájení zařízení. . . . . . . . . . . . . . . . . . . . . . . . Vnitřní blokové schéma regulátoru LMZ22003 [32]. . . . . . . . . . . . . . . Náhradní model kondenzátoru vč. parazitních parametrů. . . . . . . . . . .

13 17 24 25 27 28 28 30 32 33 34 35 35 37 38 41 42 42 42 42 43 44 45 46 46 48 49 51 52 53 56 60 60 62 65 65 66 68 70

6.13 6.14 6.15 6.16 6.17 6.18 6.19 6.20 6.21 6.22 7.1 7.2 7.3 7.4 7.5 7.6 7.7 7.8 7.9 7.10

Impedance vybraných typů keramických kondenzátorů [36]. . . . . . PSRR napájení LDO v závislosti na kmitočtu a proudu [38]. . . . . . Vnitřní blokové schéma LDO TPS74901 [38]. . . . . . . . . . . . . . Vložný útlum Pi filtru s feritovým čipem. . . . . . . . . . . . . . . . Časový průběh výstupního napětí měniče a filtru. . . . . . . . . . . . Spektra výstupního napětí měniče a výstupu filtru. . . . . . . . . . . Skladba vrstev navržené DPS. . . . . . . . . . . . . . . . . . . . . . . Vyrobená DPS 1. prototypu - TOP. . . . . . . . . . . . . . . . . . . Impedance vedení na testovacím kuponu, měřeno metodou TDR. . . Vyrobená DPS 1. prototypu - BOTTOM. . . . . . . . . . . . . . . . Fotografie druhého prototypu zařízení. . . . . . . . . . . . . . . . . . Zvlnění napájecího napětí 3,3 V. . . . . . . . . . . . . . . . . . . . . IBERT. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . BER pro polohu vzorkování v UI a různé amplitudy signálu. . . . . . Časový průběh hodinového signálu 156,25 MHz, histogram. . . . . . Časový průběh a dekódování signálu na lince XAUI TX3. . . . . . . Diagram oka signálu na lince TX3 rozhraní XAUI. . . . . . . . . . . Náhradní schéma analyzovaného spoje - HyperLynx. . . . . . . . . . Průběh signálu na výstupu SDI deserializéru a LVDS vstupu FPGA. Průběh hodinového signálu na výstupu SDI deserializéru. . . . . . .

. . . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . . .

71 73 73 75 75 75 77 78 79 79 80 81 82 83 84 85 85 86 86 87

SEZNAM TABULEK 2.1 2.2 3.1 4.1 5.1 5.2 6.1 6.2 6.3 6.4 6.5 6.6 6.7 6.8 6.9 6.10 6.11 6.12 6.13 7.1 7.2 7.3

Vybrané protokoly podporované integrovanými transceivery v FPGA [4]. . Část tabulky pro kód 8b/10b [4]. . . . . . . . . . . . . . . . . . . . . . . . Charakteristika SDI protokolů [6]. . . . . . . . . . . . . . . . . . . . . . . Rozměry masky signálu XAUI [10]. . . . . . . . . . . . . . . . . . . . . . . Základní parametry signálu standardu LVDS [10]. . . . . . . . . . . . . . Příklad parametrů standardu CML [10]. . . . . . . . . . . . . . . . . . . . Základní požadavky napájení ekvalizéru a deserializéru [18]. . . . . . . . . Konfigurační paměť pro různé varianty obvodů Spartan 6 [21]. . . . . . . Typy Flash pamětí podporované nástrojem Xilinx iMPACT [22]. . . . . . Požadavky na napájecí zdroje pro Xilinx Spartan 6 LXT. . . . . . . . . . Maximální proudový odběr GTP transceiverů z jednotlivých větví. . . . . Parametry hodinového signálu pro GTP [5]. . . . . . . . . . . . . . . . . . Nastavení PLL pro XAUI [5]. . . . . . . . . . . . . . . . . . . . . . . . . . Funkce a pozice pinů konektoru pro SFP+ transceiver [31]. . . . . . . . . Využití jednotlivých napájecích větví (dle označení v blokovém schématu). Shrnutí navržených externích součástek spínaných regulátorů. . . . . . . . Nastavení výstupního napětí nízkoúbytkových regulátorů. . . . . . . . . . Tloušťka dielektrik. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Geometrie vodičů pro zadanou skladbu DPS. . . . . . . . . . . . . . . . . Výstupní napětí zdrojů. . . . . . . . . . . . . . . . . . . . . . . . . . . . . Proudový a výkonový odběr zařízení. . . . . . . . . . . . . . . . . . . . . . Statistické parametry replikovaného referenčního kmitočtu 156,25 MHz. .

. . . . . . . . . . . . . . . . . . . . . .

16 22 23 33 48 49 54 55 56 58 58 62 62 65 67 72 74 77 78 81 81 84

ÚVOD Zadaný projekt se zabývá vývojem elektroniky zařízení pro převod datového obsahu šesti vstupních kanálů digitálního videosignálu dle standardů SDI pro další přenos prostřednictvím datové linky 10-Gigabit Ethernet. Takové zařízení může sloužit např. pro sdružení videosignálů z kamerového systému a jeho přenos přes datové rozhraní Ethernet po optickém médiu. Řešený projekt vznikl na základě spolupráce studenta s vývojovým oddělením společnosti působící v oblasti vývoje a výroby elektroniky. Jedná se o vývoj pro externího uživatele, jemuž díky specifickým požadavkům nevyhovovalo žádné v současné době na trhu komerčně dostupné zařízení.

Cíle projektu Předložená studentská práce je v souladu s jejím zadáním rozdělena do dvou částí, teoretické a praktické - návrhové. Cíle teoretické části práce jsou představení a objasnění základních poznatků k technickým řešením nebo standardům, které jsou použity při praktické realizaci ve druhé části. V úvodu teoretické části práce je uveden návrh koncepce zařízení, jejíž hlavní rysy byly specifikovány již při zadání projektu. Následující kapitoly se zabývají vysokorychlostními sériovými přenosy, standardy SDI pro přenos nekomprimovaného digitálního videosignálu, koncepcí fyzické vrstvy 10-Gigabit Ethernetu a zejména integritou digitálního signálu na vysokorychlostních spojích. Cílem praktické části práce je popsat návrh hlavních bloků vyvíjeného zařízení a oveřit jejich funkci. Obsahem šesté, návrhové kapitoly je návrh zejména: • Vstupních obvodů pro SDI - ekvalizéru a deserializéru. • Zapojení, konfigurace a napájení FPGA. • Zapojení obvodu PHY pro 10-Gigabit Ethernet. • Napájecích zdrojů. • Desky plošných spojů. Následující sedmá kapitola zahrnuje ověření funkce těchto bloků, konkrétně oživení vyrobeného prototypu a také vybraná měření na nakonfigurovaném zařízení. Firmware zařízení je výsledkem souběžné práce dalších vývojářů, není tedy předmětem této práce. V celém projektu jsou přednostně využity zejména ilustrace založené na výsledcích vlastních simulací v prostředí OrCad PSpice, Ansoft HFSS, Matlab, HyperLynx a dalších nástrojích, vycházející z citované literatury.

12

1

NÁVRH KONCEPCE ZAŘÍZENÍ

Nejdůležitějšími body specifikace zařízení jsou vyžadovaná vstupní a výstupní rozhraní: • Šest vstupů pro SDI s kabelovým ekvalizérem, kompatibilní s fyzickou vrstvou SDSDI, HD-SDI a 3G HD-SDI. • Datovým výstupem zařízení je plně duplexní 10-Gigabit Ethernet dle normy IEEE 802.3ae, fyzickým rozhraním je konektor s tzv. klecí pro modul SFP+ transceiveru pro optické vedení. • Implementace A/D převodníku pro digitalizaci dvou analogových audio vstupů s běžnou linkovou úrovní. • Rozhraní dle standardu RS-422 pro konfiguraci funkce zařízení. Ostatní požadavky, jimiž jsou např. napájecí napětí, mezní rozměry zařízení, typ a rozmístění konektorů pro vstupy a výstupy na DPS jsou uvedeny a reflektovány v kapitolách zabývajících se návrhem dané části.

1.1

Bloková struktura

Na základě požadavků byl sestaven návrh celkové koncepce sestávající z dílčích bloků, vč. pojmenování hlavních komunikačních rozhraní, viz obr. 1.1. Pro hlavní bloky byly zvoleny klíčové komponenty. Dále je provedeno stručné odůvodnění daného řešení. XFI

10GbE PHY VSC8486-11 XAUI

6X SDI

. . . . .

SD/HD/3G

6 x LVDS Ekvalizér LMH0344 Deserializér LMH0341

SFP+

GTP Transceivery

IC

FPGA

UART

SPARTAN 6 XC6SLX150T -FGG484

IS

2

2

Ostatní obvody Audio převodník

SPI

Konfigurace FPGA

Obr. 1.1: Návrh blokové koncepce zařízení.

13

Napájecí zdroje

1.2

Výběr hlavních komponent

Požadavek zpracovávat takto vysoký datový tok šesti vstupů HD-SDI signálu, v reálném čase jej odesílat přes rozhraní Ethernet a integrovat několik dalších rozhraní společně s vyžadovanou rekonfigurovatelností jednoznačně vede k použití programovatelného logického obvodu FPGA jakožto hlavního výpočetního prvku.

FPGA Zvolené FPGA [1] disponuje čtyřmi páry GTP transceiverů pro připojení obvodu PHY pro 10-Gigabit Ethernet prostřednictvím čtyř linek 3,125 Gb/s - rozhraní XAUI. V daném pouzdře lze volit ze 3 stupňů (75T, 100T a 150T) množství integrované logiky, přičemž bylo odhadnuto, že dostatečné množství poskytne obvod s označením 100T, obvody 100T a 150T jsou v aplikaci zaměnitelné s výjimkou nutnosti vygenerovat odlišný konfigurační soubor. Dle dynamických parametrů byl zvolen obvod stupně rychlosti 3. Bylo upřednostněno řešení s připojením SDI vstupů přes deserializér s pomalejší paralelní sběrnicí na běžné vstupní piny. Druhá varianta připojení SDI vstupů přímo do integrovaných vysokorychlostních transceiverů by vyžadovala obvod s vyšším počtem transcieverů. Takové FPGA s dostatečným množstvím integrované logiky (např. rodina Virtex 5) by pro danou aplikaci bylo neúnosně nákladné. Další nevýhodou je také potřeba vyššího počtu napájecích zdrojů. Pro uložení konfigurace FPGA byla zvolena sériová Flash paměť s rozhraním SPI. Pro danou aplikaci nejsou kladeny přísné požadavky na dobu načtení konfigurace. Obvody pro SDI - ekvalizér, deserializér Jako obvody fyzické vrstvy SDI rozhraní s podporou SD-SDI, HD-SDI i 3G HD-SDI bylo zvoleno řešení výrobce Texas Instruments [2]. Výrobce poskytuje kompletní řadu obvodů pro SDI - ekvalizéry, obvody pro obnovení časování, budiče kabelů, serializéry a deserializéry s podporou všech používaných standardů. Prvním obvodem je adaptivní kabelový ekvalizér LMH0344 sloužící k přizpůsobení datového vstupu k následujícímu obvodu vč. úpravy signálu. Obvod deserializéru LMH0341 provádí převod sériové linky na 6 paralelních LVDS linek (5 datových + 1 hodinová).

10-Gigabit Ethernet PHY Jako obvod fyzické vrstvy byl zvolen Vitesse VSC8486-11 [3] s rozhraním XAUI, jehož výhody oproti rozhraní XGMII jsou objasněny v kapitole 4. Přes výstupní rozhraní XFI je připojen konektor s tzv. klecí určenou pro vložení SFP+ transceiveru pro optické vedení.

14

2

VYSOKORYCHLOSTNÍ SÉRIOVÁ KOMUNIKACE

V následující kapitole jsou v aplikaci na integrované transceivery v obvodech FPGA uvedeny základní informace týkající se vysokorychlostní sériové komunikace. Jsou představeny nejvýznamnější výhody sériové komunikace na tzv. gigabitových linkách, základní parametry běžných protokolů pro přenos dat, obecná koncepce bloku serializér/deserializér včetně vysvětlení významu dílčích subsystémů. Jako praktická ilustrace jsou uvedeny základní parametry a možnosti GTP transceiverů v použitém FPGA Xilinx Spartan 6 LXT. V závěru kapitoly je vysvětlen význam linkových kódů a princip kódování 8b/10b a 64b/66b, které jsou využívány ve většině obvyklých aplikací gigabitových linek.

2.1

Transceivery v FPGA

2.1.1

Úvod, výhody integrace

Bloky SerDes (serializér/deserializér) obecně umožňují konverzi sériových/paralelních sběrnic pro vysílání nebo příjem dat prostřednictvím sériové linky. Pojem Multi-Gigabit Transceiver reprezentuje v programovatelných logických obvodech integrované funkční bloky SerDes umožňující sériový přenos dat s bitovou rychlostí vyšší než cca 1 Gb/s. Další víceméně obchodní označení těchto integrovaných transceiverů, v závislosti na výrobci a konkrétním typu obvodu je např. GTP, RocketIO GTP, GTX,... Zřejmé výhody plynoucí z použití menšího počtu vodičů a jednodušší konstrukce sběrnice, jsou [4]: • Nižší elektromagnetické vyzařování a interference. • Nižší spotřebovaný výkon. • Odbourání problémů se současným spínáním výstupních budičů (SSO). • Menší a levnější DPS, pouzdra součástek. • Snadná konverze na metalické nebo optické vedení. Současné transceivery v nejvyšších řadách obvodů FPGA dosahují přenosových rychlostí až 28 Gb/s na jeden kanál, největší obvody obsahují až několik desítek kanálů s rychlostí nad 10 Gb/s a větší množství „pomalejších“. Celkový počet kanálů transcieverů na jeden obvod může dosáhnout až téměř sta, obvykle je více kanálů sdružováno do bloků sdílejících podpůrné obvody, typicky obvody založené na PLL jakožto zdroj referenčního hodinového kmitočtu. V obvodech FPGA je integrace bloků transceiverů velmi výhodná. Zpracování přijatých sériově řazených dat převedených na vnitřní paralelní sběrnici ideálně koresponduje s principem paralelních a zřetězených algoritmů zpracování dat v programovatelné logice.

15

2.1.2

Využití transceiverů

Technologie MGT umožňuje komunikaci na různých úrovních, např. chip to chip, board to board, tedy mezi obvody (FPGA a PHY, FPGA a ADC atd.) nebo celými systémy (Ethernet, backplane). Možná je komunikace prostřednictvím standardně definovaných protokolů, nebo dle vlastní konfigurace v závislosti na konkrétních požadavcích dané aplikace, neboť technologie je velmi flexibilní. Nejznámější vybrané standardní protokoly přenosu dat, s možností využití transceiverů v FPGA, jsou shrnuty v následující tab. 2.1, vč. jejich vybraných parametrů [4]. Protokoly HD-SDI a XAUI jsou v projektu využity, v následujících kapitolách jsou tedy blíže teoreticky rozebrány.

Protokol

BR (Gb/s)

L. kód

1,25 10,3125

8b/10b 64b/66b

3,125

8b/10b

PCI Express 3.0 Serial ATA 2.0

8,0 3,0

128b/130b 8b/10b

3G HD-SDI

2,97

NRZ-I

Gigabit Ethernet 10Gigabit Ethernet XAUI

Příklad použití Datové sítě 1Gb Ethernet. Datové sítě 10Gb Ethernet. Rozhraní mezi PHY a MAC pro 10Gbit Ethernet.Viz kap. 4. Rozhraní pro adaptéry v PC. Rozhraní pro pevné disky v PC. Přenos digitálního videosignálu. Viz kap. 3.

Tab. 2.1: Vybrané protokoly podporované integrovanými transceivery v FPGA [4].

16

2.2

Rozbor bloků a principů SerDes (MGT)

OSC

TX FIFO

Vnitřní sběrnice

Linkový kodér

Serializer

RX interface

Vnější sběrnice

TX interface

Mimo bloků serializéru a deserializéru musí MGT obsahovat řadu podpůrných, často komplikovaných funkčních celků. Obecné blokové schéma SerDes na obr. 2.1 je doplněno stručným rozborem obecné koncepce SerDes, resp. MGT [4].

Korekce hodin Zarovnání kanálů

Řízení hodin

Linkový dekodér

Deserializer

RX buffer

Obr. 2.1: Blokové schéma koncepce obecného SerDes [4]. Přijímací (RX) interface Analogový diferenciální přijímací obvod, umožňuje nastavit přizpůsobení/zakončení dle charakteristické impedance linky a dle požadavků použité technologie, resp. logického standardu. Může obsahovat také pasivní nebo aktivní ekvalizaci. Vysílací (TX) interface Analogový budič diferenciální linky, zpravidla umožňuje nastavit rozkmit buzení linky včetně preemfáze. Detailní rozbor koncepce obvodů pro významné logické standardy, včetně funkce ekvalizace a preemfáze je dostupný v kapitole 5.5. Serializér Převádí paralelně řazená data s bitovou šířkou n a obnovovací frekvencí y na sériový proud dat s bitovou rychlostí BR = n*y. Deserializér Převádí sériový proud dat s bitovou rychlostí BR = n*y na paralelně řazená data o šířce n s obnovovací frekvencí y. Linkový kodér Provádí kódování dat pro přenos - minimalizaci stejnosměrné složky signálu, odstranění dlouhých sekvencí stejné logické úrovně.

17

Linkový dekodér Provádí dekódování sekvencí logických úrovní vhodných pro přenos na vedení na žádoucí - původně vysílaná data. TX FIFO Vyrovnávací pamět typu FIFO (First In First Out) pro vysílač. RX buffer Vyrovnávací pamět FIFO přijímače s variabilní délkou, je nutnou součástí systému s korekcí hodin a zarovnáváním přijatých dat. Řízení hodin, OSC Subsystém zajišťující obnovení nosné a synchronizaci hodinových kmitočtů přijímače a syntézu kmitočtu vysílání. Zpravidla se jedná o obvody založené na smyčkách PLL. Korekce hodin, zarovnávání kanálů Umožňuje kompenzaci rozdílu obnovených hodinových kmitočtů linky mezi více transcievery a vyrovnání vzájemného zpoždění dat mezi těmito kanály. Další funkce Dalšími integrovanými funkčními bloky zahrnutými v transceiverech jsou: aritmetické obvody pro výpočet a kontrolu CRC, kódéry a dekodéry např. 8b/10b a 64b/66b, nastavitelné scramblery a descramblery, generátory pseudonáhodných posloupností PRBS, pokročilé subsystémy pro práci s hodinami a loopback propojení na různých úrovních pro účely testování.

18

2.3

Xilinx Spartan 6 LXT - GTP

FPGA Xilinx Spartan 6 LXT patří do rozšířené rodiny obvodů s vyváženými parametry z hlediska spotřeby, výkonnosti a akceptovatelné ceny pro většinu komerčních aplikací. V nabídce výrobce FPGA Xilinx je řada Spartan 6 LXT nejnižším typem obvodu obsahujícím integrované transceivery. V závislosti na velikosti obvodu, tedy množství logiky a pouzdru, obsahuje 2-8 GTP transcieverů pro bitové rychlosti až 3,2 Gb/s. Veškerá fakta a podklady této podkapitoly jsou převzaty z aplikační specifikace Xilinx UG386 [5].

2.3.1

Struktura GTP

Transceivery jsou sdružené do bloků tzv. GTP DUAL, které obsahují vždy dvě přijímací, dvě vysílací linky a dva externí vstupy referenčního hodinového kmitočtu (společné vždy pro pár přijímač/vysílač). Dále ještě každy blok GTP DUAL využívá oddělené napájecí piny pro každé interní PLL, analogové a digitální interní obvody transceiverů a napětí pro zakončení linek přijímače a vysílače. Tzv. blok GTP BANK obsahuje až dva bloky GTP DUAL sdílící jeden přesný referenční rezistor pro kalibraci zakončovacích obvodů. Bloky GTP DUAL jsou označeny indexy 101, 123, 245 a 267, číslo řádu stovek udává příslušnost k GTP BANKu, zbytek označení udává čísla linek. GTP BANKy 1 a 2 jsou umístěny na levé a pravé polovině substrátu, jsou tedy prostorově a funkčně odděleny. Nejmenší obvod řady LXT obsahuje pouze 1 GTP BANK s jedním blokem GTP DUAL, tzn. že umožňuje použití dvou párů přijímacích a vysílacích linek, oproti tomu obvody v největších pouzdrech FG676 a FG900 mají oba GTP BANKy v plné konfiguraci, tedy celkem 8 párů přijímač + vysílač. Použité FPGA v pouzdře FGG484 obsahuje 1 blok GTP BANK se dvěma GTP DUAL (101 a 123). V příloze A se nachází schematická struktura bloku GTP DUAL převzatá z dokumentace. Veškeré možnosti, funkční bloky a jejich koncepci, signály a registry pro jejich nastavení nelze v práci zcela postihnout, v následujících podkapitolách jsou tedy rozebrány pouze části důležité a zajímavé vzhledem k zaměření práce.

2.3.2

Spartan 6 GTP - možnosti vysílače a přijímače

V příloze B se nachází schematická struktura bloku GTP Transceiveru převzatá z dokumentace. Od popsané obecné koncepce SerDes se v principu neliší, odlišné jsou pouze specifické a doplňkové funkce. Vysílač a přijímač transceiveru jsou nezávislé obvody využívající PLL pracující na kmitočtu 1,2288 - 1,5625 GHz vybavené řadou násobiček a děliček kmitočtu pro úpravu referenčního vstupního kmitočtu vedoucí k získání bitové rychlosti linky. Bitová rychlost linky se může pohyboval v pásmech 614 - 810 Mb/s, 1,22 - 1,62 Gb/s a 2,45 - 3,125 Gb/s.

19

Vysílač (TX) Vysílač je serializér s konverzním poměrem - šířkou vstupních dat portu TXDATA 8, 16 nebo 32 bitů, která jsou synchronizována náběžnou hranou signálu TXUSRCLK2. Ve stejném poměru je vydělen kmitočet linky - signál TXOUTCLK, který je používán pro registraci paralelních dat z interní logiky skrz FIFO paměť s možností kódování 8b/10b. V případě použití kodéru je skutečná šířka dat 10, 20 nebo 40 bitů, navíc pro nejvyšší bitové rychlosti linky lze využít pouze vstupní port konfigurovaný pro šířku 4 bajtů. Pro účely testování lze místo uživatelem definovaných dat využít PRBS generátor s polynomem řádu 7, 15, 23 a 31, předdefinovaný pravoúhlý signál různých period nebo testovací průběh dle specifikace PCI Express. Diferenciální sériový výstup využívá budič v proudovém módu CML s konfigurovatelným rozkmitem výstupního signálu 205 − 1106 𝑚𝑉𝑝𝑝 a preemfází 0 − 7, 6 𝑑𝐵 pro kompenzaci vlivu parazitních vlastností vedení.

Přijímač (RX) Funkce přijímače je v principu inverzní, diferenciální vstupní obvod s volitelným zakončovacím obvodem umožňuje úpravu zisku na vysokých kmitočtech programovatelným ekvalizérem v rozsahu 0 − 8, 4 𝑑𝐵. Pomocí bloku CDR je obnoven a synchronizován hodinový kmitočet linky. Po převodu sériových dat deserializérem na paralelní jsou data volitelně zarovnána a synchronizována s dalšími paralelními linkami, pokud je protokol využívá, zároveň jsou extrahovány důležité stavové symboly linky - např. K symboly. Synchronizovaná a případně dekódovaná data - signál RXDATA o šířce 1 - 4 bajtů jsou poté společně s příslušným hodinovým signálem RXUSRCLK k dispozici pro zpracování v logice.

Napájení, taktování Integrované GTP transceivery jsou, mj. kvůli integrovaným PLL, prvkem citlivým na kvalitu napájecích větví, které by měly být odděleny od jádra FPGA a vybaveny filtry pro potlačení rušivých složek. Rovněž časové parametry vstupních referenčních hodin musí splňovat určitá kritéria. Tyto požadavky jsou upřesněny v návrhové části, zde bude proveden návrh napájecích obvodů a také volba vhodného oscilátoru s opakovačem poskytujícím více synchronních hodinových výstupů nezbytných pro GTP transceivery, vnitřní logiku FPGA a obvod PHY.

Konfigurace Transceivery obsahují větší množství uživatelem definovatelných a konfigurovatelných funkcí a parametrů, doporučeným způsobem konfigurace transceiverů je použití nástroje Xilinx CORE Generator (položka GTP Transceiver Wizard) zahrnující předdefinované nastavení pro standardní protokoly s možností libovolného nastavení dle vlastních požadavků.

20

2.4

Linkové kódy Mb/Nb

Linkové kódy Mb/Nb pracují na principu mapování m-bitového bloku dat na delší nbitový symbol vhodný pro přenos. Cílem je dosažení stálé hodnoty stejnosměrné složky, přesně definované a nízké hodnoty disparity a vytvoření dostatečně častých přechodů logických úrovní pro spolehlivé obnovení hodinového signálu. Princip vytvoření zakódované posloupnosti se pro různé kódy Mb/Nb liší.

2.4.1

Kód 64b/66b

Kód 64b/66b je tvořen fixní dvoubitovou preambulí a 64 datovými bity, pokud má preambule hodnotu ‘01’, následuje 64 datových bitů, v případě hodnoty ‘10’ následuje typový bajt a 56 řídících nebo datový bitů. Hodnoty preambulí ‘00’ a ’11’ indikují chybu. Všech 64 datových bitů následujících za preambulí je v obou případech vytvořeno scramblováním vstupních dat bloku. Synchornizace a zarovnání dat je v přijímači zjištěno z pozice preambule. Rovnice pro definici vybraného typu scrambleru pro kód 64b/66b je 𝑋 58 + 𝑋 39 + 1 = 0,

(2.1)

jehož implementaci v FPGA je obecně možné provést jak sériovou, tak paralelní. Pro delší posloupnosti, zejména při gigabitových rychlostech je upřednostňovaná paralelní implementace. Prakticky jsou však kodéry a scramblery realizovány v transceiverech jako dedikované funkční bloky v signálové cestě, s možností přemostění nebo i modifikace funkce [4].

2.4.2

Kód 8b/10b

Kódování 8b/10b je velmi častým standardem používaným pro přenos na vysokorychlostních sběrnicích pro známé a obvyklé technologie, např. PCI Express (do revize 2.0), Serial ATA, XAUI, DVB-ASI, DisplayPort, DVI, HDMI, HyperTransport, USB 3.0, FireWire [4]. Z analýzy funkce kódování 8b/10b vyplývají dvě zásadní skutečnosti: • Rozdíl mezi počtem stavů log. 1 a log. 0 v sekvenci (disparita) nejméně 20 bitů, který není větší než 2. • Maximální počet pěti bitových period stejné logické úrovně v řadě. Princip kódování 8b/10b: 8 datových bitů je rozděleno na trojici a pětici bitů. Tříbitová část je zakódována do 4 bitů, 5bitová část je zakódovaná do 6 bitů.

21

Výsledný kód o délce 10 bitů reprezentuje 256 datových symbolů a 12 speciálních symbolů (příkazy, synchronizace), které bývají označovány jako tzv. D – datové a K speciální symboly, celkem tedy 268 zakódovaných sekvencí. Pomocí deseti bitů lze vyjádřit 210 tedy 1024 symbolů, řada z nich je ale nevyhovujících kvůli dlouhým sekvencím stejné logické úrovně. Z pohledu disparity je neutrálních 134 symbolů (např. D3.6), pro ostatní symboly jsou nalezeny sekvence s oběma stavy disparity, tedy +2 a -2. Průběžná disparita RD(running disparity) je agregovaná hodnota disparity všech předchozích zakódovaných symbolů. U paketových přenosů je zpravidla počítána od začátku každého paketu. Kódovací proces zajišťuje nastavení RD na hodnotu +1 nebo -1 na konci každého symbolu (bloku), pokud je disparita následujícího symbolu neutrální, hodnota se nemění. Pokud má hodnotu +2 nebo -2, je vybrán následující symbol s disparitou takovou, aby její součet s průběžnou disparitou byl stále +1 nebo -1. V tab. 2.2 je příklad části kódovací/dekódovací mapovací tabulky kódu 8b/10b [4]. Symbol D2.4 D3.6 K28.5

Vstupní bajt HGF EDCBA

10-bitový kód (RD-) abcdei fghj

10-bitový kód (RD+) abcdei fghj

100 00010 110 00011 101 11100

101101 0010 110001 0110 001111 1010

010010 1101 110001 0110 110000 0101

Tab. 2.2: Část tabulky pro kód 8b/10b [4]. Režie pro kódování Mb/Nb: Poměr efektivní datové rychlosti k bitové rychlost linky je u blokových kódů Mb/Nb dán přímo poměrem M/N. Lze tak snadno stanovit efektivní bitovou rychlost linky a režii tohoto kódování [4]. Příklad výpočtu efektivní datové rychlosti a režie: Bitová rychlost linky: 3,125 Gb/s. Linkový kód: 8b/10b. 𝐸𝑓 𝑒𝑘𝑡𝑖𝑣𝑛í 𝑑𝑎𝑡𝑜𝑣á 𝑟𝑦𝑐ℎ𝑙𝑜𝑠𝑡 = 𝐵𝑖𝑡𝑜𝑣á 𝑟𝑦𝑐ℎ𝑙𝑜𝑠𝑡 𝑙𝑖𝑛𝑘𝑦 * 𝑘ó𝑑𝑜𝑣𝑎𝑐í 𝑝𝑜𝑚ě𝑟

(2.2)

𝐵𝑅𝑒𝑓 𝑓 = 3, 125 * 8/10 = 2, 5 𝐺𝑏/𝑠

(2.3)

𝑅𝑒ž𝑖𝑒 = (𝐵𝑖𝑡𝑜𝑣á 𝑟𝑦𝑐ℎ𝑙𝑜𝑠𝑡 𝑙𝑖𝑛𝑘𝑦 − 𝐸𝑓 𝑒𝑘𝑡𝑖𝑣𝑛í 𝑑𝑎𝑡𝑜𝑣á 𝑟𝑦𝑐ℎ𝑙𝑜𝑠𝑡)/𝐵𝑖𝑡𝑜𝑣á 𝑟𝑦𝑐ℎ𝑙𝑜𝑠𝑡 𝑙𝑖𝑛𝑘𝑦 (2.4) 𝑅𝑒ž𝑖𝑒 = (3, 125 − 2, 5)/(3, 125) * 100 = 20 % (2.5) Pro porovnání, pro kód 64b/66b činí režie vypočítaná obdobným způsobem pouze cca 3 % kapacity linky, což zajišťuje její lepší využitelnost.

22

3

STANDARDY SMPTE SDI

Následujcí kapitola představuje vznik standardů SDI, nejčastější formát digitálního videosignálu, základní parametry hlavních protokolů a principy společné všem SDI protokolům - koncepci fyzické vrstvy a linkového kódování. Pro každý ze tří hlavních protokolů je na jednom řádku v proudu dat demonstrován formát dat při přenosu.

3.1

Úvod

V devadesátých letech 20. století bylo v televizních studiích a režiích instalováno již velké množství přenosových vedení, tedy koaxiálních kabelů, pro stávající analogové technologie. Od té doby však veškeré technologie rychle procházely digitalizací, aby bylo možné původní přenosová média dále využívat, bylo vyvinuto sériové digitální rozhraní (SDI) pro přenos videosignálu. V současné době jsou tyto standardy dominantní v oblasti studiové techniky, resp. přenosu nekomprimovaného videa. Jako SDI jsou označovány standardy rozhraní pro přenos vytvořené Mezinárodní společností pro televizní a video techniky (SMPTE). Tato společnost je stejně jako další velká profesní sdružení, např. IEEE nebo ITU, významným tvůrcem norem v oblasti přenosu videa a zvuku.

3.2

Stručné rozdělení a charakteristika SDI protokolů

Standard SD-SDI byl vyvinut jako přímá digitální náhrada přenosu kompozitního videosignálu ve formátech PAL nebo NTSC. S rozvojem multimediální techniky vzrůstala ze strany uživatelů a diváků poptávka po reprodukci obrazu s vysokým rozlišením, bylo tedy vyvinuto rozhraní HD-SDI s více než pětinásobnou šírkou pásma. Rozhraní HD-SDI je využitelné pro řadu různých norem dle SMPTE. Verze s dvojnásobnou bitovou rychlostí 3G-SDI je zpravidla zpětně kompatibilní s předchozími přenosovými normami, umožňuje přenos s dvojnásobnou snímkovou frekvencí, což lze využít také pro multiplexování dvou HD-SDI kanálů - rozdílných nebo stereoskopických. Zmíněné standardy jsou určeny pro přenos nekomprimovaných dat, pro komprimovaná data je používán standard DVB-ASI. Společně s digitálním videosignálem je možnost přenášet i vícekanálový zvukový doprovod nebo jiná data. V tab. 3.1 jsou uvedeny příklady základních parametrů hlavních standardů [6]. Protokol

Norma SMPTE

Bitová rychlost

SD-SDI HD-SDI 3G-SDI

259M 292M 424M

270 Mb/s 1,485 Gb/s 2,97 Gb/s

Možnosti formátu obrazu Ekvivalentní k normám PAL nebo NTSC Až 1920x1080 pix / 30 Hz (neprokl.) Až 1920x1080 pix / 60 Hz (neprokl.)

Tab. 3.1: Charakteristika SDI protokolů [6].

23

3.3

Společné vlastnosti SDI protokolů

3.3.1

Fyzická vrstva

Pro distribuci signálu jsou dle normy pro SD-SDI i HD-SDI využívány koaxiální kabely s impedancí 75 Ω a konektory typu BNC. Rozkmit signálu je 800 𝑚𝑉𝑝𝑝 , stejnosměrná složka signálu je nulová, všechny vstupy i výstupy SDI komponentů jsou vázány střídavě kapacitou 1 − 10 𝜇𝐹 . Odůvodnění pro takto neobvykle vysoké vazební kapacity vychází z potřeby přenášet specifické průběhy, dle kap. 3.3.2. Signál dle SD-SDI lze při použití kvalitních kabelů a zařízení s ekvalizací linky bez opakování přenášet i na vzdálenost více než 400 m, pro HD-SDI je dosažitelná vzdálenost přibližně 100 - 200 m. Použití stejných komponent pro SD i HD-SDI není vyloučeno, pro tento případ je nutné, aby bylo možné nastavit parametr Slew-Rate, tedy strmost náběžných a sestupných hran signálu do definovaného rozsahu, který je pro oba standardy různý [6].

3.3.2

Kanálové kódování

Společnou vlastností SDI protokolů je přenos 10bitových slov, které jsou vysílány skrze sériový interface do přenosového kanálu. Slova jsou řazena sériově a vysílána od nejméně významného bitu. Tento proud dat je kódován pomocí scrambleru, jehož funkční schéma a charakterizující rovnice je popsána na obr. 3.1 [6]. Výsledný kód vzniká kombinací NRZ a NRZ-I kodéru, nejvýznamnější vlastnosti tohoto kódu jsou velmi časté změny logické úrovně na lince, nulová režie kódování (datový tok není navýšen) a také fakt, že není třeba zachovat původní polaritu signálu pro korektní interpretaci přijatých dat. Na straně přijímače jsou přijatá data dekódována inverzní funkcí. Obecný smysl linkových kódů a další možné typy kódování jsou představeny v kap. 2.4. 9

4

G1(X) = X +X +1

+ Vstup (NRZ)

D

D

D

D

D

G2(X) = X+1 D

+

D

D

D

+

D

Výstup (NRZ-I)

Obr. 3.1: Struktura scrambleru pro SDI včetně charakteristické rovnice [6].

24

Takto kódovaný signál může obsahovat jeden ze dvou specifických průběhů, v originální specifikaci zvané „pathological waveforms“ [7]: 1. Posloupnost 1 bitu s úrovní log. 1 a 19 bitů úrovně log. 0, nebo inverzně. Tomuto odpovídají vysílaná data se složkami C = 0x300 Y = 0x198 2. Obdélníkový signál s periodou 40 bitových period a střídou 1:1, tedy série dvaceti log. 1 následovaná dvaceti log. 0. Vysílaná data jsou: C = 0x200 Y = 0x110 Tyto průběhy jsou využívány pro zátěžové testování komponent přenosového řetězce. Průběh 1. je určen pro testování kabelového ekvalizéru a ověření správného návrhu vazebních a zakončovacích obvodů. Průběh 2. je použit pro testování kvality obnovení hodinového signálu pomocí PLL z proudu dat. Na obr. 3.2 jsou znázorněny průbehy ilustrující funkci představeného typu scrambleru a descrambleru pro SDI se vstupními daty dle 2. testovacího průběhu. Po odvysílání dat hodnoty C = 0x200 Y = 0x110 v pořadí od LSB je na lince měřitelný právě 2. testovací průběh, pokud se pro obnovení descramblerem použije inverzní funkce k danému scrambleru, obnovená data jsou shodná s odvysílanými. Příklad byl vytvořen v prostředí Matlab/Simulink. Odvysílaná data − vstup scrambleru

1

Y = 0x110

Log .stav

0

0

5

C = 0x200 10

15

0

5

10

5

10

1 0

20

25

Úroveň signálu na lince

1

15

35

40

20

25

30

35

40

20

25

30

35

40

Přijatá data − výstup descrambleru

15

30

Pořadí vzorku (-)

Obr. 3.2: Ověření scrambleru a descrambleru pro 2. testovací průběh.

3.3.3

Detekce chyb

V protokolech SDI je implementována jako nepovinný protokol EDH, neumožňuje znovuvyslání vadných rámců ani korekci chyby, jen její detekci. Princip výpočtu se pro jednotlivé standardy liší. V případě HD-SDI je pro každý rámec videa, z úseků aktivního obrazu a také mj. z čísla řádku, vypočítán CRC a vložen do dvou slov na konec aktivních dat daného řádku. Konkrétní postup je dostupný v [6].

25

3.3.4

Komponentní video

Analogový videosignál je pro klasické zobrazovací systémy reprezentován třemi RGB (červený, zelený a modrý) signály, pro přenos však není tento barevný model vhodný, neboť obsahuje velké množství nadbytečné informace. Výhodnou možností komprimace je použití jiného, úspornějšího barevného modelu [8]. Y’Cb’Cr’ je barevný model používaný u videa nebo digitální fotografie, vzniká maticováním RGB signálu. Ve standardech SDI je obrazová informace uchována a přenášena ve formátu Y’Cb’Cr’ s různým vzorkovacím kmitočtem pro luminanční a chrominanční signály. Y’ - luminanční (jasový) signál Cb’,Cr’ - modrý, červený chrominanční (barevný) komponent Tento barevný model využívá charakteristických vlastností lidského zrakového systému, který je citlivější na změny jasu, než na odchylku v barvě [8]. Zřejmá výhoda takového kódování je uvedena v následujícím příkladu: Základní vzorkovací kmitočet 𝑓𝑠 = 13, 5 𝑀 𝐻𝑧, bitová hloubka 𝐵 = 10 𝑏𝑖𝑡ů. Označení signálu např. 4:4:4 Y’Cb’Cr’ znamená, že všechny tři složky jsou vzorkovány stejnou šířkou pásma. Vyžaduje tedy datový tok celkem: 𝐵𝑅4:4:4 = 3 * 𝑓𝑠 * 𝐵 = 405 𝑀 𝑏/𝑠.

(3.1)

Signál vzorkovaný jako 4:2:2 Y’Cb’Cr’, tedy s poloviční šířkou pásma pro chrominanční komponenty vyžaduje datový tok: 𝐵𝑅4:2:2 = 𝑓𝑠 * 𝐵 + 2 * 𝑓𝑠/2 * 𝐵 = 270 𝑀 𝑏/𝑠.

(3.2)

Druhý uvedený příklad vzorování 4:2:2 Y’Cb’Cr’ s datovým tokem 𝐵𝑅4:2:2 = 270𝑀 𝑏/𝑠 je využívaný pro standardy SD-SDI, oproti prvnímu příkladu vyžaduje pouze 2/3 datového toku, přičemž rozdíl v kvalitě obrazu divák nerozliší [8].

26

3.4

Formát dat pro přenos jednotlivých standardů

Nezávisle na tom, zda data mapovaná do datového kanálu je nekomprimovaný digitální videosignál nebo jakákoliv jiná data, vždy musí být dělena na úseky stejné délky, zvané řádky. Řádek je základní prvek proudu SDI dat, při přenosu nekomprimovaného videa řádky v přenosovém proudu dat odpovídají řádkům obrazu. Podklady následující kapitoly jsou převzaty z [6].

3.4.1

SD-SDI

Nejčastější formát videa přenášený přes SD-SDI rozhraní je 4:2:2 Y’Cb’Cr’ komponentní videosignál, resp. sériově řazená 10bitová slova. Rozlišení a snímková frekvence obrazu odpovídá standardu PAL nebo NTSC, přestože jsou normou definovány i další bitové rychlosti, pro většinu aplikací je využívána právě varianta s datovým tokem 270 Mb/s. Formát jednoho řádku SD-SDI vyjmutého z proudu dat je znázorněn na obr. 3.3. Poslední vzorek předchozího řádku LAS (last active sample) následuje fixní sekvence EAV (end of active video), mezera HANC (horizontal ancillary) a sekvence SAV (start of active video). Tato část je nazývána horizontální zatemňovací interval. Sekvence SAV a EAV mají shodně 4 slova, první tři slova obou sekvencí jsou shodná, první obsahuje 10 bitů úrovně log. 1 = 0x3FF, následující dvě slova po 10 bitech log. 0 = 0x000. Čtvrté slovo je nazýváno XYZ, obsahuje časovací bity F (lichý nebo sudý řádek), V (vertikální zatemňovací interval) a H (úroveň 1 = EAV, 0 = SAV) a ochranné bity. Následující aktivní část proudu dat obsahuje vzorky Sx chrominančních a luminančních slov, přičemž chrominanční komponenty Cb’ a Cr’ jsou vysílány střídavě.

Horizontální zatemňovací interval

Y’

Y’

S3

C R’

S2

CB’

Y’

S1

C R’

Y’

CB’

S0

XYZ

0x000

0x000

...

SAV

0x3FF

XYZ

0x000

0x000

Y’

0x3FF

C R’

HANC

EAV

LAS

...

Aktivní videosignál

Obr. 3.3: Formát přenosu pro standard SD-SDI [6].

3.4.2

HD-SDI

Pro HD-SDI jsou definovány dvě bitové rychlosti 1,485 Gb/s a 1,485/1,001 Gb/s. Pro první z nich jsou definovány přesné obnovovací frekvence obrazu 60 Hz, 50 Hz, 30 Hz, 25 Hz a 24 Hz. Druhá varianta s o 0,1 % nižším datovým tokem je často označovaná přidaným písmenem M k hodnotě snímkové frekvence, která má hodnoty nižší, např. 59,94 Hz. Se stejným poměrem se mění také vzorkovací frekvence, jsou tedy možné varianty jak 74,25 MHz tak 74,25/1,001 MHz.

27

Nejčastějšími formáty videa s HD rozlišením a vzorkováním 4:2:2 Y’Cb’Cr’ jsou: • SMPTE 274M - 1080 aktivních řádků (rozlišení obrazu 1920 x 1080 pix.) • SMPTE 296M - 720 aktivních řádků (rozlišení obrazu 1280 x 720 pix.) Princip přenosu sériového proudu dat HD-SDI je znázorněn na obr. 3.4. Na straně vysílače - blok HD-SDI Tx je datový proud vytvořen prokládáním dvou datových signálů Y a C. Data přijatá blokem HD-SDI Rx ze sériového přenosu obnoví opět dva signály Y a C o šířce 10 bitů, jejichž informace zřejmě odpovídá luminančním a chrominančním vzorkům. Jako první jsou vyslána data C v pořadí od nejméně významného bitu. Kanálové kódování je shodné s SD-SDI. Data (Y) 74,25 MHz

10 Y HD-SDI Tx

10

Data (C)

10

Sériový přenos HD-SDI Rx

1,5 Gb/s

C

Data (Y)

Y

74,25 MHz 10

Data (C)

C

Obr. 3.4: Ilustrace prokládání dvou proudů dat pro přenos HD-SDI [6]. Na obr. 3.5 je objasněn formát vybraného řádku HD-SDI. Koncepce se v principu od SD-SDI liší jen rozšířením sekvencí SAV a EAV o dvě slova reprezentující číslo řádku LN (line number) a dvě slova obsahující 18bitový výsledek CRC vypočítaný pomocí definovaného polynomu z dat aktivního videosignálu, úseku EAV a LN.

EAV+LN+CRC Y’ Y’

C R’

C B’

XYZ (Y)

XYZ (C)

0x000 (Y)

0x000 (Y)

0x000 (C)

0x000 (C)

0x3FF (Y)

0x3FF (C)

CRC 1 (Y)

CRC 0 (Y)

CRC 1 (C)

LN 1 (Y)

CRC 0 (C)

LN 0 (Y)

LN 1 (C)

První vzorek Poslední vzorek

Y’

Aktivní videosignál

SAV XYZ (Y)

LN 0 (C)

XYZ (C)

0x000 (Y)

0x000 (Y)

0x000 (C)

HANC

0x000 (C)

0x3FF (Y)

0x3FF (C)

EAV+LN+CRC

Data odpovídající jednomu řádku

Obr. 3.5: Formát přenosu pro standard HD-SDI včetně znázornění prokládání [6]. Číslo řádku LN obsahující 11 bitů je formátováno do dvou slov, oba prokládané datové proudy musí mít v daném přenášeneném řádku identické číslo, které je inkrementováno a přiřazováno od 1 do maxima daného videoformátu. Stejně jako u SD-SDI, HANC mezera může obsahovat další data, například digitální audiosignál.

28

3.4.3

3G-SDI

3G-SDI se ve většině parametrů shoduje s HD-SDI, jak již vyplývá z označení, bitová rychlost standardu 3G je proti HD-SDI dvojnásobná, tedy 2,97 Gb/s nebo 2,97/1,001 Gb/s. Norma SMPTE 424M definuje metody přenosu 3 Gb/s videosignálu koaxiálním rozhraním, mapování videoformátu rozebírá norma 425M uvádějící dvě varianty přenosu označované jako Level A a Level B. • Struktura datového přenosu varianty Level A je identická s protokolem HD-SDI, pouze bitová rychlost je dvojnásobná. • Level B umožňuje buď párový přenos tzv. Dual Link HD-SDI nebo mapování pro přenos dvou zcela nezávislých kanálů HD-SDI. Varianta Level B pracuje na principu prokládání těchto dvou nezávislých datových kanálů.

29

4

10-GIGABIT ETHERNET

V následující kapitole je představen standard 10-Gigabit Ethernet a vysvětlena podstata fyzické vrstvy dle ISO/OSI modelu. Dále je stručně rozebrána funkce použitého PHY, rozhraní XGMII a XAUI.

4.1

Úvod, použití

Gigabit Ethernet je v dnešní době víceméně standardem pro místní sítě LAN. Postupným vývojem byla desetinásobně zvýšena přenosová rychlost a doplněny další funkce, přičemž oblast využití se rozšířila z LAN až k WAN, což je případ standardu 10-Gigabit Ethernet. Nejčastější oblastí využití 10-Gigabit Ethernetu jsou páteřní linky, sítě velkých organizací a spoje s velkými nároky na přenosovu kapacitu. 10-Gigabit Ethernet byl definován na základě dosavadního Gigabit Ethernetu, jako desetinásobně rychlejší a plně duplexní standard v normě IEEE 802.3ae [9]. Byla definovaná přenosová média: jednovidové vlákno (až 40 km), vícevidové vlákno (do 300 m), backplane (do 1 m) a kroucený pár (do 100 m) [9].

4.2

Fyzická vrstva

Fyzická vrstva (PHY) propojuje rozhraní s fyzickým médiem (optický transceiver, metalické vedení) s Linkovou vrstvou - MAC. Fyzická vrstva dle ISO/OSI modelu - vybraná část na obr. 4.1, definuje všechny elektrické a fyzické vlastnosti - rozložení pinů, napěťové úrovně, kódování atp. Vlastní přenosové médium dle definice ISO/OSI do fyzické vrstvy nepatří [9]. LAN CSMA/CD VRSTVY VyŠŠÍ VRSTVY LLC

VRSTVY MODELU OSI

MAC CONTROL(VOLITELNĚ) MAC

APLIKAČNÍ PREZENTAČNÍ

RECONCILIATION

RECONCILIATION XGMII XGXS

RELAČNÍ XGMII

XAUI

TRANSPORTNÍ

XGXS XGMII

SÍŤOVÁ LINKOVÁ FYZICKÁ

XGMII MEZIVRSTVA

PCS

PCS

PMA

PMA

PMD

PMD MDI

MÉDIUM

PHY

MDI MÉDIUM

Obr. 4.1: Fyzická vrstva Ethernetu v ISO/OSI modelu.

30

Zkratky na obr. 4.1: MAC = Media Access Control MDI = Medium Dependent Interface PCS = Physical Coding Sublayer PHY = Physical Layer Device PMA = Physical Medium Attachement PMD = Physical Medium Dependent XAUI = 10 Gigabit Attachement Unit Interface XGMII = 10 Gigabit Media Independent Interface XGXS = XGMII Extended Sublayer Fyzická vrstva je dělena do třech podvrstev: PMD, PMA a PCS. PCS provádí kódování 8b/10b výstupních bajtů MAC vrstvy do 10-bitových slov, ta jsou sériově řazena podvrstvou PMA a kódována linkovým kódem. Podvrstva PMD realizuje zavedení signálu do média. V případě 10-Gigabit Ethernetu je MAC a PHY propojena datovým rozhraním XGMII, další volitelnou mezivrstvou XGXS je převedeno na flexibilnější sériové vysokorychlostní rozhraní XAUI.

4.2.1

Obvod PHY - Vitesse VSC8486

Na obr. 4.2 je znázorněna bloková struktura použitého obvodu VSC8486-11 s rozhraním XAUI a výstupem XFI. Následuje stručný popis funkce přijímací a vysílací části [3]. Funkce vysílací části Vstup XAUI - RX, tj. čtyři datové linky jsou deserializovány a je provedeno obnovení hodinového kmitočtu linky. Po synchronizaci je provedeno dekódování 8b/10b, pro dekódovaná data a kontrolní signály je skrze FIFO provedeno vyrovnání zpoždění a jsou zarovnány pro zpracování v bloku E-PCS v odlišné, vysílací hodinové doméně. 8 bloků po 8 bitech a 8 řídících bitů je kódováno kodérem 64b/66b, jehož výstupem je blok 66 bitů. (viz kap. 2.4 kódy Mb/Nb). Z těchto bloků jsou po doplnění synchronizačních a indikačních bitů vytvořeny 1584bitové rámce. Rámce jsou kódovány scramblerem a v bloku PMA serializovány do sériového proudu s bitovým tokem 10,3125 Gb/s (LAN mód). Funkce přijímací části Vysokorychlostní 10,3125 Gb/s proud dat kódovaný NRZ je přijat rozhraním RXIN P/N, ve vstupním bloku je možné provést ekvalizaci. Blok CRU provádí obnovení hodinového kmitočtu linky, jeho výstup je deserializován a předán bloku PCS. Dle hlavičky kódovaných dat jsou data dělena na úseky délky 64 bitů, které jsou descramblovány a skládány do rámců délky 1584 bitů. Ty jsou děleny na úseky odpovídající platným datům, osmibitovým úsekům dat a kontrolních bitů. Po přerovnání jsou opět kódována 8b/10b a serializována do čtyř linek XAUI - TX.

31

XAUI

PHY-XS

E-PCS

E-WIS

PMA

XRX0P XRX0N XRX1P XRX1N XRX2P

ENCODE 64B/66B CRU DEMUX

DECODE 10B/8B

FIFO OR

XRX2N

E-LAN

XRX3P

W

FIFO GEAR BOX

TXDOUTP MUX E-WIS FRAMER

TXDOUTN

R

XRX3N

DIV

CMU

REFCLKP REFCLKN

XAUI PLL

XFI DIV

XTX0P R

W

XTX0N DECODE 66B/64B

XTX1P XTX1N XTX2P

CMU MUX

ENCODE 8B/10B

XTX2N

FIFO OR

GEAR BOX

E-WIS EXTRACT

RXINP DEMUX

CRU RXINN

E-LAN

XTX3P XTX3N

XAUI

Obr. 4.2: Blokové schéma PHY VSC8486 pro XAUI [3].

4.2.2

Rozhraní XGMII

XGMII je výchozím rozhraním mezi MAC a PHY, využívá logický standard single-ended HSTL nebo SSTL-2, fyzická délka vedení je omezena přibližně na 7 cm. Celkem se skládá ze 74 vodičů, pro příjem i vysílání je to: 32 datových, 1 hodinový a 4 řídící vodiče. Pro každých 8 datových bitů je vyhrazen 1 řídící vodič, log. 0 indikuje normální data, log. 1 oddělovač nebo speciální znaky. Datové signály jsou nastaveny a jejich vzorkování probíhá na principu DDR, tedy při náběžné i sestupné hraně hodinového signálu [9].

4.2.3

Rozhraní XAUI

Rozhraní XAUI definované v kapitole 47 pramenu [9] bylo vyvinuto pro spojení integrovaných obvodů diferenciálním vedením na DPS s řízenou impedancí, na standardním materiálu FR-4, na vzdálenost až 50 cm. Proud dat o velikosti 10 Gb/s je přenášen po čtyřech linkách po 3,125 Gbaud/s ±100 𝑝𝑝𝑚, protože je použito kódování 8b/10b. Počet vodičů je tedy redukován na 16, hodinový kmitočet je obnoven z datových linek. Používaný logický standard je střídavě vázaný CML, doba trvání hrany signálu měřena od 20 % do 80 % amplitudy je 60 - 130 ps. Horní limit 130 ps při dané bitové rychlosti odpovídá téměř sinusovému průběhu s kmitočtem rovným polovině bitové rychlosti [10].

32

Pro XAUI je definována maska signálu dle obr. 4.3 s rozměry dle tab. 4.1 pro signál v těsné blízkosti budiče linky a pro signál na konci linky - vstupu přijímače. Pokud je signál vzorkován způsobem jako při tvorbě tzv. diagramu oka a stopa signálu nevstoupí do barevně vymezené oblasti, pak předpokládaná bitová chybovost linky BER má hodnotu menší než 10−12 [10].

Amplituda (mV)

A2 A1

Symbol

Blízký konec

Vzdálený konec

Jednotka

X1 X2 A1 A2

0,175 0,390 400 800

0,275 0,400 100 800

UI UI mV mV

0 -A1 -A2 0

X1

X2 1-X2 1-X1 Čas (UI)

1

Obr. 4.3: Maska diagramu oka pro XAUI Tab. 4.1: Rozměry masky signálu XAUI [10]. [10]. Pozn.: UI = Unit Interval = doba 1 bitové periody.

33

5

INTEGRITA DIGITÁLNÍCH SIGNÁLŮ

Následující kapitola se zabývá integritou digitálních signálů na vysokorychlostních linkách. Jsou zde uvedeny základní poznatky z teorie přenosových vedení, výpočet charakteristické impedance, zpoždění a ztrátových parametrů praktického mikropáskového vedení na DPS. Jsou uvedeny některé návrhové techniky pro potlačení impedančních diskontinuit na vedení. Dále je rozebrána spektrální skladba digitálního signálu a odvozen vztah mezi dobou hrany a spektrem signálu. Jsou zde také vysvětleny techniky preemfáze a ekvalizace a vlastnosti logických standardů LVDS a CML.

5.1

Úvod do teorie integrity signálu

V minulosti, kdy digitální elektronické obvody pracovaly se signály s kmitočty maximálně několika jednotek MHz se pro signály s touto spektrální skladbou u propojovacích struktur znatelně projevují parazitní vlastnosti a jevy na vedení až od délky řádově 1 m, které v praktické realizaci např. na DPS spoje obvykle nedosahují. Společně s růstem taktovacích kmitočtů a navýšením kmitočtů datových linek se kritická délka vedení řádově zkrátila, např. pro signál s dobou trvání hrany v řádu stovek pikosekund na několik desítek milimetrů. V dnešní době, kdy sériové linky běžně dosahují bitových rychlostí 10 Gb/s, doba trvání hrany činí cca 30 ps. Zde je zcela nevyhnutelné při návrhu uvažovat veškeré parazitní jevy a dodržovat předepsaná návrhová pravidla jednotlivých logických standardů, dále je velmi doporučeno každý takový systém ověřit simulací pomocí vhodných modelů[10]. Na obr. 5.1 jsou výsledky simulace průběhu napětí na konci nezakončeného vedení se zpožděním úměrným 10 % doby náběžné hrany (modrá křivka), 20 % (zelená) a 40 % (červená).

3

U(V)

2 1 0 −1 0

TD = 10% TR TD = 20% TR TD = 40% TR

0.5

1 t ( s)

1.5

2 −8

x 10

Obr. 5.1: Tvar signálu v důsledku odrazů na nezakončeném vedení. Simulace byla provedena v programu PSpice, analyzované zapojení odpovídá schématu na obr. 5.4, kde impedance zdroje je nízká a k nezakončenému konci vedení je připojen rezistor s vysokou hodnotou odporu (vychází z požadavků simulátoru, kde není možné ponechat svorky součástek nepřipojené).

34

Výsledné průběhy v grafu na obr. 5.1 potvrzují udávané pravidlo, kdy pokud délka vedení překročí přibližně 20 % délky náběžné hrany signálu na vedení, je nutné zajistit pro tento spoj odpovídající impedanční přizpůsobení a zakončení [11]. Pokud je signál na vstupu přijímače vzorkován s dostatečným zpožděním, vícenásobný odraz již může odeznít a kvalitu signálu příliš neovlivnit. Nicméně tím není vyřešeno nežádoucí zvýšení napětí v kladných a záporných špičkách signálu, jež může vést k ovlivnění dalších signálů sběrnice, zvýšit elektromagnetické vyzařování (neboť vzrůstá energie spektra vysokých harmonických složek) nebo poškodit vstup přijímače.

5.2

Základní popis vedení

Základními vlivy vedení na přenášený signál jsou zpoždění, útlum a disperze. Obecný model vedení s rozprostřenými parametry na obr. 5.2 lze popsat pomocí jednoho jeho elementu na obr. 5.3 [10].

Obr. 5.2: RLCG model vedení. Pasivní prvky R (Ω) a L (H) reprezentují sériový odpor a vlastní indukčnost vedení, C (F) reprezentuje kapacitu vedení a G (S) izolační odpor a absorpci v dielektriku na vysokých frekvencích. Všechny tyto veličiny jsou vztaženy k jednotce délky. Prezentovaný model nebo jeho rozšířené varianty jsou využívány v případech, kdy vedení nelze popsat pomocí náhradních prvků se soustředěnými parametry, tedy v případě, že fyzická délka vedení je delší než cca 1/6 délky náběžné hrany signálu na vedení. 𝐿

𝑅

𝐼(𝑋) 𝑈(𝑋)

𝐼(𝑋) + 𝑑𝐼 (𝑋) 𝐺

𝐶

𝑈(𝑋) + 𝑑𝑈 (𝑋)

Obr. 5.3: Element RLCG modelu vedení. Z modelu jednoho elementu lze odvodit následující obvodové funkce napětí a proudu v závislosti na vzdálenosti X (m) od počátku vedení: (𝐼𝑋 + 𝑑𝐼𝑋 ) − 𝐼𝑋 = (𝐺 + 𝑗𝜔𝐶)𝑉𝑋 𝑑𝑥

(5.1)

(𝑉𝑋 + 𝑑𝑉𝑋 ) − 𝑉𝑋 = (𝑅 + 𝑗𝜔𝐿)𝐼𝑋 𝑑𝑥.

(5.2)

Pokud jsou parametry R, L, G a C v určitém kmitočtovém rozsahu uvažovány konstantní, pak lze provést parciální derivace podle času t a pozice X, výsledné vztahy jsou známé jako tzv. telegrafní rovnice: 𝑑𝐼 𝑑𝑉 − = 𝐺𝑉 + 𝐶 (5.3) 𝑑𝑋 𝑑𝑡

35

𝑑𝑉 𝑑𝐼 = 𝑅𝐼 + 𝐿 . (5.4) 𝑑𝑋 𝑑𝑡 Řešení těchto rovnic pro proud a napětí v daném bodě vedení může být vyjádřeno jako: −

𝑉𝑋 = 𝑉0+ 𝑒−𝛾𝑥 + 𝑉0− 𝑒𝛾𝑥

(5.5)

𝑉0− 𝛾𝑥

(5.6)

𝐼𝑋 =

𝑉0+ −𝛾𝑥 𝑒

𝑍0

+

𝑍0

𝑒 .

Zde 𝛾 je konstanta šíření: 𝛾 = 𝛼 + 𝑗𝛽 =

√︁

(𝑅 + 𝑗𝜔𝐿)(𝐺 + 𝑗𝜔𝐶),

(5.7)

kde 𝛼 je konstantou útlumu a 𝛽 fázovou konstantou. 𝑉0+ značí vlnu se směrem šíření s rostoucí vzdáleností X a fázovou rychlostí 𝑣𝑝 = 𝜔𝛽 . Pro 𝑉0− je směr šíření opačný, fázová rychlost má shodnou velikost. Součet 𝑉0+ + 𝑉0− reprezentuje napětí na vstupu vedení, tedy ve vzdálenosti X = 0 [10].

5.2.1

Charakteristická impedance

Důležitý parametr vycházející z předchozího odvození je charakteristická impedance vedení 𝑍0 . Impedance je odvozena jako poměr napětí a proudu, je funkcí R, L, G a C: √︃

𝑅 + 𝑗𝜔𝐿 𝑉+ 𝑉− (Ω). (5.8) 𝑍0 = 0+ − 0− = 𝐺 + 𝑗𝜔𝐶 𝐼0 𝐼0 Charakteristická impedance vedení 𝑍0 je impedancí pro pulz přivedený na vstup vedení nekonečně dlouhého, tedy impedancí pro vysokofrekvenční signál, než se začně šířit po vedení. V případě že platí |𝑗𝜔𝐿| >> 𝑅 a |𝑗𝜔𝐶| >> 𝐺, tedy pro prakticky bezeztrátové vedení, vztah pro výpočet charakteristické impedance a rychlosti šíření se zjednoduší na vztah pouze mezi indukčností a kapacitou [10].

5.2.2

Odraz na vedení

Charakteristická impedance 𝑍0 je kritickým parametrem pro přenos vysokofrekvenčního signálu na vedení, v případě, že se neshoduje s impedancí zdroje 𝑍𝑆 a zátěže 𝑍𝐿 , dochází k vícenásobným odrazům a zákmitům negativně ovlivňujícím přenášený signál. Pokud je impedance vedení 𝑍0 shodná s impedancí zátěže 𝑍𝐿 , veškerý výkon signálu je plně absorbován v zátěži a k odrazu nedojde. V případě, že dochází k odrazu od zátěže a impedance zdroje 𝑍𝑆 je shodná s impedancí vedení, je odražený signál absorbovaný v impedanci zdroje a dále se již neodráží. Poměrnou část signálu, který se odráží definuje koeficient odrazu 𝜌, shodný vztah platí i při odrazu od zdroje [10]: 𝑍𝐿 − 𝑍0 (−). (5.9) 𝜌= 𝑍𝐿 + 𝑍0 Pokud tedy má činitel odrazu hodnotu 0, jedná se o ideální žádoucí případ, kdy k žádnému odrazu nedochází. Jakákoliv jiná hodnota, ať už kladná či záporná reprezentuje poměrnou část napětí na zakončovací impedanci nebo jiné diskontinuitě na vedení, která se odráží zpět a s předchozí hodnotou se sčítá.

36

𝑍𝑆

𝑍0

𝑉𝑆

𝑍𝐿

Obr. 5.4: Schéma zapojení vedení pro definici činitele odrazu.

5.2.3

Zpoždění na vedení

Zpoždení signálu na jednotku délky lze odvodit z rychlosti šíření vlny na vedení. Pro rychlost šíření elektromagnetické vlny v dielektriku, v prostředí s relativní permitivitou větší než 1 platí: 𝑐 (5.10) 𝑣 = √ (𝑚/𝑠), 𝜖𝑟 kde c představuje konstantu rychlosti šíření elektromagnetické vlny ve vakuu. Zpoždění je tedy zřejmě definováno jako: 1 𝑡𝑧𝑝𝑜𝑧𝑑𝑒𝑛𝑖 = (𝑠/𝑚). (5.11) 𝑣

5.2.4

Útlum vedení: skin-efekt

Tzv. skin-efekt je jev, kdy se vzrůstajícím kmitočtem dochází k vytlačování proudové hustoty ze středu vodiče na jeho povrch. Pro kmitočty vyšší než desítky MHz je vhodné ho uvažovat jako ztrátový parametr vedení. Výpočet odporu vodiče pro vysoké kmitočty probíhá ve dvou krocích, dle vztahu (5.12) je určena tzv. hloubka vniku 𝛿 následně určující efektivní průřez vodiče. Druhým krokem je výpočet odporu dle získaného efektivního průřezu vodiče, zde se vztah pro výpočet odvozuje z geometrie vodiče. Hloubka vniku je definována [10]: √︃ 1 (𝑚), (5.12) 𝛿= 𝜎𝜋𝜇0 𝜇𝑟 𝑓 kde 𝜎 představuje vodivost kovu (S/m), 𝜇0 permeabilitu vakua (H/m), 𝜇0 relativní permeabilitu vodiče (-), f kmitočet (Hz). Odpor vodiče pro stejnosměrný proud a nízkofrekvenční střídavý proud, pokud je jeho tlouštka t (m), délka l (m), šířka w (m) a materiál má rezistivitu 𝜌 (Ωm), činí: 𝜌𝑙 (Ω). 𝑤𝑡 Přibližný odpor vodiče pro vysokofrekvenční proud činí: 𝑅𝐷𝐶 =

𝑅𝑉 𝐹 =

5.2.5

𝜌𝑙 (Ω). 𝑤𝜎

(5.13)

(5.14)

Útlum vedení: ztráty v dielektriku

Ztráty v dielektriku pro vysoké frekvence jsou definovány ztrátovým úhlem 𝑡𝑎𝑛𝛿𝐷 (vychází z poměru reálné a imaginární složky permitivity). Přibližný vztah pro výpočet útlumu šíření elektromagnetické vlny v dielektriku [12]:

37

𝑉𝑜𝑢𝑡 = 𝑒−𝛼𝐷 𝑓 , 𝑉𝑖𝑛

(5.15)

kde √︀

𝛼𝐷 = (𝜋 𝜖𝑟 𝑡𝑎𝑛𝛿𝐷 𝑙)/𝑐.

5.3

(5.16)

Praktický výpočet parametrů vedení na DPS, důsledky a doporučení

V následujícím oddíle jsou uvedeny praktické vztahy pro výpočet impedance vedení s danou geometrií jednoduchého a diferenciálního vedení. Pro ilustraci jsou uvedeny praktické vztahy a výpočet velikosti zpoždění signálu na jednotku délky těchto vedení. Velmi zajímavé výsledky poskytuje výpočet obou významných složek útlumu vedení: skin-efektu a ztrát v dielektriku pro vedení s reálnými parametry. Pro tyto parametry vedení jsou uvedeny některé problémy ke kterým v praxi dochází, včetně návrhu jejich řešení. Jedním z významných vlivů na gigabitové linky, který je blíže rozebrán je problém prokovů tvořících pahýly a impedanční diskontinuity na vedení. Nejběžnější vedení na DPS jsou jednotlivé vodiče nad referenční plochou nebo diferenciální páry [13] v uspořádání dle obr. 5.5. Vedení a) mikropásek (microstrip) je realizováno na vnějších vrstvách DPS, polovinu dielektrika zde tvoří substrát DPS, druhou polovinu tvoří okolní prostředí - vzduch. Vedení b) stripline je umístěno buď symetricky (použité níže) nebo asymetricky mezi dvěma vodivými plochami DPS, vedení je plně obklopeno dielektrikem - substrátem DPS.

5.3.1

Praktické vztahy pro výpočet impedance

a)

s w

b)

s w h

t

h t

εr

εr

Obr. 5.5: Diferenciální vedení - microstrip, stripline. Jednoduchý mikropásek: 5, 98ℎ 87 =√ 𝑙𝑛 𝜖𝑟 + 1, 41 (0, 8𝑤 + 𝑡) (︂

𝑍0𝑚𝑠

)︂

(Ω).

(5.17)

Diferenciální mikropásek: 60 4ℎ =√ 𝑙𝑛 0, 475𝜖𝑟 + 0, 67 0, 67(0, 8𝑤 + 𝑡) (︂

𝑍0𝑚𝑠𝑑

𝑍𝑑𝑖𝑓 𝑓 𝑚𝑠 = 2𝑍0𝑚𝑠𝑑 (1 − 0, 48𝑒

38

−0,96𝑠 ℎ

) (Ω).

)︂

(Ω)

(5.18) (5.19)

Hranově vázaný symetrický stripline: 4ℎ 60 𝑍0𝑠𝑙 = √ 𝑙𝑛 𝜖𝑟 0, 67𝜋(0, 8𝑤 + 𝑡) (︂

𝑍𝑑𝑖𝑓 𝑓 𝑠𝑙 = 2𝑍0𝑠𝑙 (1 − 0, 347𝑒

−2,9𝑠 ℎ

)︂

(Ω)

) (Ω).

(5.20) (5.21)

Vztahy [13] jsou platné za podmínek: h - t > 2w; h > 4t a pokud jsou všechny rozměry ve shodných délkových jednotkách. V praxi je často třeba využít opačný proces analýzy, tedy syntézu vedoucí k návrhnu geometrie vedení pro zadanou impedanci. Pro tyto účely platí inverzní sada vztahů, při návrhu pro praktickou výrobu je obvykle většina parametrů dána dostupnou technologií konkrétního výrobce.

5.3.2

Impedanční diskontinuity a jejich řešení

Vzhledem k faktům, že impedance spoje významně závisí na jeho šířce a důležitým požadavkem pro návrh VF vedení je zachování kontinuální impedance po celé délce vedení, je nutné klást důraz na geometrické uspořádání průřezu vodiče. Při vedení spoje s pravoúhlými ohyby dochází ke změně šířky a tedy i impedance v tomto místě, pro omezení tohoto vlivu se spoje ohýbají dvakrát pod úhlem 45°, pro kritické spoje je volen oblý ohyb. Tato technika není vhodná pouze z hlediska zachování konstantní impedance, při ohybu diferenciálních párů v případě dvakrát lomených nebo oblých ohybů vzniká díky menšímu rozdílu délky vodičů mezi oběma signály v páru menší zpoždění, které je obvykle nutné kompenzovat. Pro gigabitové linky jsou dalšími kritickými místy, kde dochází ke skokové změně impedance a tedy může dojít k odrazu, plošky pro osazování součástek nebo konektorů. Jako příklad uveďme vedení se šířkou 150 𝜇𝑚 a sériový vazební kondenzátor v pouzdru velikosti 0402, šířka plošky pro osazení na DPS je přibližně 500 𝜇𝑚, výsledná změna impedance vodiče takové šířky umístěným nad referenční plochou tloušťky např. 100 𝜇𝑚 je značná. V tomto případě lze technicky problém řešit dvěma způsoby: První možností je návrh postupně se rozšiřujícího vodiče tak, že výsledná impedance se mění pozvolně. Tato technika je často nazývána „teardrops“ a s výhodou se používá i z výrobních důvodů pro lepší mechanickou odolnost spojů na DPS. Druhou možností je zvětšení odstupu rozšířené plošky od referenční zemní plochy, např. vynecháním části referenční plochy pod ploškou, impedance je v tomto místě zřejmě určena dle vzdálenosti k další referenční ploše, která je větší. Impedance vodiče tedy v tomto místě narůstá a v závislosti na skladbě desky může dosáhnout hodnot velmi blízkých zbytku vedení. V průběhu návrhu DPS je těchto technik využito v obou představených případech.

39

Mezi další místa tvořící impedanční diskontinuity jsou odbočky na vedení, pahýly. Dle pravidel návrhu gigabitových linek je použití delších odboček z vedení, v nejhorším případě nezakončených vhodnou impedancí, téměř vyloučeno. Na první pohled skrytě se při návrhu spoje takové diskontinuity vyskytují v podobě prokovených otvorů propojující vedení na různých vrstvách DPS. Pro linky s rychlostí 10 Gb/s již může vzniknout nebezpečí interference odražené vlny z pahýlu prokovu s přenášeným signálem. Jedná se o zajímavou problematiku, je tedy blíže rozebrána v kap. 5.3.5.

5.3.3

Praktické vztahy pro výpočet zpoždění signálu

Zpoždění na vedení pro mikropásek: √︀

𝑇𝑑𝑚𝑠 = 33, 36 0, 475𝜖𝑟 + 0, 67 (𝑝𝑠/𝑐𝑚).

(5.22)

Příklad výpočtu pro materiál FR-4 s 𝜖𝑟 = 4, 7 𝑝ř𝑖 𝑓 = 1 𝐺𝐻𝑧 : √︀

𝑇𝑑𝑚𝑠𝐹 𝑅4 = 33, 36 0, 475 * 4, 7 + 0, 67 = 5, 33 (𝑝𝑠/𝑚𝑚).

(5.23)

Zpoždění na vedení pro stripline: √ 𝑇𝑑𝑠𝑙 = 33, 36 𝜖𝑟 (𝑝𝑠/𝑐𝑚).

(5.24)

Příklad výpočtu pro materiál FR-4 s 𝜖𝑟 = 4, 7 : √︀

𝑇𝑑𝑠𝑙𝐹 𝑅4 = 33, 36 4, 7 = 7, 23 (𝑝𝑠/𝑚𝑚).

(5.25)

Srovnáním výsledků vztahů (5.23) a (5.25), potvrzujícím teoretický předpoklad vztahu (5.10), je patrný významný rozdíl ve zpoždění signálu na těchto nejběžnějších typech vedení [13]. Jako příklad systému citlivého na zpoždění na vedení uveďme paralelní sběrnici, jejíž signály jsou vzorkovány na straně přijímače ve stejný okamžik. Některé spoje jsou na DPS realizovány vedením typu mikropásek, další vedením typu stripline, jejichž měrné zpoždění se značně liší. Následkem toho mohou signály být mylně vzorkovány v případě nedodržení časování, tzv. setup and hold time. Obdobný probém nastává i pro diferenciální pár, tzn. dva úzce vázané signály s opačnou polaritou. Pokud není délka obou vodičů v páru shodná a rozdíl obou hran signálu na vedení dosahuje významné části bitové periody, může dojít k mylnému vzorkování a vzniku bitových chyb. Pro gigabitové linky je požadovaný maximální rozdíl délky obou vodičů v páru často i méně než 500 𝜇𝑚. Například pro XFI je udáno maximální zpoždění 3 ps, tedy cca 500 𝜇𝑚 na vedení [10].

40

5.3.4

Výpočet složek a celkového útlumu mikropáskového vedení

V kap. 5.2.4 a 5.2.5 jsou uvedeny vztahy pro výpočet útlumu při šíření v dielektriku a nárůst odporu vodiče vlivem skin-efektu. Na obr. 5.6 se nachází graf prezentující velikost obou složek útlumu (zelená křivka skin-efekt, modrá křivka - ztráty v dielektriku) mikropáskového vedení na běžném dielektriku a jejich součet (červená křivka) v závislosti na kmitočtu. Jedná se o vedení zakončené impedancí 𝑍 = 50 Ω na obou portech, délkou 1 m, šířkou mikropásku 0,25 mm, 𝑡𝑎𝑛𝛿𝐷 = 0,018, 𝜖𝑟 = 4, 7 𝑝ř𝑖 𝑓 = 1𝐺𝐻𝑧 a pokovením tloušťky 35 𝜇𝑚.

0 -5

skin-efekt

-10

A (dB)

-15

ztráty v dielektriku

-20

celkem

-25 -30 -35 -40 -45 -50 0

1

2

3

4

5 f (Hz)

6

7

8

9 10 x 10 9

Obr. 5.6: Celkový útlum vedení dle příkladu, vliv skin-efektu a ztrát v dielektriku. Jasným závěrem je fakt, že vliv skin-efektu se zvyšujícím se kmitočtem roste přibližně s jeho odmocninou, ztráty v dielektriku rostou přibližně lineárně s kmitočtem. V oblasti nízkých kmitočtů do cca stovek MHz se prakticky neuplatňují, naopak v kmitočtové oblasti nad cca 2 GHz se ztráty v dielektriku pro materiál FR-4 stávají dominantní složkou útlumu. Pro linky s rychlostí 10 a více Gb/s, kdy kmitočet první harmonické složky signálu je vyšší než 5 GHz a pokud jejich délka dosahuje stovek mm, je již téměř nutné použít substrát s menšími dielektrickými ztrátami. I při použití preemfáze a vyššího rozkmitu buzení na straně vysílače a ekvalizéru na straně přijímače dosahuje hodnota útlumu tak vysoké hodnoty, že ho pomocí nich nelze dostatečně kompenzovat. Více o těchto technikách viz kap. 5.5.

41

5.3.5

Vliv prokovů DPS na integritu signálu

Prokovené otvory na DPS slouží k realizaci propojení vodičů na různých vrstvách. Prokov se skládá z plošek určených pro připojení vodičů a vzniklým nakovením otvoru, odstup vzniklý mezi prokovem, resp. ploškami na vnitřních vrstvách od ostatních vodivých ploch se nazývá antipad. Nejčastější provedení prokovů je skrze celou DPS, technologicky je však možné z důvodu hustší integrace spojů realizovat i prokov ve slepém, případně pohřbeném otvoru. Vzniklé pahýly lze v závěrečné fázi výroby nebo i dodatečně odstranit odvrtáním pomocí techniky back-drill. Problém prokovů ve vysokorychlostních signálových spojích spočívá v jejich parazitních vlastnostech a také ve vznikajícím pahýlu na vedení. Parazitní kapacita plošek vůči přiléhajícím vodivým plochám na DPS a indukčnost prokovu tvoří 𝜋-článek dle schématu na obr. 5.7, má tedy charakter dolnopropustného filtru [11]. 𝑍0

𝐿

𝐶𝑝𝑎𝑑𝑇

𝑍0

𝐶𝑝𝑎𝑑𝐵

Obr. 5.7: Elektrický model VF parazitních parametrů prokovu ve vedení [11]. V případě, že signálový vodič je k prokovu připojen tak, že vzniká pahýl, pro vyšší harmonické složky signálu může dosahovat rezonanční délky 𝜆/4. V případě dosažení rezonanční délky odražený signál interferuje s přímým v protifázi a odečítá se, takový signál v dané části spektra je téměř zcela degradován. Kmitočet 𝜆/4 rezonance např. pro délku pahýlu 1 mm a materiál FR-4 je přibližně 35 GHz. Pro výpočet parazitních parametrů byly odvozeny také empirické vztahy, nejlepším přístupem k problému je však simulace parametrů reálného modelu ve specializovaném softwaru. Na obr. 5.8, 5.9 a 5.10 jsou modely prokovů vytvořené a analyzované v programu Ansoft HFSS.

Obr. 5.8: Model prokovu č. 1. Obr. 5.9: Model prokovu č. 2.

Obr. 5.10: Model prokovu č. 3.

42

Prokovy spojují signálové vodiče na první a třetí vrstvě v šestivrstvé DPS standardní tloušťky 1,6 mm se substrátem FR-4. Model č. 1 je model prokovu s průměrem plošek 0,7 mm a vnitřním průměrem otvoru 0,25 mm, odstup od vodivých ploch je minimální. Model č. 2 je prokov prakticky nejmenší obvyklé velikosti s průměrem plošek 0,5 mm a vnitřním průměrem otvoru 0,15 mm, plošky na vnitřních vrstvách jsou odstraněny a rovněž je výrazně navýšena velikost antipadu. Model č. 3 geometrií odpovídá modelu č. 2, pouze antipad má menší průměr a je realizován ve slepém otvoru, nevzniká tedy žádný pahýl. V grafu na obr. 5.11 jsou shrnuty výsledky simulací vložného útlumu - parametr S21 všech modelů v závislosti na frekvenci. Model č. 1 vykazuje výrazný útlum již při nižších kmitočtech vlivem velké parazitní kapacity vůči vodivým plochám, u modelu č. 2 díky menším geometrickým rozměrům a větší separaci od okolních ploch je výsledek výrazně lepší, pro model č. 3 odstraněním pahýlu rovněž výrazně klesl útlum i v případě, že antipad má menší průměr, čímž jsou méně narušeny vodivé plochy (zemní, napájecí) a prostor pro ostatní spoje. 0

č. 3

S21 (dB)

−2

č. 2

−4

č. 1

−6 −8 −10 −12 0

2

4

6

8

10 f (GHz)

12

14

16

18

Obr. 5.11: Kmitočtová závislost parametru S21 pro různé typy prokovů.

43

20

5.4

Spektrální skladba digitálního signálu, důsledky

Pro analýzu jakéhokoliv systému je nutné znát spektrální složení signálu, se kterým pracuje. U digitálního signálu je frekvence základní harmonické složky rovna polovině bitové rychlosti signálu. Pro digitální signál je užitečné objasnit vztah mezi šířkou pásma a dobou hrany. Pro ideální obdélníkový průběh s amplitudou 1 V a ideálně strmými hranami je spektrální složení signálu odvozeno z DFT, kde amplituda A n-té liché harmonické složky 2 (𝑉 ). (5.26) 𝜋𝑛 Tedy např. první harmonická složka má amplitudu 0,63 V, třetí 0,21 V. Pro teoretický ideální signál je spektrální rozvoj nekonečný. Analyzovaný průběh má nenulovou stejnosměrnou složku s úrovní rovnou průměrné hodnotě signálu [11]. 𝐴𝑛 =

Šířku pásma digitálního signálu tedy uvažujeme od stejnosměrné složky až po nejvyšší významnou spektrální složku. Co reprezentuje pojem významná? Ryze praktický vztah [11] mezi šířkou pásma typického digitálního signálu a dobou náběžné hrany signálu RT měřené od 10 do 90 % amplitudy je obecně uváděn ve tvaru: 0, 35 (𝐺𝐻𝑧; 𝑛𝑠), 𝑅𝑇 tedy pro signál s dobou hrany 1 ns je takto určená šířka pásma cca 350 MHz. 𝐵𝑊 =

(5.27)

Příklad uvedený v [11] udává pro dva signály syntetizované z celkem 21 a 23 harmonických složek rozdíl doby hrany cca 10 %, rozdíl v šířce pásma činí také cca 10 %. Překvapivým zjištěním je, že amplituda 23. spektrální složky činí cca pouze 3 % ze špičkové amplitudy signálu a přesto je dopad na dobu trvání hrany signálu velmi značný. Dle [11] za významné spektrální složky reálného signálu považujeme ty, které mají více než 50 % výkonu odpovídající složky ideálního obdélníkového signálu. To odpovídá cca 71 % amplitudy. Příklad z [11] porovnává dva signály dle obr. 5.12 , první signál je ideální obdélníkový (černá křivka), druhý má trapézoidní průběh (červená křivka) s dobou náběžné hrany úměrnou 8 % periody, kmitočet obou je 1 GHz.

Napětí (V)

1

90 %

0.8 0.6 RT10-90%

0.4 0.2

10 %

0 0

0.5

Čas (ns)

1.0

1.5

Obr. 5.12: Ideální obdélníkový signál, aproximace reálného signálu trapézoidním [11].

44

Dle vztahu (5.27) je významná šířka pásma cca 5 GHz. Z provedených výpočtů spekter a porovnání amplitud (výkonů) jednotlivých složek v grafu na obr. 5.13 vyplývá potvrzení pravidla (5.27) udávající pro většinu obdobných signálů významný spektrální rozvoj do páté harmonické složky.

0.6

Amplituda (V)

0.5

0.4

0.3

0.2

0.1

0

0

5

10

15

20 25 30 35 Pořadí spektrální složky (-)

40

45

50

Obr. 5.13: Spektra ideálního obdélníkového a aproximace reálného signálu [11].

5.5

Význam preemfáze a ekvalizace

Význam technik preemfáze a ekvalizace spočívá v redukci zkreslení signálu důsledkem vlastností přenosového média. Vedení zpravidla mají charakter dolnopropustného filtru, vysokofrekvenční složky - vyšší harmonické digitálního signálu jsou více utlumeny než nízkofrekvenční - základní složka signálu. Důsledkem toho je značně zkreslený signál po průchodu přenosovým médiem. Na obr. 5.14 je blokové schéma přenosového řetězce - vysílač s ekvalizací, přenosové vedení a přijímač s ekvalizací a obnovením hodinového kmitočtu linky. Preemfáze (ekvalizace na straně vysílání) provádí předzkreslení signálu navýšením amplitudy vysokofrekvenčních složek při vysílání. Při vhodném nastavení preemfáze se po průchodu signálu přenosovým kanálem úrovně všech frekvenčních složek vyrovnají výchozímu vstupnímu signálu vysílače. Složitější metody úpravy signálu preemfází pracují na principu identifikace vysokofrekvenčních komponent vysílaného signálu a jejich selektivním zesílení dle určitých pravidel.

45

1

2

3

EQ

CDR

TX

EQ

RX

Obr. 5.14: Blokové schéma vysílače, přenosového kanálu a přijímače. Jednodušší přístup spočívá v navýšení budícího proudu vedení po určitý časový interval (např. čtvrtinu bitové periody) při každé změně log. stavu viz obr. 5.15 [10]. Preemfáze Data 0

Deemfáze 1

0

1

0

- VOD(p)

0

- VOD(d)

VT VOD(p)

VOD(d)

N - komplementární signál

P

0V

Obr. 5.15: Signál s aplikovanou preemfází a deemfází [10]. Deemfáze je opačný proces, kdy je vysílaný signál naopak upraven utlumením nízkofrekvenčních složek. Zesílení vysokofrekvenčních složek může být realizováno také na straně přijímače, při zobrazení signálu v tzv. diagramu oka, dochází k jeho „otevření“. Tento proces je nazýván ekvalizace na straně přijímače, je realizován speciálním zesilovacím stupněm na vstupu přijímacího obvodu, pracujícím na analogovém nebo digitálním principu [10].

5.6 5.6.1

Logické standardy Vlastnosti diferenciálních signálů

Jednoduché logické standardy jako TTL, CMOS, LVCMOS apod. používají jeden signálový vodič a zpětný zemní spoj. V přijímači je takový signál vyhodnocen z napětí mezi signálovým vodičem a zemním potenciálem. Problémem takových spojů je právě jeho změna, nejčastěji vyvolaná úbytkem napětí na společném spoji spínáním dalších výstupů a tedy průchodem náhodného proudu stejným referenčním vodičem, nebo jakýmkoliv jiným rušením. Vývoj sběrnic vedl ke snížení napěťových úrovní signálu (a tedy i snížení protékajícího proudu) a snížení impedance pro zpětný proud, tedy zvýšením počtu zemních vodičů, který se u určitých rozhraní vyrovnal počtu signálových vodičů.

46

Diferenciální standardy využívají dvou napětových signálů opačné polarity vůči virtuální zemi. Signál je v přijímači vyhodnocen jako jejich rozdíl, napětová úroveň každého z nich tedy může být menší a zaroveň je takový signál imunní vůči rušení se souhlasnou polaritou, které se na diferenciálním vstupu přijímače odečte. Jelikož proud v diferenciálním vedení teče pouze mezi jeho dvěma vodiči, které jsou navíc velmi těsně vázány, je plocha proudové smyčky minimalizovaná a signál je tedy velmi imunní vůči rušení a zároveň jeho vyzařování je také nižší. Proud zemním spojem je teoreticky nulový. Přenosovým vedením jsou diferenciální páry - dva těsně vázané vodiče buzené signálem s opačnou polaritou vůči virtuálnímu souhlasnému potenciálu. Charakteristická impedance tohoto vedení je přibližně dvojnásobná proti vedení stejné geometrie vůči referenční zemní ploše. Separace vodičů má na diferenciální impedanci podstatný vliv, při snižování prostorové separace vodičů v páru se zvyšuje kapacitní a induktivní vazba mezi nimi a impedance klesá z přibližně dvojnásobku až k hodnotě impedance tzv. single-ended vedení. Diferenciální páry s dvojnásobnou impedancí fungují na principu tzv. sudého módu, kdy magnetické složky pole v prostoru mezi vodiči se ruší [11].

5.6.2

Standard LVDS

LVDS (Low-Voltage Differential Signaling)[10] je diferenciální logický standard pro bitové rychlosti stovek Mb/s s nízkým rozkmitem napětí vhodný pro kabelový přenos, dle kvality vedení a rychlosti až na vzdálenost 10 - 15 m. Teoretická maximální definovaná bitová rychlost dosahuje téměř 2 Gb/s. Nízký rozkmit signálu na lince s budičem v proudovém módu vedou k nízkému spotřebovanému výkonu v širokém rozsahu bitových rychlostí. Kromě standardu jednosměrného přenosu definovaného normou TIA/EIA-644-4-A byly dále vyvinuty varianty pro přenosové řetězce s více přijímači nebo vysílači Bus-LVDS a LVDS-M. Přenosovým médiem je diferenciální vedení s impedancí 100 Ohm, veškeré propojovací prvky - kabely, vedení na DPS a konektory mají shodnou charakteristickou impedanci se zakončovací impedancí. Je předepsána prakticky nejjednodušší varianta zakončení paralelní rezistor s hodnotou odporu 100 Ω v těsné blízkosti vstupu přijímače. Vazba mezi přijímačem a vysílačem je stejnosměrná, pokud jsou vázány střídavě, na straně přijímače je nutné pomocí odporového děliče nebo referenčního zdroje nastavit společnou střední hodnotu napětí 𝑉𝐶𝑀 . Základní parametry signálu jsou shrnuty v tab. 5.1. Na obr. 5.16 je základní schéma budiče LVDS s blokově znázorněným vedením a obvodem diferenciálního přijímače se zakončovacím rezistorem. Součástí budiče je zdroj konstantního proudu 3,5 mA, který je doplněn čtveřicí tranzistorů, přičemž vždy dva diagonální jsou současně uvedeny do vodivého stavu dle logické úrovně vstupního signálu. Proud tedy protéká diferenciálním vedením v obou směrech, na zakončovacím rezistoru je vytvořen úbytek napětí s nominální hodnotou 350 mV v kladné i záporné polaritě odpovídající logickým úrovním.

47

Parametr

Označení

Hodnota

𝑉𝑃 −𝑃 𝑉𝑇 𝐻 𝐼𝐷𝑅 𝑉𝐶𝑀 𝑅𝑇

Rozkmit výstupního napětí Prahové napětí vstupu Proud linkou Souhlasné napětí Doba hrany

±250 − 450 𝑚𝑉 ±100 𝑚𝑉 3, 5 𝑚𝐴 1, 025 − 1, 375 𝑉 260 𝑝𝑠

Tab. 5.1: Základní parametry signálu standardu LVDS [10]. VCC 3.5 𝑚𝐴

−

+

+ 𝑍0 350 𝑚𝑉

100 W

− +

−

Obr. 5.16: Budič LVDS se zakončovacím rezistorem na vstupu přijímače [10]. Velkou výhodou standardu LVDS jsou velmi malé spotřebované výkony, jak budičem linky, tak také výkon rozptýlený na zátěži je velmi malý, typicky 1,2 mW.

5.6.3

Standard CML

Jako CML (Current Mode Logic) [10] jsou označovány logické standardy využívané pro nejrychlejší sériové linky realizované metalickým vedením na DPS. Běžné budiče CML umožňují realizovat linky s bitovou rychlostí až 5 Gb/s, určité modifikace i více než 20 Gb/s. Jednou z výhod CML je jednoduchost budičů i přijímacích obvodů, které vyžadují pouze minimum externích komponent a tímto jsou také odstraněny mnohé parazitní vlivy. Příbuzným logickým standardem je ECL (Emitor Coupled Logic), včetně jeho modifikací (PECL, LVPEC,...), který patří mezi nejstarší logické standardy pro vysokorychlostní linky. Hlavním rozdílem oproti CML je výstupní stupeň, který obsahuje emitorový sledovač. Důsledkem toho je úroveň výstupního napětí minimálně cca o 800 mV menší, než napájecí napětí. Druhým, pozitivním efektem je velmi nízká výstupní impedance budiče v řádu jednotek Ohmů. Pro CML tedy naopak platí, že výstupní napětí se může velmi blížit napájecímu (typicky VT-10 mV) a výstupní impedance je mnohem vyšší, cca 100 Ω. ECL může být realizován jako diferenciální ale i single-ended [10].

48

Schéma budiče CML s interním kolektorovým rezistorem a přídavným proudovým zdrojem 𝐼𝑒𝑚𝑝 pro preemfázi, doplněné blokovým schématem vedení, vazebních a zakončovacích obvodů je na obr. 5.17. VT 𝑉 𝑇𝑅 50W

50W

50W 𝑂𝑈 𝑇

𝐼𝑁

−

OUT

IN

+

𝐷

𝐷

50W 𝑉 𝑇𝑅

𝐼𝑠𝑖𝑔 𝐷[𝑡 − 1]

𝐷[𝑡 − 1]

𝐼𝑒𝑚𝑝

Obr. 5.17: CML driver s preemfází a střídavě vázaným blokem přijímače [10]. Většina aplikací CML na lince využívá střídavou vazbu prostřednictvím oddělovacích kondenzátorů. To umožňuje větší flexibilitu použití, není nutná shoda zakončovacího napětí vysílače 𝑉 𝑇 a přijímače 𝑉 𝑇𝑅 . Snadno tedy lze provést propojení i mezi odlišnými logickými standardy. Nevýhodou střídavé vazby je nutnost použití vhodného linkového kódu [10]. Od zapojení budiče dle schématu na obr. 5.17 se často obvody CML liší výstupem v provedení s otevřeným kolektorem. Hodnotu kolektorového rezistoru lze v určitých mezích přizpůsobit dané aplikaci. Tento typ je také využíván pro odlišný způsob zapojení, kdy tento rezistor na straně vysílače chybí a linka jako kolektorový i zakončovací odpor využívá rezistor na straně přijímače. Toto řešení využívá výhody vyšší zatěžovací impedance (kolektorový i zatěžovací rezistor jsou jinak pro střídavý signál zapojeny paralelně), rozkmit signálového napětí na lince je dvojnásobný. Výraznou nevýhodou je chybějící zakončení linky na straně vysílače, které slouží k potlačení možného odraženého signálu od přijímače [10]. Některé další parametry CML standardů jsou shrnuty v tab. 5.2. Parametr

Označení

Hodnota

𝐼𝑑𝑟 𝑍𝐿 𝑍𝐿𝑡 𝑉𝑝𝑝 𝑉𝑇 𝐻 𝑅𝑇

Budící proud Zatěžovací/zakončovací impedance Typická impedance všech prvků Rozkmit výstupního napětí Prahové napětí vstupu Doba hrany

16 − 21 𝑚𝐴 25 − 100 Ω 50 Ω 400 − 1400 𝑚𝑉 ±100 𝑚𝑉 𝑚𝑒𝑛ší 𝑛𝑒ž 100 𝑝𝑠

Tab. 5.2: Příklad parametrů standardu CML [10].

49

6

NÁVRH ELEKTRONIKY

V úvodu práce je představena bloková koncepce vyvíjeného zařízení a proveden výběr klíčových komponent, vč. definice nejdůležitějších rozhraní. Následující kapitola se zabývá popisem vývoje elektroniky rozděleným do jednotlivých částí. Přehled jednotlivých schématických listů je v příloze E, následující přílohy obsahují schéma zapojení zde vyznačených dílčích částí. V případě komplikovanějších bloků je dodatečně uvedena teorie, praktické příklady nebo obecná pravidla týkající se jejího návrhu. Zapojení transparentních částí - A/D převodníku pro analogové audio vstupy a doplňkových komponent připojených ke sběrnici 𝐼 2 𝐶 je pouze stručně popsáno s odkazem na schéma zapojení. Vlastní návrh je rozdělen do částí odpovídajících vyznačeným blokům: • Návrh vstupních kanálů SDI. – Zapojení přizpůsobovacího obvodu a kabelového ekvalizéru LMH0344. – Zapojení deserializéru LMH0341. – Další návrhová pravidla a požadavky na zapojení a napájení SDI komponent. • Zapojení a konfigurace FPGA Spartan 6 LXT. – Konfigurace FPGA. – Zapojení LVDS vstupů. – Napájení jádra, I/O banků, AUX, GTP transceiverů. – Taktování FPGA s GTP. • Návrh zapojení obvodů 10-Gigabit Ethernetu. – Zapojení obvodu PHY VSC8486. – Zapojení konektoru pro modul SFP+. • Návrh napájecích zdrojů. – Stanovení celkové koncepce napájení. – Návrh spínaných regulátorů. – Návrh nízkoúbytkových lineárních regulátorů. • Návrh ostatních obvodů. – Zapojení A/D převodníku pro audio. – Transceiver RS-422, senzor teploty, EEPROM paměť. • Návrh DPS s řízenou impedancí.

50

6.1

Vstupní obvody SDI

Na obr. 6.1 je referenční schéma zapojení vstupních obvodů SDI skládající se z přizpůsobovacího a vazebního RLC obvodu, kabelového ekvalizéru LMH0344 a deserializéru LMH0341. Tyto obvody vyžadují pouze minimum externích součástek, díky integraci veškerých podpůrných obvodů není nutné doplňovat externí VCO oscilátory apod. V následující kapitole je proveden stručný rozbor funkce obou hlavních komponent a uvedeny nejdůležitější aplikační poznámky, v závěru jsou shrnuty požadavky na napájení těchto komponent.

Koaxiální kabel

LMH0344 3G SDI Adaptivní kabelový Ekvalizér 75 Ω

1.0 µF SDO

SDI

RXIN0 RXIN0

TXOUT TXOUT

Výstup s obnoveným časováním

SDO

SDI 3.9 nH

LMH0341 3G SDI Deserializér

1.0 µF MUTE

75 Ω

BYPASS

CD

Do FPGA

RXCLK 5-bit LVDS + clk

AEC-

AEC+

37.4 Ω

RX[4:0]

MUTEREF

MUTE MUTEREF

1.0 µF

CD

BYPASS

Obr. 6.1: Referenční zapojení ekvalizéru a deserializéru pro SDI vstup - upraveno[19].

6.1.1

Kabelový ekvalizér LMH0344

Adaptivní kabelový ekvalizér LMH0344 je určen pro obnovení signálu přenášeného kabelovým vedením (nebo vedením s podobnou charakteristikou), pracuje v rozsahu bitových rychlostí 125 Mb/s až 2,97 Gb/s. Vstup ekvalizéru je možné zapojit jak diferenciálně, tak single-ended jako v případě této aplikace. Doplňkovými funkcemi ekvalizéru je možnost odpojení výstupu, pokud degradace signálu překročí nastavený práh a možnost přemostění - vyřazení ekvalizace. Na obr. 6.2 je interní blokové schéma ekvalizéru. Blok Equalizer Filter je vícestupňový filtr, blok DC Restoration / Level Control obnovuje stejnosměrnou složku vstupního signálu. Vstupní a výstupní signály tohoto bloku využívá blok Automatic Equalization Control, který nastavuje zisk a šířku pásma vstupního filtru. Ostatní bloky umožňují indikovat platná data a řídit přemostění a vypnutí ekvalizéru. Výstupem ekvalizéru je budič diferenciální linky, parametry výstupního signálu přímo korespondují se vstupy ostatních SDI komponentů [19]. V příloze F je kompletní schéma jednoho kanálu navrženého vstupního bloku SDI, v příloze D doporučené rozmístění a zapojení komponent vstupu SDI na DPS včetně aplikačních poznámek [17].

51

Koncepce přizpůsobovacího obvodu je převzata z aplikační poznámky, neboť vyvíjená aplikace se shoduje se zde uvedeným příkladem pro daný koaxiální kabel. Byla doplněna pouze obousměrná polovodičová přepěťová ochrana (TVS) s prahovým napětím 6 V dioda D4 ve schématu v příloze. Parazitní kapacita má typicky hodnotu 1 pF, celkový charakter přizpůsobovacího obvodu nemění. V zapojení je využita funkce MUTE, tedy vypnutí výstupu v případě, kdy na vstupu není přítomen signál. Tím je zamezeno následnému zpracování nevalidních dat. Řídicí signál je odebírán z výstupu detektoru nosné (Carrier Detect), jehož stav je také indikován LED diodou D5. Doplňkové funkce nastavení prahu vypnutí a přemostění nejsou využity. Externími součástkami jsou jeden kondenzátor smyčky filtru a blokovací kondenzátory v těsné blízkosti napájecích pinů ekvalizéru. BYPASS Output Driver SDI SDI

SDO

DC

Equalizer Filter

Restoration/ Level Control

Energy Detect

SDO

Energy Detect

Σ Carrier Detect/ Mute

Automatic Equalization Control

CD MUTE MUTEREF

AEC+ AEC-

Obr. 6.2: Blokové schéma SDI ekvalizéru LMH0344 [19].

6.1.2

Deserializér LMH0341

Deserializér LMH0341 převádí sériovou linku SDI na pětici datových a jeden hodinový LVDS signál pro připojení k FPGA. Délka vedení LVDS může dosahovat až 25 cm, parametry budiče linky jsou konfigurovatelné. Deserializér detekuje hodnotu bitové rychlosti linky, provede její obnovení a deserializaci dat pro všechny vyžadované SDI standardy. Výstupní LVDS rozhraní pracuje v režimu DDR. Na obr. 6.3 je blokové schéma deserializéru. Vstupní multiplexer MUX umožňuje volbu jednoho ze dvou vstupů, následující blok CDR obnovuje hodinový kmitočet linky společně s daty. Obnovená sériová data jsou také volitelně k dispozici na dalším SDI výstupu. Data jsou deserializována v poměru 1:5, paralelní data mohou být kódována kodérem 8b/10b jež následují budiče LVDS. Doplňkovými funkcemi je konfigurace obvodu přes rozhraní SMBus, reset, vstupně/výstupní piny s nepovinnou funkcionalitou nebo obecným použitím, povolení výstupu s budičem kabelu a indikace zavěšení PLL [20].

52

RESET DVB_ASI Loopthru_EN

LOCK GPIO[2:0]

Control

RXIN0 RXIN1

MUX

CLK CDR Data

TXOUT

Serial to Parallel 1:5

RX_MUX_SEL

SMPTE Cable Driver

Bypassable 8b10b Decode

SMBus

SDA SCK SMB_CS

RXCLK RX4 RX3 RX2 RX1 RX0 LVDS Drivers

Obr. 6.3: Blokové schéma SDI deserializéru LMH0341 [20]. Externími součástkami jsou pouze zakončovací rezistory, části filtru smyčky, PU/PD rezistory pro konfiguraci funkce pomocí dedikovaných pinů a nezbytné kondenzátory jakožto filtry napájecích větví. Rozhraní SMB a signál reset pro všech 6 kanálů jsou společné, signály indikace zachycení linky a Chip Select jsou oddělené. Zachycení linky je rovněž indikováno LED diodou D6. Výstup s obnoveným vstupním signálem není, stejně jako GPIO piny a alternativní vstup, využit.

6.1.3

Napájení SDI komponent

Základním předpokladem splnění požadavků na přenos signálu pro celý systém je dodržení aplikačních požadavků specifikovaných výrobcem. Poté mohou možnosti detekce a obnovení vstupního signálu, stejně jako parametry výstupního signálu, kterými jsou např. jitter, doba trvání hran signálu a v konečném důsledku tvar signálu v diagramu oka, být vyhovující. Pramen [18] poskytuje jasný přehled požadavků na napájecí větve pro různé SDI komponenty. Napájení kabelového ekvalizéru Kabelový ekvalizér, jehož účelem je zesílení a obnovení vstupního videosignálu umožňuje v případě přenosu 3G videosignálu utlumeného až o 50 dB (po průchodu 180 m kabelem) obnovit signál s amplitudou i pouhé 3 mV (plná amplituda je cca 800 mV), pokud má SNR akceptovatelnou hodnotu. Výrobce poskytuje orientační graf, ze kterého lze maximální povolené zvlnění napájecího napětí ekvalizéru, pro vzrůstající délku kabelu a různé bitové rychlosti, jednoduše odečíst. Obecně lze říci, že požadavky na napájení ekvalizéru nejsou nijak přehnaně přísné, dle dokumentace je povolené zvlnění pro většinu aplikací překvapivě vysoké, až 100 mV.

53

Napájení deserializéru Deserializéry obsahují integrované PLL, je tedy zřejmé, že požadavky na kvalitu napájení budou přísné. Z dat poskytnutých v aplikační poznámce [18] lze vyvodit závislost povoleného zvlnění napájecího zdroje na kmitočtu zvlnění (vztažená ke spínacímu kmitočtu měniče) a samozřejmě na bitové rychlosti linky (standardu) – mající vztah k šířce pásma filtru smyčky. Prakticky je trend takový, že pro nižší kmitočet zvlnění je povolena větší amplituda zvlnění, zejména pro HD a 3G povolené zvlnění s rostoucím kmitočtem prudce klesá. Pro HD-SDI a 3G HD-SDI a spínací kmitočet měniče 1 MHz je povolené zvlnění pouze cca 10 mV, což z pohledu návrhu napájecího zdroje vyžaduje již velkou pozornost. Pro dosažení zvlnění pod 10 mV je stále možné použít spínaný měnič, v mnoha případech je však zvlnění vyšší. Doporučené moduly měniče Simple Switcher řady LMZ10503/4/5 ve variantách 3, 4 a 5 A, resp. LMZ22008/010 s maximálním proudem 8 a 10 A umožňují při korektním návrhu tento požadavek dodržet. Přesto výrobce doporučuje použít LDO s vysokým PSRR v okolí spínacího kmitočtu pro potlačení rušivých složek. Druhou možností je aplikace dalšího filtru v napájecí větvi, což však vyžaduje citlivou volbu jeho koncepce a konkrétních součástek, ideální volbu představuje kombinace obojího, tedy filtru a LDO. V sekci týkající se návrhu napájecích zdrojů bude proveden návrh zdroje s výše naznačenou koncepcí, tedy spínaný měnič následovaný filtrem a lineárním regulátorem s nízkým úbytkem a vysokým potlačením rušivých složek na vysokých kmitočtech. K tomuto návrhu v kap. 6.4 je dále doplněna simulace. Hodnota maximálního proudového odběru z napájecích větví pro ekvalizér i deserializér společně s povoleným zvlněním (bez ohledu na jeho spektrální skladbu) jsou shrnuty v tab. 6.1. Komponenta

Parametr

Napětí 2,5 V

Napětí 3,3 V

Ekvalizér

Proud Zvlnění

-

100 mA 30 mV

Deserializér

Proud Zvlnění

108 mA 10 mV

127 mA 10 mV

Tab. 6.1: Základní požadavky napájení ekvalizéru a deserializéru [18]. Pozn.: Sekvence náběhu obou napájecích napětí pro deserializér je libovolná.

54

6.2 6.2.1

FPGA Konfigurace FPGA

Jelikož technologie konfigurace FPGA je volatilní, musí být rekonfigurováno po každém odpojení obvodu od napájecího napětí. Informace o tom, jaké je požadované nastavení a vzájemné propojení jednotlivých prvků pole jsou uloženy v konfiguračním souboru, tzv. bitstreamu. Obvod Spartan 6 umožňuje sám řídit konfiguraci (Master mód), nebo být řízen externím inteligentním systémem - mikrokontrolérem, testerem, PC (Slave mód) [21]. Datové rozhraní pak může být sériové (vede k redukci počtu vodičů), nebo paralelní o šířce až 16 bitů (vyšší datová propustnost a tedy redukce doby trvání konfigurace). Je možné využít těchto módů konfigurace (označení výrobce): • JTAG. • Master Serial / SPI (x1, x2 nebo x4). • Slave Serial. • Master SelectMAP/BPI (x8 nebo x16). • Slave SelectMAP/BPI (x8 nebo x16). Volba je provedena nastavením úrovně dvojice vstupních pinů M[1:0] při inicializaci pole. Rekonfigurace pomocí rozhraní JTAG je dostupná vždy, nezávisle na nastavení úrovně těchto pinů. Pro danou aplikaci byla zvolena konfigurace z externí paměti typu Flash s rozhraním SPI řízená vlastním FPGA, tedy mód Master SPI se šířkou datové sběrnice 1 bit (x1). Nastavení pinů M[1:0] = "01", taktovací signál CCLK je výstupem z FPGA. Schéma zapojení pro konfiguraci z SPI Flash paměti je na obr. 6.4, vychází z [21]. Konfigurační piny a SPI rozhraní jsou připojeny ke shodně označeným pinům FPGA v jiných I/O bancích - schéma v příloze I. Velikost konfiguračního souboru pro uvažované varianty FPGA 100T a 150T jsou společně s minimální velikostí Flash paměti shrnuty v tab. 6.2. S ohledem na možnost uložení dalších uživatelských dat, např. paměť programu pro embedded mikroprocesor nebo alternativní konfiguraci, je vhodné použít paměť s vyšší datovou kapacitou. Obvod

Počet konfiguračních bitů

Minimální velikost Flash

XC6SLX100(T) XC6SLX150(T)

26 691 232 33 909 664

32 Mb 64 Mb

Tab. 6.2: Konfigurační paměť pro různé varianty obvodů Spartan 6 [21]. V případě sériové komunikace s jedním datovým vodičem je rychlost načtení konfigurace přímo úměrná velikosti bitstreamu a nepřímo úměrná kmitočtu hodinového signálu CCLK. Hodinový signál konfigurace, jež je výstupem FPGA, je zakončen na straně SPI Flash paměti co nejblíže pouzdu obvodu rezistory R27 a R29 způsobem naznačeným ve schématu.

55

Doba načtení konfigurace pro obvod XC6SLX100T a kmitočet hodinového signálu 𝑓𝐶𝐶𝐿𝐾 = 40 𝑀 𝐻𝑧: 𝑡𝑐𝑜𝑛𝑓 =

𝑛𝑏𝑖𝑡 𝑓𝐶𝐶𝐿𝐾

=

26691232 = 0, 6673 𝑠. 40000000

(6.1)

Prostředí iMPACT určené pro konfiguraci FPGA Xilinx umožňuje vygenerovat konfigurační data pro SPI Flash paměť, zápis poté probíhá skrze FPGA prostřednictvím rozhraní JTAG. Podporované typy pamětí jsou shrnuty v tab. 6.3. Byla zvolena 64 Mb paměť typu W25Q64FV, ve shodném pouzdře lze osadit i 128 Mb variantu. Výrobce

Typ

Dostupné varianty

Micron Micron Atmel Winbond Spansion

M25P N25Q AT45DB W25Q S25FLxxP

512 kB - 128 Mb 32 Mb - 128 Mb 1 Mb - 64 Mb 4 Mb - 128 Mb 32 Mb - 128 Mb

Tab. 6.3: Typy Flash pamětí podporované nástrojem Xilinx iMPACT [22].

V3.3

FPGA_CONF DIN CCLK MOSI CSO_B

FPGA_CONF TS5

V3.3

DIN CCLK MOSI CSO_B

100R

TS7 DIN

T DIN

R21 4k7

MOSI

T

R23

CCLK

CSO_B

T

U1F AB21

CSO_B V3.3

AB2 AA22

P1 1 2 3 4 5 6 7 8 9 10 11 12 13 14

TMS TCK TDO TDI

TCK TDI TDO TMS

GND A21 E18 G17 D20 U17 P15

JTAG GND

100n GND

GND V18

V3.3 V3.3 R24 4k7

V3.3 C14

Q1 BC847

330R

TS8 CCLK

T

D3 GREEN

R22 330R

MOSI

TS6

R20

CSO_B DIN R28 37R4

GND

PROGRAM_B_2 SUSPEND TCK TDI TDO TMS VFS RFUSE CMPCS_B_2 XC6SLX150T-3FGG484C

V3.3 U2 W25Q64FV 1 2 3 4

DONE_2

R27

/CS VCC DO /HOLD /WP CLK GND DI

8 7 6 5

V3.3 CCLK MOSI

100R R29 GND 100R

GND

Obr. 6.4: Zapojení konfigurace FPGA ze SPI Flash paměti, JTAG.

56

6.2.2

Zapojení LVDS vstupů

Datové rozhraní výstupu deserializéru SDI obsahuje pět datových a jeden hodinový LVDS pár, se vzájemným fázovým posuvem o 90°. Datové signály jsou vzorkovány v době náběžné i sestupné hrany hodinového signálu, ve středu jejich bitové periody. Kmitočet hodinového signálu deserializovaného HD-SDI s datovým tokem 1,485 Gb/s je 148,5 MHz, pro 3G standard pak 297 MHz. LVDS výstupy FPGA (nejsou použity) jsou dostupné pouze v bancích 0 a 2, LVDS vstupy jsou dostupné ve všech bancích, přičemž napájecí napětí banku 𝑉𝐶𝐶𝑂 může být 2,5 V nebo 3,3 V. LVDS vstupy jsou zakončeny interním 100 Ω rezistorem (aktivace volby DIFF_TERM při nastavení logického standardu pinu), referenční napětí vstupů 𝑉𝑅𝐸𝐹 není vyžadováno [23]. Při návrhu zapojení sběrnice LVDS s výše uvedenými parametry ke vstupům FPGA je nutné respektovat jistá pravidla vedoucí k dodržení zadaných omezujících podmínek (user and timing constraints) [4]. Plánování spoje - rozmístění datových a hodinových linek by mělo probíhat při současném ověření splnění podmínek při překladu příslušné části designu FPGA. Základními podmínkami jsou připojení hodinových signálů do příslušného výhradního hodinového vstupu příslušného banku při současném připojení datových signálů do stejné poloviny banku. Ve výsledku je pak umístění všech vstupů v těsné blízkosti hodinových vstupů, ty se nacházení ve fyzickém středu hrany čipu.

6.2.3

Napájení FPGA

Požadavky na napájení jednotlivých bloků FPGA jsou shrnuty ve specifikaci DS162 [24], napájení pro I/O banky různých logických standardů pak ve specifikaci UG381 [23] a napájení transceiverů v UG386[5]. Z těchto specifikací byly vybrány informace relevantní a podstatné pro konkrétní zapojení. Obecně různé bloky FPGA vyžadují různé napájecí napětí např. pro jádro FPGA, I/O porty (banky), větve s nižším šumem/zvlněním nebo oddělení filtrem, např. bloky s PLL, vysokorychlostní transceivery. Použitý obvod Spartan 6 LXT vyžaduje napájecí napětí dle tab. 6.4, napájecí a referenční napětí pro doplňkové funkce označené jako 𝑉𝐹 𝑆 , 𝑉𝑅𝐸𝐹 a 𝑉𝐵𝐴𝑇 𝑇 nejsou využity. Poznámky: • 𝑉𝐶𝐶𝐴𝑈 𝑋 je možné volit buď 2,5 V (standardně) nebo 3,3 V za předpokladu shodného napětí s konfiguračním bankem. Tím je umožněno zjednodušit napájecí zdroje, pokud není 2,5 V použito pro jiný obvod. Negativním efektem je růst spotřeby a možné odchylky v parametrech jistých logických standardů (pokud jsou použity). • Obecně nejpřísnější požadavky na kvalitu napájení jsou vyžadovány specifikací GTP transceiverů, je doporučeno napájení všech jejich bloků z lineárního regulátoru. • Požadavek na vzájemnou sekvenci náběhu napájecích napětí není definován, akceptovatelná doba náběhu zdrojů je v rozsahu 0,2 až 50 ms.

57

Označení

Napětí (V)

Použití

𝑉𝐶𝐶𝐼𝑁 𝑇 𝑉𝐶𝐶𝐴𝑈 𝑋 𝑉𝐶𝐶𝑂

1, 2 ± 5% 2, 5 𝑛𝑒𝑏𝑜 3, 3 ± 5% 1, 2 𝑎ž 3, 3

Jádro FPGA. Konfigurace, interní funkcionalita. I/O banky.

𝑀 𝐺𝑇𝐴𝑉 𝐶𝐶 𝑀 𝐺𝑇𝐴𝑉 𝑇 𝑇 𝑀 𝐺𝑇𝐴𝑉 𝐶𝐶𝑃 𝐿𝐿 𝑀 𝐺𝑇𝐴𝑉 𝑇 𝑇 𝑅𝐶𝐴𝐿

1, 2 ± 5% 1, 2 ± 5% 1, 2 ± 5% 1, 2 ± 5%

GTP - analogové obvody. GTP - zakončovací napětí. GTP - PLL přijímače a vysílače. GTP - napětí pro kalibrační rezistor.

Tab. 6.4: Požadavky na napájecí zdroje pro Xilinx Spartan 6 LXT.

Proudové zatížení zdrojů Proudový odběr z jednotlivých větví je ovlivněn jednak velikostí napětí, teplotou, taktovací frekvencí, množstvím a typem výstupů, stupněm využitím logiky a dalších integrovaných funkčních bloků (PLL, DCM, DSP,...). Pro konkrétní obvod a podmínky lze nejlépe proudové zatížení stanovit pomocí nástroje Xilinx Power Estimator (XPE) pro konkrétní rodinu obvodů [25]. Jeho výstupem je kromě detailního přehledu proudového odběru jednotlivých bloků také funkce pro návrh chlazení. Pro tuto aplikaci je větev 𝑉𝐶𝐶𝐼𝑁 𝑇 dimenzována na maximální povolený proud obvodu, tedy 3 A. Současný odběr větví 𝑉𝐶𝐶𝑂 a 𝑉𝐶𝐶𝐴𝑈 𝑋 ze společného zdroje nepřekročí 0,5 A. Údaje o proudových požadavcích napájení GTP transceiverů vycházející z nástroje Xilinx Power Estimator jsou uvedeny v tab. 6.5. Jedná se o odhad nejhoršího případu odběru při napětí 1, 26 𝑉 , teplotě 50 ∘ 𝐶 a konfiguraci pro rozhraní XAUI s maximálním rozkmitem buzení linek.

Označení

Proudový odběr (mA)

𝑉𝐶𝐶𝐼𝑁 𝑇

206

𝑀 𝐺𝑇𝐴𝑉 𝐶𝐶 𝑀 𝐺𝑇𝐴𝑉 𝐶𝐶𝑃 𝐿𝐿 𝑀 𝐺𝑇𝐴𝑉 𝑇 𝑇 𝑇 𝑋 𝑀 𝐺𝑇𝐴𝑉 𝑇 𝑇 𝑅𝑋

176 179 193 55

∑︀

809

Tab. 6.5: Maximální proudový odběr GTP transceiverů z jednotlivých větví.

58

Filtrace napájecích větví Jelikož rychlé digitální obvody při své funkci odebírají a injektují do napájecích větví rušivý proud s velmi širokým spektrem, je nutné zajistit jeho kvalitní filtraci. To může být dosaženo pouze redukcí impedance napájecí větve pro co nejširší spektrum kmitočtů na co nejmenší hodnotu. Při návrhu filtrace je možné vycházet z doporučení výrobce a aplikačních poznámek [15], uvedené množství kondenzátorů daných typů pro danou napájecí větev je však pouze minimální pro zaručení funkčnosti. Pouhé navýšení jejich počtu ale nemusí vést k lepším výsledkům, proto je vhodné kritické napájecí větve blíže analyzovat. Obecnou požadovanou hodnotou impedance (nezávisle na kmitočtu) lze stanovit z přípustného zvlnění napětí a maximálního zvlnění odebíraného proudu. 𝑍𝑡𝑎𝑟𝑔𝑒𝑡 =

Δ𝑉 (Ω) Δ𝐼

(6.2)

Příklad pro napájení jádra FPGA: Impedance pro uvažované zvlnění napětí 3 % a zvlnění proudu 50 %, pokud napájecí napětí 𝑉𝐶𝐶𝐼𝑁 𝑇 = 1, 2 𝑉 a odebíraný proud je roven 3 A činí: 𝑍𝑡𝑎𝑟𝑔𝑒𝑡 =

36 𝑚𝑉 = 24 𝑚Ω. 1, 5 𝐴

(6.3)

Výsledek je hraniční impedancí, kterou by měla napájecí větev vykazovat v co nejširším kmitočtovém pásmu. Náhradní schéma napájecí větve FPGA pro simulaci Náhradní schéma napájecí větve dle [26] je na obr. 6.5, zahrnuje zjednodušený model napájecího zdroje (komponenty s indexem VRM), parazitní parametry filtračních kondenzátorů (𝐿𝑐 , 𝑅𝑐 , 𝐶𝑐 ) a jejich připojení (𝐿𝑚𝑛𝑡 ), odpor a rozprostřenou kapacitu napájecích vrstev DPS (𝑅𝑝 , 𝐶𝑝 ), odpor a indukčnost napájecích spojů (𝑅𝑠 , 𝐿𝑠 ) a prokovů (𝐿𝑣𝑖𝑎 , 𝑅𝑣𝑖𝑎 ). Modelem statického odběru FPGA může být impedance 𝑍𝐹 𝑃 𝐺𝐴 a dynamického odběru pak střídavý proudový zdroj 𝐼𝐹 𝑃 𝐺𝐴 . Pro celkovou analýzu napájecí větve bylo vyvinuto několik nástrojů, např. Altera Power Delivery Network (PDN) Tool [26]. Tento nástroj využívá právě výše uvedené schéma. Uvedený nástroj byl využit pro simulaci kmitočtově závislé hodnoty celkové impedance napájecí větve jádra FPGA navrhovaného zařízení, byly zadány reálné parametry, zejména parazitní vlastnosti odpovídající použitým kondenzátorům. Jejich výčet a vysvětlení je dostupné v podkapitole 6.4.1.

59

𝑅𝑣𝑟𝑚

𝐿𝑣𝑟𝑚

𝑅𝑠 𝐿𝑚𝑛𝑡1

𝐿𝑚𝑛𝑡𝑁

𝐿𝑐1

𝐿𝑐𝑁

𝐿𝑠

𝑅𝑣𝑖𝑎

𝐿𝑣𝑖𝑎

𝑅𝑝 𝑍𝐹 𝑃 𝐺𝐴

𝑉 𝑅𝑀 𝐶𝑐𝑁

𝐶𝑐1

𝑅𝑐1

𝐼𝐹 𝑃 𝐺𝐴

𝐶𝑝

𝑅𝑐𝑁

Obr. 6.5: Schéma napájecí větve jádra FPGA pro simulaci. Příklad s cílovou impedancí menší než 24 𝑚Ω je na obr. 6.6, použitý celkový počet a provedení kondenzátorů odpovídá legendě obrázku. Schéma filtrace napájecích větví FPGA je v příloze N a pro GTP transceivery spolu s jejich zapojením v příloze G. 1

10

47 uF C1210 (3x) 470 nF C0402 (10x) 4,7 uF C0603 (4x) Zplane Ztotal Zlimit

0

Impedance (Ω)

10

−1

10

−2

10

−3

10

3

10

4

10

5

10

6

10

Frekvence (Hz)

7

10

8

10

9

10

Obr. 6.6: Kmitočtový průběh závislosti impedance napájecí větve jádra FPGA.

Chlazení FPGA Jak lze odvodit z odhadu odběru FPGA z jednotlivých větví, celkové výkonové zatížení obvodu přesahuje možnosti chlazení samotného pouzdra vyzařováním a odvodem tepla do DPS. Při finální montáži bude doplněn pasivní chladič s tepelným odporem 6,9 K/W uchycený pomocí nanesené lepicí vrstvy, jelikož velká hustota spojů na DPS v okolí pouzdra nedovoluje jednoduše umístit montážní body (otvory pro šrouby, háčky).

60

6.2.4

Taktování FPGA

Struktura hodinových spojů určených pro taktování vnitřní logiky FPGA zahrnuje dedikované hodinové spoje globální, regionální a lokální, navíc řadu budičů a bloků pro úpravu hodinového kmitočtu - PLL (ekvivalent obvodů s PLL s VCO) a DCM (blok digitální úpravy hodinového signálu). Bloky PLL a DCM umožňují úpravu kmitočtu, střídy a fáze taktovacího signálu, v některých aplikacích tedy postačí využít pouze jeden externí hodinový signál, z něhož jsou následně syntetizovány různé hodinové signály pro různé hodinové domény. Vybrané obvody Spartan 6 ve variantách 100T a 150T obsahují celkem 12 DCM a 6 PLL sdružených vždy v CMT (2xDCM + 1xPLL). Navržená aplikace využívá jeden oscilátor o kmitočtu 100 MHz pro taktování logiky FPGA a dále replikovaný referenční hodinový kmitočet pro XAUI. Jedná se o oscilátor s diferenciálním výstupním standardem LVDS. Tento oscilátor je připojen na piny obvodu s I/O buňkou umožňující připojení do výhradního hodinového vstupu (označen jako GCLK), tento signál poté může být vstupem pro libovolný blok sdružený v CMT (Clock Management Tile). Taktování GTP pro XAUI Blokové schéma možností taktování bloku GTP Dual je v příloze C. Pomocí multiplexerů je vybrán právě jeden zdroj referenčního kmitočtu pro každé PLL, těmi jsou hodiny sousedního bloku GTP Dual, vlastní referenční vstupy, výstupy PLL v logice a globální hodinové signály z logiky. Nejlepším způsobem taktování, který nevede k nárůstu jitteru je externí hodinový signál přivedený přímo na jeden z páru dedikovaných referenčních hodinových vstupů každého transceiveru. Druhý, nevyužitý vstup je dle doporučení připojen přímo k zemnímu potenciálu (nebo lze ponechat nepřipojené). Shodný referenční kmitočet pro komunikační protokol XAUI využívají: • Oba bloky GTP Dual. • Obvod fyzické vrstvy PHY pro 10-Gigabit Ethernet. • Interní logika FPGA. Rozdvojení, odbočení ani jakékoliv jiné řazení vedoucí k připojení více vstupů na jeden výstup oscilátoru není dovoleno. Výstupní LVDS signál krystalového oscilátoru s kmitočtem 156,25 MHz je replikován opakovačem DS10BR254 (Texas Instruments) se čtyřmi výstupy. Opakovač umožňuje buzení dalších vstupů s diferenciálními logickými standardy (po přizpůsobení) LVDS, CML a LVPECL pro bitové rychlosti až 1,5 Gb/s. Parametry výstupního signálu jsou shodné se standardem LVDS, viz tab. 5.1.

61

Možná vazba s referenčními hodinovými vstupy je následující: • Globální hodinový vstup logiky FPGA: vstup konfigurován jako LVDS, není třeba zvláštní přizpůsobení. • Referenční hodinové vstupy GTP na obr. 6.7: úroveň signálu odpovídá, zakončovací impedance rovněž, liší se souhlasné stejnosměrné napětí. Je třeba provést střídavou vazbu sériovým kondenzátorem. • Referenční hodinový vstup PHY: shodný se vstupem GTP, rovněž vyžaduje použití 100 nF vazebních kondenzátorů pro oddělení různých souhlasných stejnosměrných napětí.

MGTREFCLKP

to GTP Dedicated REFCLK Clock Routing

50 Ω 2 MGTAVCC 3 50 Ω

MGTREFCLKN

Parametr

Min.

Typ.

Max.

Frekvence (MHz) Doba hrany (ps) Střída (%) Rozkmit (mV) Souhlasné U (V)

60 45 200 -

200 50 1200 0,8

160 55 2000 -

Obr. 6.7: Referenční hodinový vstup GTP Tab. 6.6: Parametry hodinového signálu [5]. pro GTP [5]. Pro komunikační protokol XAUI je nastavení PLL dáno dle tab. 6.7: Standard

Linková rychlost

Kmitočet PLL

Referenční kmitočet

Děličky PLL

-

(Gb/s)

(GHz)

(MHz)

N1

N2

D

M

XAUI

3,125

1,5625

156,25

5

2

1

1

Tab. 6.7: Nastavení PLL pro XAUI [5]. PLL transceiverů pracuje na kmitočtu daném referenčním kmitočtem a nastavením děliček (6.4) a výsledná bitová rychlost linky je jeho dvojnásobkem (6.5) [5]. 𝑓𝑃 𝐿𝐿𝐶𝑙𝑘𝑜𝑢𝑡 = 𝑓𝑃 𝐿𝐿𝐶𝑙𝑘𝑖𝑛

𝑁1 𝑁2 = 1, 5625 𝐺𝐻𝑧 𝑀

(6.4)

2 𝑓𝑃 𝐿𝐿𝐶𝑙𝑘𝑜𝑢𝑡 = 3, 125 𝐺𝑏/𝑠 (6.5) 𝐷 Parametry referenčního 156,25 MHz oscilátoru jsou: diferenciální výstup LVDS, použitá technologie MEMS, pouzdro o velikosti 3,2 x 2,5 mm, stabilita výstupního kmitočtu je ± 25 𝑝𝑝𝑚, napájecí napětí v rozsahu 2,5 až 3,6 V. Parametry použitého 100 MHz oscilátoru jsou shodné, neboť je využit typ ze shodné produktové řady [27]. 𝑓𝐿𝑖𝑛𝑒𝑅𝑎𝑡𝑒 =

Dokumentace k PHY [3] udává požadavek na stabilitu kmitočtu pod ±100 𝑝𝑝𝑚 a střídu 40 - 60 %, pro GTP pak střídu 45 - 55 %.

62

6.3

10-Gigabit Ethernet

Jako příklad obvodu PHY pro 10-Gigabit Ethernet v kap. 4 byl uveden stručný popis funkce vybraného obvodu. Následující kapitola popisuje integraci tohoto obvodu - zapojení datových a konfiguračních rozhraní a dalších nezbytných externích komponent. Schéma zapojení je v příloze H.

6.3.1

Zapojení rozhraní obvodu PHY VSC8486

Vybraný obvod PHY disponuje následujícími rozhraními: • XAUI. – Připojení k MAC v FPGA skrze vysokorychlostní transceivery, viz kap. 4.2.3. • SFP+ transceiver. – XFI - duplexní sériové 10 Gbit/s rozhraní pro transceiver fyzického média. – Management SFP+ transceiveru. • Konfigurace a řízení. – MDIO - sériové rozhraní pro přístup ke konfiguračním a stavovým registrům. – Další řídící a stavové signály PHY. • JTAG. – Testovací účely. XAUI Parametry a funkce rozhraní XAUI jsou popsány v kapitole 4.2.3, zjednodušená pravidla pro realizaci spoje FPGA - PHY jsou: Provedení vedení s konstantní impedancí 100 Ω, střídavě vázané keramickými kondenzátory s kapacitou 100 nF v miniaturním provedení. Maximální povolené zpoždění mezi vodiči v diferenciálním páru činí 3 ps, tedy cca 0,5 mm fyzické délky, zpoždění mezi jednotlivými linkami je vyrovnáváno až do zpoždění cca 12 ns, tedy více než 37 bitových period na fyzické délce teoreticky až 2 m (které však XAUI nedosahuje). SFP+, XFI Popis signálů, vlastností a zapojení konektoru SFP+ je proveden v následující podkapitole. Dva vysokorychlostní diferenciální páry rozhraní XFI jsou vstupem (RXD) a výstupem (TXD) obvodu PHY, jejich fyzickému zapojení na DPS je třeba věnovat maximální pozornost. Rozhraní Two-Wire (odpovídající 𝐼 2 𝐶) obvodu PHY je určeno pro připojení k 𝐼 2 𝐶 sběrnici SFP+ transceiveru, k rozhraní je možno přistupovat přes registry MDIO v PHY. Pro danou aplikaci však bylo zvoleno připojení k pinům FPGA pro případný přímý přístup.

63

Sběrnice vyžaduje externí PU rezistory v řádu jednotek 𝑘Ω připojené ke sdílenému napájecímu napětí I/O pinů, jelikož vstupy a výstupy jsou realizovány s otevřeným kolektorem, tento fakt dále platí také pro všechny stavové signály SFP+ transceiveru. Tyto jsou připojeny k funkčně příslušným pinům PHY. Schéma zapojení konektoru pro SFP+ a obvodu PHY, včetně filtru pro napájecí větve, jež je specifikován v [28], je v příloze H. SFP+ moduly nedosahují integrované indikační LED diody, ty jsou doplněny na spodní straně DPS pod konektorem a ovládány signálem z FPGA. MDIO, stavové signály Logická úroveň stavových a ovládacích signálů PHY je shodná s I/O FPGA, jelikož sdílejí napájecí napětí (3,3 V), pokud je vyžadován externí PU/PD rezistor, je připojen. Dvě LED diody připojené k výstupům s otevřeným kolektorem RX ALARM a TX ALARM, jež mohou být konfigurované jako indikace příslušné chyby, indikace stavu linky a její aktivity nebo jako obecný, přes MDIO nastavitelný výstup. MDIO sběrnice odpovídá obvyklé konfiguraci, hodinový signál MDC je výstupem FPGA, obousměrný datový vodič MDIO vyžaduje externí PU rezistor. JTAG Rozhraní pro testování obvodu, umožňuje přístup k pinům obvodu (s výjimkou některých analogových a vysokorychlostních digitálních). Pro danou aplikaci nebude využito, pak je možné ponechat příslušné piny (TCK, TMS, TDI, TDO, TRSTB) nepřipojené.

6.3.2

Taktování

Obvod VSC8486-11 může pracovat v odlišných módech: LAN (Local Area Network), SAN (Storage Area Network) a WAN (Wide Area Network) při použití podvrstvy WIS. Použití pro LAN vyžaduje nejméně komplikované schéma taktování, naopak pro WAN mód je třeba realizovat externí PLL pro potlačení jitteru zdroje referenčních hodin. Daná aplikace vyžaduje referenční hodinový signál o kmitočtu 156,25 MHz připojený k pinům REFCLKP/N, jehož zdrojem je krystalový oscilátor s výstupem sdíleným s GTP transceivery pro XAUI, viz kap. 6.2.4. Další vstupy WREFCLKP/N a VREFCLKP/N zůstávají nevyužité a nepřipojené. Rovněž dva výstupy signálu s kmitočtem rovným 1/64 bitové rychlosti linky (sloužící pro taktování XFP modulů) nejsou využity.

6.3.3

Filtrace napájení

V příloze O je vyobrazeno schéma filtrace napájecích větví PHY, zapojení odpovídá předpisu v aplikačních poznámkách [29]. Napájecí piny pro vysokorychlostní přijímač, vysílač a analogové obvody jsou odděleny filtrem s feritovým čipem, viz kap. 6.4.3.

64

6.3.4

Modul SFP+, konektor

Transceivery typu SFP+ (Small Form Factor Pluggable), odpojitelné za provozu, umožňují duplexní přenos na optických linkách s bitovou rychlostí 10 Gb/s a vyšší. Jsou určeny pro vkládání do normalizovaných klecí s konektorem, typický transceiver pro optická vlákna je na obr. 6.8. Volba vlastního fyzického média je dána typem transceiveru, ve formátu SFP+ jsou dostupné jak technologie pro vícevidová, tak i jednovidová vlákna s různými vlnovými délkami pro různé dosažitelné přenosové vzdálenosti. Vnitřní blokové schéma optického transceiveru je na obr. 6.9, pro vysílací část je k datovému vstupu vedením o impedanci 100 Ω připojen střídavě vázaný budič laserové diody s následným blokem zavádějícím emitované záření do vlákna. Přijímací část obsahuje detekční PIN diodu a zesilovač, datový výstup je rovněž střídavě vázaný k diferenciálnímu vedení. EEPROM pamět připojená k rozhraní 𝐼 2 𝐶 obsahuje informace o typu a parametrech vloženého transceiveru. Dle specifikace je maximální odběr proudu SFP+ transceiveru 1 A, napájecí napětí má hodnotu 3,3 V. Popis signálů na pinech konektoru je v tab. 6.8 [28].

I2C

20 PIN CONNECTOR

Rate Select

MANAGEMENT IC

TD

TX DIS TX FAULT

LASER DRIVER

TOSA

LINEAR

ROSA

FIBER

100 Ω

LOS 100 Ω

AMPLIFIER

RD

Obr. 6.8: Fotografie SFP+ modulu [30].

Obr. 6.9: Blokové schéma opt. modulu [28].

Č.

Označení

Funkce

Č.

Označení

Funkce

1,17,20 3 5 7 9,10 12 15 18

VeeT TX Disable MOD-DEF1 Rate Select VeeR RDVccR TD+

Zem vysílače. Vypnutí vysílače. 𝐼 2 𝐶 hodiny (SCL). Volba šířky pásma. Zem přijímače. Výstup přijímače. Napájení přijímače. Vstup vysílače.

2 4 6 8 11,14 13 16 19

TX Fault MOD-DEF2 MOD-DEF0 LOS VeeR RD+ VccT TD-

Chyba vysílače. 𝐼 2 𝐶 data (SDA). Obsazení klece. Ztráta signálu. Zem přijímače. Výstup přijímače. Napájení vysílače. Vstup vysílače.

Tab. 6.8: Funkce a pozice pinů konektoru pro SFP+ transceiver [31].

65

6.4

Návrh napájecích zdrojů

Požadované parametry regulátorů jednotlivých větví vychází z požadavků hlavních komponent v předcházejících podkapitolách. Blokové schéma na obr. 6.10 zobrazuje koncepci napájení zařízení - regulátory, jejich vzájemné propojení, velikost jejich výstupního napětí, maximální povolený proudový odběr a zvýrazněný odkaz na větev ve schématu, kterou napájí. Schéma zapojení je v příloze M, v následujících podkapitolách je provedena stručná charakteristika a návrh zapojení jednotlivých regulátorů. Jsou uvedeny nejdůležitější souvislosti a příklady podstatných simulací. Při návrhu napájecích zdrojů řešeného projektu byl kladen důraz na dosažení příznivého kompromisu mezi obvyklými požadavky na: • • • • •

Kvalitu napájecích větví - např. zvlnění, šum, odezva na skokovou změnu proudu. Účinnost - požadavek na omezení ztrátového výkonu. Elektromagnetická kompatibilita - vyzařování, interference. Návrh - požadavky na externí součástky, plocha řešení na DPS, unifikace regulátorů. Výrobní a servisní důvody - náklady, oživení, spolehlivost, opravitelnost.

Následující blokové schéma zobrazuje řazení regulátorů odpovídající stanoveným požadavkům, tedy pro obvody citlivé na šum a zvlnění napájecího napětí (transceivery, obvody SDI vstupů, obvod PHY) napájení z lineárního regulátoru s předřazeným spínaným měničem a vloženým 𝜋-filtrem. Větve méně citlivé na kvalitu napájení jsou napájeny přímo ze spínaného měniče. + 1,2 V CORE

+5 V

Vstup + ochrana 12,0 V

LDO TLV70450 5,0 V 150mA

Step-Down LMZ10504TZ 1,2 V 4A + 1,2 V

+3,3 V

Step-Down LMZ22003TZ 3,3 V 3A

Step-Down LMZ10504TZ 1,4 V 4A +2,5 V

Step-Down LMZ22003TZ 3,5 V 3A

LDO TPS74901RGW 2,5 V 3A +3,3 V SDI

LDO TPS74901RGW 3,3 V 3A

Obr. 6.10: Blokové schéma napájení zařízení.

66

LDO TPS74901RGW 1,2 V 3A

V tab. 6.9 jsou pro danou větev (regulátor) shrnuty komponenty jež napájí a přibližné celkové proudové zatížení. Napájecí větev +5V + 3,3 V + 3,5 V + 1,4 V + 1,2 V + 1,2 V CORE + 2,5 V + 3,3 V SDI

Proud 0,1 3 2,2 2 2 3 0,7 1,5

A A A A A A A A

Využití A/D převodník, reference pro lineární regulátory. I/O a AUX FPGA, modul SFP+, další regulátory. Předřadný regulátor pro LDO. Předřadný regulátor pro LDO. Napájení GTP transceiverů a obvodu PHY. Jádro FPGA. Napájení deserializéru SDI (LVDS). Napájení ekvalizéru a deserializéru SDI.

Tab. 6.9: Využití jednotlivých napájecích větví (dle označení v blokovém schématu).

6.4.1

Spínané regulátory

Jako spínané měniče byly zvoleny obvody řady LMZ výrobce Texas Instruments, konkrétně regulátory LMZ22003 pro konverzi napájecího napětí 12 V a regulátory LMZ10504 pro konverzi 3,3 V větve na napětí pro jádra logických obvodů. Obvody této řady se funkčně v detailech liší, avšak klíčové vlastnosti a postup návrhu je víceméně shodný, proto postačí uvést detailní návrh pouze pro regulátor LMZ22003 a zásadní odlišnosti pro regulátor LMZ10504. Charakteristika obou regulátorů a postup návrhu byl převzat z datasheetů [32] a [33]. Hlavním rysem obvodů LMZ je integrace maximálního množství komponent hlavní proudové smyčky, zejména výkonové tranzistory (ve funkci spínače a diody), integrovaný stíněný induktor a vstupní kondenzátor v těsné blízkosti spínačů, vedoucí ke zjednodušení návrhu, redukci EMI (plocha proudové smyčky je minimalizovaná) a rozměrů výsledného zapojení. Návrh regulátorů s obvody řady LMZ poté sestává z následujících kroků: • Stanovení požadavků na velikost a zvlnění vstupního a výstupního napětí. • Výpočet zpětnovazebního děliče. • Výpočet kompenzačního obvodu zpětnovazebního děliče (pro LMZ10504). • Výpočet vstupních (Cin) a výstupních kapacit (Co), výběr typu kondenzátorů. • Odhad velikosti ztrátového výkonu, návrh chlazení. • Využití doplňkové (nepovinné) funkcionality. – povolovací vstup, ochrana před nízkým vstupním napětím (UVLO). – soft-start, synchronizace spínacího kmitočtu, sledování napětí dalšího zdroje.

67

Vnitřní blokové schéma regulátoru LMZ22003 je na obr. 6.11, uvnitř pouzdra jsou naznačeny integrované a vně další nezbytné externí komponenty, které jsou předmětem návrhu. Funkčně se tento typ nijak nevymyká obecné koncepci neizolovaného synchronního snižujícího měniče (topologie Buck).

Linear Regulator

2M

1

VIN

3

3

CIN EN

CBST

CINint

1

SYNC

CSS

2

800 kHz PWM

SS/TRK

3.3 uH VOUT

VREF 3

RFBT

CO

FB 1

2

Comp RFBB AGND

Regulator IC

EP/ PGND

Internal Passives

Obr. 6.11: Vnitřní blokové schéma regulátoru LMZ22003 [32]. Předmětem návrhu jsou externí součástky regulátoru LMZ22003 pro dané parametry: • Nominální vstupní napětí 𝑉𝑖𝑛 = 12 V, funkční rozsah 8 až 18 V. • Výstupní napětí 3,3 V se zvlněním Δ 𝑉𝑜 < 20 𝑚𝑉𝑝−𝑝 . • Výstupní proud 𝐼𝑜 = 3 A. • Doba náběhu (soft-start) 10 - 20 ms, bez synchronizace spínacího kmitočtu.

Ošetření vstupu Enable Dokumentace uvádí, že v případě nevyužití funkce zamezující sepnutí měniče při nízkém vstupním napětí je možné ponechat vnější vstup Enable nepřipojený. Přítomnost integrovaného PU rezistoru zajistí sepnutí při vstupním napětí cca 4,3 V. Pro danou aplikaci je vhodné posunout tento práh blíže k nominálnímu napájecímu napětí (12 V), jelikož výrazně nižší hodnota přímo indikuje závadu síťového napájecího zdroje a regulátor by poté byl neúměrně zatížen. Typická prahová hodnota aktivace regulátoru při řízení vstupem Enable je 1,279 V. Doporučený způsob nastavení prahu aktivace je odporový dělič napětí připojený ke vstupnímu napětí regulátoru a zemnímu potenciálu, s odbočkou připojenou ke vstupu Enable. Dalším sériovým rezistorem je možné nastavit i hysterezi pro nastavení odlišného prahu sepnutí/vypnutí pro zvyšování/snižování napětí.

68

Vztah pro poměr rezistorů děliče 𝑅𝑒𝑛𝑡 𝑎 𝑅𝑒𝑛𝑏 je roven: 𝑅𝑒𝑛𝑡 𝑉𝑖𝑛𝑈 𝑉 𝐿𝑂 = − 1 (−), (6.6) 𝑅𝑒𝑛𝑏 1, 279 𝑉 tedy pro vstupní napětí 7 V je dělicí poměr přibližně 5:1, jelikož se nejedná o kritické místo návrhu, jsou zvoleny hodnoty rezistorů již použité (kvůli redukci počtu různých součástek), tedy 𝑅𝑒𝑛𝑡 = 4, 7 𝑘Ω, 𝑅𝑒𝑛𝑏 = 1, 07 𝑘Ω. Přesná hodnota vstupního napětí pro aktivaci regulátoru je tedy: (︂

𝑉𝑖𝑛𝑈 𝑉 𝐿𝑂 = 1, 279

𝑅𝑒𝑛𝑡 𝑅𝑒𝑛𝑏

)︂

+ 1 = 6, 89 𝑉.

(6.7)

Maximální povolené napětí na pinu Enable je 5,5 V, v případě dělicího poměru 4,3925 by ovšem muselo vstupní napětí překročit hodnotu 24 V. Vstup je ale chráněn transilem chránícím proti překročení napětí 18 V, další ochrana tohoto pinu tedy není nutná. Nastavení výstupního napětí Pro nastavení požadovaného výstupního napětí je použit zpětnovazební dělič připojený na výstupní napětí a zemní potenciál, jehož odbočka je připojena na pin zpětné vazby FB. Regulace udržuje výstupní napětí na takové hodnotě, aby podíl napětí na pinu FB měl konstantní hodnotu cca 0,8 V. Použitelný rozsah nastavení výstupního napětí je od 0,8 do 6 V. Výstupní napětí je dáno vztahem: (︃

𝑉𝑜 = 0, 796

𝑅𝑓 𝑏𝑡 1+ 𝑅𝑓 𝑏𝑏

)︃

(𝑉 ).

(6.8)

Dělicí poměr rezistorů je odvozen jako: 𝑅𝑓 𝑏𝑡 𝑉𝑜 3.3 = − 1 = − 1 = 3, 1457. 𝑅𝑓 𝑏𝑏 0, 796 0, 796

(6.9)

Dokumentace udává, že velikost rezistorů by měla být volena v rozsahu 1 − 10 𝑘Ω . Je 𝑅 𝑏𝑡 zvoleno 𝑅𝑓 𝑏𝑏 = 1, 07 𝑘Ω, dle poměru 𝑅𝑓𝑓 𝑏𝑏 výsledek vede na hodnotu 𝑅𝑓 𝑏𝑡 = 3, 3659 𝑘Ω, zvolen byl rezistor s hodnotou odporu 3, 32 𝑘Ω . Kompenzační obvod Regulátor LMZ10504 vyžaduje k rezistoru 𝑅𝑓 𝑏𝑡 zpětnovazebního děliče doplnění sériového RC obvodu pro kompenzaci - úpravu charakteristiky regulačního obvodu. V katalogu [33] je dostupná tabulka pro výběr konkrétních hodnot kompenzačního zapojení. Soft-start Doba náběhu 𝑡𝑠𝑠 je dána následujícím vztahem (6.10). Zvolená kapacita 𝐶𝑠𝑠 = 1 𝜇𝐹 , pak je doba náběhu rovna cca 16 ms: 𝑡𝑠𝑠 = 𝑉𝑟𝑒𝑓

𝐶𝑠𝑠 1 𝜇𝐹 = 0, 796 = 0, 0159 𝑠. 𝐼𝑠𝑠 50 𝜇𝐴

69

(6.10)

Kondenzátor na výstupu Kondenzátor ve výstupním obvodu měniče typu Buck je kritickou součástí, jeho smyslem je potlačení střídavých složek výstupního proudu s velmi širokým spektrem. Jeho celková impedance tedy musí ve velmi širokém kmitočtovém pásmu vykazovat co nejmenší hodnotu. Často tento požadavek nelze pokrýt jedním typem a je nutné tuto kapacitu realizovat paralelním spojením různých typů kondenzátorů s různými parametry. Obecně přibližně platí, že impedance větších (fyzická velikost i hodnota kapacity) kondenzátorů je nízká v oblasti nízkých kmitočtů a vysoká pro nejvyšší kmitočty, naopak kondenzátory v nejmenších pouzdrech (např. C0402) s nejkvalitnějšími dielektriky mají minimum impedance a rezonanční frekvenci posunuté směrem k vysokým frekvencím díky malým ztrátovým parametrům. V aplikacích spínaných měničů jsou nejdůležitějšími uvažovanými parametry: • Kapacita (C). • Ekvivalentní sériový odpor (ESR) a indukčnost (ESL) a tedy kmitočtový průběh impedance. • Povolená amplituda střídavé složky zvlnění proudu (Ripple current), rezerva napětí. U jistých typů méně kvalitních dielektrik je třeba ověřit kmitočtovou, napěťovou a teplotní závislost hodnoty kapacity a dalších parametrů. Jednotlivé závislosti ilustruje rozšířený model reálného kondenzátoru na obr. 6.12 [34].

𝐸𝑆𝑅(𝑡,𝑓,𝑈 ) 𝑅𝑝𝑎𝑟 𝑅𝑙𝑒𝑎𝑘(𝑈 )

𝐸𝑆𝐿

𝐶𝑝𝑎𝑟 𝐶(𝑡,𝑈 )

Obr. 6.12: Náhradní model kondenzátoru vč. parazitních parametrů. Na obr. 6.13 je ve společném grafu zachycen průběh impedance různých typů keramických kondenzátorů (kapacita, pouzdro, dielektrikum) pro filtraci v nejvyšším kmitočtovém pásmu. Speciálním typem je kondenzátor s obrácenou geometrií, tedy kontakty na delší hraně. Jeho impedance na nejvyšších kmitočtech má nižší hodnotu. Jako příklad další moderní technologie může být uveden také kondenzátor v provedení X2Y se čtyřmi kontakty, jehož impedance má v oblasti nejvyšších kmitočtů příznivější průběh, než u běžných vícevrstvých keramických. Velká výhoda těchto dvou typů je redukce ekvivalentní sériové indukčnosti a indukčnosti připojení do obvodu, jejíž vliv je obecně značný [35].

70

Například hodnota ESL níže uvedeného kondenzátoru v pouzdře C0402 je 280 pH [36], přičemž indukčnost připojení do napájecích vrstev DPS dvěma 0,5 mm dlouhými prokovy v těsné blizkosti plošek kondenzátorů má hodnotu přibližně 1 nH [35]. 100 nF C0402 X7R 10 µF C0603 X7R 470 pF C402 C0G 100 nF C0402 X7R REV. GEOMETRIE

Impedance (Ω)

101

10 0 −1 10 −2 10 10

4

10

5

10

6

107 Frekvence (Hz)

10

8

10

9

10

10

Obr. 6.13: Impedance vybraných typů keramických kondenzátorů [36]. Doporučení výrobce pro dosažení nejlepších parametrů je kombinace elektrolytického kondenzátoru z polymerů s pevným dielektrikem s kapacitou 𝐶 = 220 𝜇𝐹 , 𝐸𝑆𝑅 = 7 𝑚Ω a keramického kondenzátoru s kapacitou 𝐶 = 100 𝜇𝐹 s dielektrikem X5R, oba pro napětí 𝑈𝐷𝐶 = 6, 3 𝑉 . Tento požadavek vč. konkrétního typu kondenzátorů byl při návrhu dodržen, navíc je v těsné blízkosti výstupních pinů měniče osazen 100 𝑛𝐹 kondenzátor v pouzdře C0402 pro redukci impedance pro nejvyšší kmitočty. Pro regulátory následované dalším stabilizátorem nebo velkou celkovou kapacitou osazenou dále na DPS (jádro FPGA) viz schéma v příloze M, byl keramický kondenzátor 100 𝜇𝐹 nahrazen typem s menší kapacitou v menším pouzdře. Zvlnění výstupního napětí je složeným průběhem vznikajícím průtokem zvlněného proudu induktorem přes reaktanci a úbytky na ztrátových parametrech ESR a ESL kondenzátoru, je dáno vztahem [37]: (︂

Δ𝑉𝑂𝑅𝑃 𝐿 =

Δ𝐼𝐿 8𝐶𝑂 𝑓𝑆𝑊 + 𝐸𝑆𝑅

)︂

+ 𝐸𝑆𝐿

𝑉𝐼𝑁 (𝑉𝑝−𝑝 ), 𝐿

(6.11)

kde 𝑉𝐼𝑁 (𝑉 ) - maximální vstupní napětí, Δ𝐼𝐿 (𝐴) - zvlnění proudu výstupního obvodu, 𝐶𝑂 (𝐹 ) - kapacita kondenzátoru na výstupu, 𝐿 (𝐻) - indukčnost cívky výstupního obvodu, 𝑓𝑆𝑊 (𝐻𝑧) - spínací frekvence měniče, 𝐸𝑆𝑅 (Ω) a 𝐸𝑆𝐿 (𝐻) kondenzátoru na výstupu. V současnosti spínací kmitočty měničů nabývají hodnot jednotek MHz a lze, při obsazení relativně malé plochy na DPS, realizovat kapacity řádu stovek 𝜇𝐹 , pak reaktivní složka nabývá hodnot desetin 𝑚Ω. Většina zvlnění pak vzniká na ztrátových parametrech kondenzátorů (ESR a ESL) a indukčnostech spojů. Použití předepsaných typů kondenzátorů zajistí dosažení stanoveného celkového zvlnění napětí s výraznou rezervou pod 20 mV.

71

Vstupní kondenzátor Pro filtraci zvlnění vstupního proudu je nezbytně nutné k integrovanému kondenzátoru doplnit další externí. Požadavkem je filtrace v co nejšiřším kmitočtovém pásmu pro redukci vyzařovaní celého napájecí spoje. Řada kondenzátorů na vstupu, dle doporučení výrobce sestává z keramických typů o kapacitách 22 𝜇𝐹 , 4, 7 𝜇𝐹 a 100 𝑛𝐹 v těsné blízkosti pouzdra a společného elektrolytického kondenzátoru o kapacitě 470 𝜇𝐹 na společném vstupu všech regulátorů. Kondenzátory jsou určeny pro napětí minimálně 25 V. Chlazení Vzhledem k vysoké účinnosti a masivnímu pouzdru s rozměrnou termální ploškou je ve většině aplikací těchto měničů odvod tepla plošným spojem dostatečný. V místě termální plošky obsahuje plošný spoj hustě rozmístěné prokovené otvory pro odvod tepla do dalších vodivých vrstev a těmi dále do okolí. Navržené komponenty pro spínané regulátory V tabulce 6.10 je shrnut návrh hodnot externích součástek všech čtyř spínaných regulátorů obou typů: Parametr

LMZ22003 3,3 V

3,5 V

LMZ10504 1,2 V

1,4 V

Vin

12 V

12 V

3,3 V

3,3 V

Vo

3,3 V

3,5 V

1,2 V

1,4 V

Δ𝑉 𝑂 (𝑚𝑉𝑝−𝑝 )

20

20

20

20

𝐶𝑖𝑛 (𝜇𝐹 ); ESR (𝑚Ω)

22; 4 4,7; 5 0,1; 3

22; 4 4,7; 5 0,1; 3

47; 4 4,7; 5 0,1; 3

47; 4 4,7; 5 0,1; 3

𝐶𝑜𝑢𝑡 (𝜇𝐹 ); ESR (𝑚Ω)

220; 7 100; 5 0,1; 3

220; 7 100; 5 0,1; 3

220; 7 4,7; 5 0,1; 3

220; 7 4,7; 5 0,1; 3

𝐶𝑠𝑠 (𝑛𝐹 )

1000

1000

1

1

𝑅𝑓 𝑏𝑡 ; 𝑅𝑓 𝑏𝑏 (𝑘Ω)

3,32; 1,07

3,65; 1,07

18; 36

24; 30,9

𝑅𝑒𝑛𝑡 ; 𝑅𝑒𝑛𝑏 (𝑘Ω)

4,7; 1,07

4,7; 1,07

-

-

𝑅𝑐𝑜𝑚𝑝 (𝑘Ω); 𝐶𝑐𝑜𝑚𝑝 (𝑝𝐹 )

-

-

1,5; 1500

2,2; 680

𝜂( 𝐼𝑂𝑈 𝑇 = 3 𝐴) (%)

85

86

87

89

Tab. 6.10: Shrnutí navržených externích součástek spínaných regulátorů. Pozn.: Uvedené hodnoty ESR jsou odečtené z katalogu pro kmitočet v pásmu jednotek MHz.

72

6.4.2

Lineární regulátory

PSRR (dB)

Obvod TPS74901 (Texas Instruments) [38] je nastavitelný lineární regulátor napětí s nízkým úbytkem a nízkým šumem výstupního napětí. Dosahuje mimořádně nízké hodnoty minimálního úbytku, typicky pouze 120 mV při proudovém odběru 3 A, za předpokladu aplikace externího referenčního napětí. Díky čemuž lze výrazně redukovat výkonovou ztrátu na regulátoru. Druhou výhodnou vlastností je vysoké potlačení rušení vstupního napětí (PSRR) ve frekvenčním pásmu odpovídajícímu spínacímu kmitočtu předřazených spínaných regulátorů. V grafu z katalogu na obr. 6.14 je červeně vyznačená část příslušné charakteristiky. Další podstatná závislost na velikosti úbytku v katalogu pro toto frekvenční pásmo ale chybí. 70 60 50 40 30 20 VIN =1.8V VOUT =1.2V 10 C SS =1nF 0 10 100

IOUT =100mA IOUT =500mA

IOUT =1500mA

IOUT =300mA

1k 10k 100k Frekvence (Hz)

1M 10M

Obr. 6.14: PSRR napájení LDO v závislosti na kmitočtu a proudu [38]. Interní blokové schéma LDO je na obr. 6.15. OUT

Current Limit

IN

BIAS

VOUT

UVLO Thermal Limit

0.44mA

R1

SS CSS Soft-Start Discharge

0.8V Reference

FB PG

EN

Hysteresis and Deglitch

R2

0.9´ VREF

GND

Obr. 6.15: Vnitřní blokové schéma LDO TPS74901 [38]. Návrh externích komponent obvodu regulátoru spočívá v nastavení výstupního napětí pomocí zpětnovazebního děliče z rezistorů 𝑅1 𝑎 𝑅2 . Referenční napětí 𝑉𝑟𝑒𝑓 = 0, 8 𝑉 , vztah pro výpočet výstupního napětí je: (︂

𝑉𝑜𝑢𝑡 = 𝑉𝑟𝑒𝑓

1+

73

𝑅1 𝑅2

)︂

(𝑉 ).

(6.12)

Vypočítané hodnoty rezistorů pro požadovaná napětí jsou v tab. 6.11. Typická udávaná přesnost nastavení je ± 0, 5 % (nezahrnuje toleranci a TKR rezistorů zpětnovazebního děliče). Zadané napětí (V)

𝑅1 (𝑘Ω)

𝑅2 (𝑘Ω)

1,2

2,49

4,99

2,5

3,57

1,69

3,3

3,57

1,15

Tab. 6.11: Nastavení výstupního napětí nízkoúbytkových regulátorů. Dalšími nutnými součástkami jsou pouze filtrační kondenzátory v blízkosti vstupních a výstupních pinů. Z pohledu stability nejsou, mimo požadavku na minimální kapacitu specifikovány žádné další požadavky. Vyšší celková hodnota kapacity vede k příznivější odezvě výstupního napětí na změnu zátěže [38]. Navržená aplikace funkcí soft-start nebo výstupu s otevřeným kolektorem pro indikaci stavu výstupního napětí (Power Good) nevyužívá. Výkonové zatížení Díky efektivní koncepci napájecích větví a funkci i při nízkém úbytku napětí na regulátoru, je vypočítaná výkonová ztráta regulátoru pro větev 1,2 V 350 mW, pro 2,5 V 500 mW a pro větev 3,3 V 300 mW. Přestože pouzdro zvoleného LDO je miniaturní, dosahuje dostatečných parametrů při odvodu tepelného výkonu z čipu, ten je dále veden a rozptýlen vícevrstvým plošným spojem. Spektrální čistota výstupního napětí Vzhledem k vysokému potlačení vysokofrekvenčního zvlnění na výstupu a dále popsanému předřazenému doplnopropustnému filtru redukujícímu vysokofrekvenční rušení lze předpokládat vysokou spektrální čistotu výstupního napětí. Vlastní výstupní šumové napětí je specifikováno pro pásmo 100 Hz - 100 kHz jako součin výstupního napětí a konstanty 25 𝜇𝑉𝑅𝑀 𝑆 , tedy pro navrhovanou aplikaci cca 30 − 83 𝜇𝑉𝑅𝑀 𝑆 . Společně s průnikem dalších rušení do výstupní větve je očekávaná amplituda šumu/zvlnění větve s LDO, v případě, že by napájela pouze rezistivní zátěž, maximálně několik jednotek mV.

6.4.3

Simulace spínaných měničů, filtr s feritovým čipem

Napájecí větve některých obvodů a LDO jsou od předřazených spínaných regulátorů dále odděleny dolnopropustným filtrem koncepce 𝜋-článek, jako podélný prvek je použit feritový čip. Feritové čipy vykazují vysokou impedanci v řádu desítek až stovek Ω s rezistivním a dále induktivním charakterem v oblasti desítek až stovek MHz a zároveň jejich stejnosměrný odpor je minimální. Tato vlastnost je výhodná právě pro izolaci vysokofrekvenčních rušivých složek v napájecích větvích.

74

Byl zvolen feritový čip TDK MPZ2012S101A [39] v pouzdru velikosti 0805, s impedancí 100 Ω při kmitočtu 100 MHz, stejnosměrným odporem 20 𝑚Ω a maximálním proudem 4 A. Výsledek provedené simulace frekvenčně závislého útlumu kompletního filtru s jeho modelem [40] a modely kondenzátorů se ztrátovými parametry je v grafu na obr. 6.16, reálný útlum ovšem klesne v závislosti na velikosti indukčnosti napájecích spojů. Rušivé složky do napájecích obvodů budou v omezené míře pronikat i jinou vazbou.

Útlum (dB)

80 60 40 20 0 0 10

1

10

2

10

3

10

4

10 Frekvence (Hz)

5

6

10

10

7

8

10

10

Obr. 6.16: Vložný útlum Pi filtru s feritovým čipem. Následující výstupy simulací spínaného měniče LMZ10504 s výše popsaným doplnopropustným filtrem na výstupu popisují parametry výstupního napětí, jeho zvlnění a spektrální skladbu. Simulované zapojení reprezentuje co nejpřesněji skutečně navržené zapojení těchto zdrojů. Časový průběh zvlnění napětí zdroje 1,4 V na obr. 6.17 zachycuje dvě křivky, červená křivka zachycuje výstupní napětí spínaného měniče, zde má špičkové zvlnění hodnotu cca 5 mV, modrá křivka reprezentuje napětí za vloženým filtrem. Je výrazně redukována jak amplituda zvlnění, tak i jeho spektrum, viz obr. 6.18. Dále je v porovnání spekter patrná významná redukce složek s frekvencí násobků spínacího kmitočtu. 1000 Amplituda (mV)

Výstupní napětí (V)

1.424 1.423 1.422 1.421 1.42 1.419 1.95

10 1 0,1

1.96

1.97 1.98 Čas (s)

1.99 2 -3 x 10

0

2

4 6 Frekvence (Hz)

8

10 6 x 10

Obr. 6.17: Časový průběh výstupního na- Obr. 6.18: Spektra výstupního napětí měniče a výstupu filtru. pětí měniče a filtru.

75

6.5

Další obvody

V příloze K je schéma zapojení 24-bitového dvoukanálového A/D převodníku pro audio aplikace. Zapojení sestává z katalogového zapojení obvodu PCM1808 (Texas Instruments) a lineárního regulátoru pro napětí 5 V. Ten slouží k napájení analogové části A/D převodníku a dále jako zdroj referenčního napětí pro nízkoúbytkové lineární regulátory. Schéma v příloze L zahrnuje zapojení duplexního transceiveru pro linku dle standardu RS-422, teplotního senzoru TCN75A a EEPROM paměti 24AA025E48 s jedinečným 48bitovým identifikátorem jakožto zdrojem MAC adresy pro Ethernet. Aplikace všech jmenovaných obvodů vychází z katalogových zapojení, není vyžadován návrh žádných externích komponent. Obvody TCN75A a 24AA025E48 výrobce Microchip jsou připojeny ke společné sběrnici 𝐼 2 𝐶, která je ovšem oddělená od sběrnice 𝐼 2 𝐶 SFP+ transceiveru a sběrnice SMBus pro konfiguraci SDI deserializérů.

76

6.6

Návrh DPS

Návrh a výroba DPS bude probíhat v režimu tzv. řízené impedance, kdy je nutné ve všech krocích dodržovat určitá návrhová pravidla, což by ve výsledku mělo vést k DPS, jejíž vedení mají přesně definovanou impedanci, např. v toleranci ±10 % od navržené. V souladu s uvedenými návrhovými pravidly a požadavky byla navržena DPS s řízenou impedancí s geometrií vodičů a skladbou desky poskytnutou výrobcem DPS. Při návrhu bylo využito poznatků kapitoly 5, aplikačních poznámek [15] a [16]. Použitý návrhový systém pro tvorbu schémat zapojení a DPS je Altium Designer. Obecné technologické požadavky jsou v souladu se zvolenou konstrukční třídou a možnostmi výrobce. Základní pravidla jsou: minimální šířka vodiče 100 𝜇𝑚, izolační mezery 130 𝜇𝑚, minimální průměr vrtaného otvoru 250 𝜇𝑚, nejsou použity prokovy ve slepých a pohřbených otvorech, minimální průměr plošky prokoveného otvoru 500 𝜇𝑚.

6.6.1

Impedance a geometrie vodičů pro DPS elektroniky projektu

Požadavek na impedance vedení pro přenos signálu na DPS řešeného projektu je pro použité logické standardy jednotný. Všechny kritické spoje budou realizovány diferenciálním vedením s charakteristickou impedancí 100 Ω na všech signálových vrstvách. Jediným dalším požadavkem je mikropáskové vedení s impedancí 75 Ω na vnější vrstvě, toto vedení je vyžadováno pro spoje vstupního obvodu fyzické vrstvy SDI [6]. Ostatní parametry DPS odpovídají obvyklým normám a výrobních technologiím. Pro požadovanou konfiguraci signálových a napájecích/zemních vrstev šestivrstvé DPS dle obr. 6.19 s požadovanými impedancemi vedení byla výrobcem navržena tato skladba a geometrie vodičů: Skladba desky je symetrická dle středu, tloušťka dielektrik je dle tab. 6.12, geometrie vodičů na jednotlivých vrstvách je dle tab. 6.13. w1

w2 s2 w2

Tloušťka dielektrika

L1 L2

εr = 4,76 L3 εr = 4,5 L4 L5 L6

h1

εr = 4,7 w3 s3 w3

h2 h3

ℎ1 = 200 𝜇𝑚 ℎ2 = 376 𝜇𝑚 ℎ3 = 327 𝜇𝑚

εr = 4,76

Tloušťka desky

εr = 4,7

𝑡 = 1570 𝜇𝑚

Obr. 6.19: Skladba vrstev navržené DPS.

Tab. 6.12: Tloušťka dielektrik.

Na obr. 6.20 a 6.22 jsou snímky obou stran DPS prvního prototypu.

77

Vrstva

Referenční vrstva 1

Referenční vrstva 2

Typ vedení, impedance

L1 L1 L6 L3 L4

L4 L5

L2 L2 L5 L2 L3

MS,75 Ω D-MS,100 Ω D-MS,100 Ω D-SL,100 Ω D-SL,100 Ω

Mezera

Šířka vodiče 𝑤1 𝑤2 𝑤2 𝑤3 𝑤3

= = = = =

114 𝜇𝑚 150 𝜇𝑚 150 𝜇𝑚 150 𝜇𝑚 150 𝜇𝑚

𝑠2 𝑠2 𝑠3 𝑠3

= = = =

160 𝜇𝑚 160 𝜇𝑚 200 𝜇𝑚 200 𝜇𝑚

Tab. 6.13: Geometrie vodičů pro zadanou skladbu DPS.

Obr. 6.20: Vyrobená DPS 1. prototypu - TOP. Na obr. 6.21 je výsledek měření impedance jednoho vedení na tzv. testovacím kuponu se vzorky vedení, který byl vyroben společně s DPS prvního prototypu a slouží pro ověření shody navržené a výsledné impedance vedení. Měření diferenciálního vedení dle druhého řádku tab. 6.13 na testovacím kuponu délky 200 mm bylo provedeno obvodovým analyzátorem Agilent E5071C s modulem TDR. Časová osa může být na základě znalosti rychlosti šíření dle daného typu vedení a dielektrika (5.23) převedena na délkový rozměr.

78

Impedance (Ω)

140 130 120 110 0

0.2

0.4

0.6

0.8 Čas (s)

1

1.2

1.4

−9 x 10

1.6

Obr. 6.21: Impedance vedení na testovacím kuponu, měřeno metodou TDR. Z výsledků měření testovacího kuponu vyplývá, že impedance vedení není v toleranci ±10 %, stejný fakt potvrdilo i kontrolní měření výrobce. Rovněž impedance ostatních typů vedení na ostatních vrstvách je vyšší než navržená. Pro druhý prototyp DPS byl zvolen jiný výrobce, odlišná skladba desky a z toho výplývající geometrie vedení.

Obr. 6.22: Vyrobená DPS 1. prototypu - BOTTOM.

79

7

OŽIVENÍ A TESTOVÁNÍ

Následující kapitola se zabývá měřením a úvodním otestováním vyrobeného prototypu navrženého zařízení. Fotografie finální verze zařízení se dvěma připojenými vstupy, vloženým SFP+ modulem a připojeným konektorem pro napájení je na obr. 7.1.

Obr. 7.1: Fotografie druhého prototypu zařízení.

7.1

Kontrola napájecích zdrojů

Prvním krokem při oživování elektroniky byla kontrola napájecích zdrojů, v tab. 7.1 jsou uvedeny hodnoty výstupních napětí všech zdrojů naměřené přesným voltmetrem. Všechny vykazují velmi dobrou shodu s nominální, navrženou hodnotou a s rezervou vyhovují tolerancím požadavků na napájení všech komponent. Zejména pro digitální obvody je vhodné blížit se co nejvíce nominálnímu napětí, případně mírně nižšímu (za předpokladu jeho stability), jelikož výkonové zatížení obvodu roste přibližně s druhou mocninou velikosti napájecího napětí. V nenakonfigurovaném stavu, kdy u osazených komponent převažuje statický odběr, při sledování průběhu napájecích napětí osciloskopem je zvlnění při maximálním zesílení vertikálního zesilovače (10 mV/d) téměř nerozeznatelné od vlastního šumu měřicího přístroje. Tento fakt se shoduje s ověřením návrhu v simulaci.

80

Naopak při maximálním odběru u spínaného měniče 3,3 V přesahují špičkové hodnoty vysokofrekvenčního zvlnění hodnotu 100 mV. Oscilogram zachycující průběh zvlnění a šum tohoto zdroje při plném odběru je na obr. 7.2, měření bylo provedeno na kontaktech hlavního filtračního kondenzátoru spínaného zdroje. Byl použit digitální osciloskop Agilent DSA91204A s pasivní sondou Agilent 10073D s impedančním adaptérem Agilent E2697A se šířkou pásma 500 MHz. Vysoká úroveň zvlnění a šumu není způsobena vlastním spínaným zdrojem, ale komponenty odebírajícími proud s velmi širokým spektrem (vstup dalšího spínaného měniče, I/O FPGA,...).

Obr. 7.2: Zvlnění napájecího napětí 3,3 V.

Označení zdroje

Naměřené napětí (V)

+ 1,2 V + 1,2 V CORE + 1,4 V + 2,5 V + 3,3 V + 3,3 V SDI + 3,5 V +5V

1,195 1,199 1,418 2,490 3,236 3,283 3,495 4,999

Tab. 7.1: Výstupní napětí zdrojů. Hodnoty celkového proudového a výkonového odběru zařízení, při napájecím napětí 12 V jsou shrnuty v tab. 7.2 jednak pro stav při oživování a také při naprogramovaném a plně vytíženém zařízení. Ve stavu při oživování není obvod FPGA nakonfigurován, není vložen SFP+ modul a nejsou připojeny žádné vstupy. Veličina

Nenakonfigurované, neaktivní

Při plném vytížení

Odebíraný proud Odebíraný výkon

0,54 A 6,48 W

1,1 A 13,2 W

Tab. 7.2: Proudový a výkonový odběr zařízení.

81

7.2

Test GTP transceiverů - IBERT

Jako podpora dnes velmi rozšířeného využití integrovaných transceiverů byl výrobcem daného FPGA vyvinut testovací nástroj IBERT (Integrated Bit Error Ratio Tester) [31]. Slouží k usnadnění ladění a testování cílové aplikace těchto transceiverů, umožňuje konfigurovat a monitorovat parametry linky a měřit její bitovou chybovost. Kromě předdefinovaných nejdůležitějších nastavení lze v konzoli konfigurovat i další parametry, případně provádět měření s rozmítáním některých parametrů. Příklad výchozích parametrů pro jeden transceiver je vyobrazen na obr. 7.3. Nutnými požadavky je korektní zapojení vnějších obvodů transceiverů – napájení a taktování referenčním hodinovým signálem, JTAG kabel a příslušné licence pro vývojové prostředí a nástroj ChipScope. Příprava analýzy nástrojem IBERT probíhá ve dvou krocích, vygenerováním konfigurace pro FPGA pomocí nástroje CoreGen a konfigurací a spuštěním vlastního nástroje IBERT včetně grafického rozhraní přes ChipScope. Vygenerování projektu pro IBERT probíhá pomocí průvodce, kde je nejprve zvolen typ obvodu, detaily výstupu a detaily taktování logiky FPGA (pokud nejsou systémové hodiny odvozeny z referenčních hoObr. 7.3: IBERT. dinových vstupů transceiverů). V dalším kroku je nastaven počet využitých transceiverů a vlastnosti použitého protokolu - bitová rychlost linky, šířka datových portů, kmitočet referenčního oscilátoru a výběr jeho vstupu. Tyto parametry jsou pro daný projekt neměnné, další nastavení lze bezprostředně měnit přes konzoli IBERT. Výstupem je vygenerovaný projekt, lze zvolit i přímé vygenerování tzv. bitstreamu, tímto je pak příslušné FPGA nakonfigurováno. Po spuštění nástroje ChipScope je otevřen projekt s konzolí nástroje IBERT, projekt pro ChipScope byl převzat z [41].

82

Příloha P zobrazuje tisk okna ChipScope s konzolí pro IBERT při testování při vnitřním propojení pomocí spojů loopback (vyznačeny v blokovém schématu v příloze B) a fyzickém propojení na DPS (transceiver na pozici 123-0). K propojení byly využity pájecí plošky vazebních kondenzátorů, jež byly odstraněny, na nich byl následně propojen vstup přijímače s výstupem vysílače daného transceiveru. Příklad v příloze P - měření bitové chybovosti probíhalo po dobu 3 hodin, výsledná bitová chybovost pro 31-bitovou pseudonáhodnou testovací sekvenci, jelikož nebyly registrovány žádné chyby, má hodnotu 𝐵𝐸𝑅 = 2, 967−14 (−). Tato hodnota indikuje korektní funkci integrovaných transceiverů, v závislosti na chování aplikace lze provést testy dalších parametrů za účelem nalezení chyby nebo opomenutí důležitých pravidel návrhu (kvalita napájení, jitter oscilátoru,...). Již samotná korektní funkce testovací konfigurace FPGA potvrzuje správnost zapojení obvodu. Jak již bylo v úvodním představení možností nástroje IBERT naznačeno, lze provádět měření i při rozmítání jednoho nebo více parametrů současně. Např. rozkmit buzení a preemfáze výstupní linky a úroveň ekvalizace vstupu. S vyšším počtem parametrů samozřejmě narůstá časová náročnost měření, pro každý bod je provedeno krátké měření a vyhodnocení bitové chybovosti přenosu. Vytvořený příklad, tzv. bathtub curve (plot, diagram), zpravidla používaný pro analýzu jitteru a stanovení oblasti ideálního vzorkování, zobrazuje bitovou chybovost v závislosti na pozici vzorkování v tzv. jednotkovém intervalu (UI). Pro demonstraci byl současně rozmítán parametr určující úroveň signálu na lince, výsledek měření pro 128 pozic vzorkování a 16 hodnot amplitudy signálu. Pro vybrané hodnoty amplitudy (modrá křivka 205 mV, černá 487 mV, červená 1106 mV) byl vykreslen graf na obr. 7.4. 10 0 10 −1 10 −2

BER (-)

10 10 10 10 10 10 10

−3 −4 −5 −6 −7 −8 −9

−10 10 0

0.1

0.2

0.3

0.4

0.5 UI (-)

0.6

0.7

0.8

0.9

Obr. 7.4: BER pro polohu vzorkování v UI a různé amplitudy signálu.

83

1

Poznámky ke grafu: • Nevykreslené úseky křivek značí okamžiky měření, kdy nebylo možné zachytit linku. • Nejmenší zobrazená limitní hodnota 𝐵𝐸𝑅 = 3, 34−10 (−) je dána omezeným počtem přenesených dat (dobou měření), nejedná se o konečnou chybovost.

7.2.1

Výstupní signál oscilátoru 156,25 MHz

Na jednom LVDS výstupu opakovače pro oscilátor referenčního kmitočtu 156, 25 𝑀 𝐻𝑧 byl naměřen časový průběh hodinového signálu - obr. 7.5 při současném zobrazení v histogramu. Pozn.: Hodnota kmitočtu ve středu histogramu v grafu (oranžová značka) je 156,239568 MHz. Rozlišení hodnoty je 387 Hz, celkem 22382 měření.

hodnot/d Obr. 7.5: Časový průběh hodinového signálu 156,25 MHz, histogram. Statistické parametry jsou: Parametr

Hodnota

Střední kmitočet Směrodatná odchylka

156,248685 MHz 55,4183 kHz

Tab. 7.3: Statistické parametry replikovaného referenčního kmitočtu 156,25 MHz.

7.3

Měření při přenosu dat přes rozhraní XAUI

Pro měření na lince rozhraní XAUI (3,125 Gb/s) byl použit digitální osciloskop Agilent DSA91204A se šířkou pásma 12 GHz a vzorkováním 40 GSa/s s aktivní diferenciální sondou Agilent 1168A s šířkou pásma 10 GHz s diferenciálním hrotem Agilent N5381A a příslušenstvím Agilent E2669A. Obvody FPGA a PHY jsou v pouzdrech BGA, jehož kontaktní plošky jsou pro přiložení sondy nepřístupné. Jelikož spoje linky XAUI s výjimkou jednoho páru jsou vedeny na horní vrstvě DPS a tudíž neprochází přes prokovené otvory (na kterých lze rovněž měřit), byly hroty diferenciální sondy přiloženy na kontaktní plošky vazebních kondenzátorů (C51 a C52). Tyto jsou fyzicky umístěné přibližně v polovině délky vedení.

84

Oscilogram zobrazující průběh napětí na jedné lince XAUI je na obr. 7.6, pomocí v osciloskopu vestavěné funkce XAUI Decode lze přímo dekódovat a zobrazit data nesená v měřeném signálu. Zobrazený je úsek platných dat, v případě klidového stavu linky jsou zde vysílány symboly K28.5, K28.0 a K28.3 s kladnou i zápornou disparitou reprezentující stavy zarovnávání, synchronizace a vynechání sloupce.

Obr. 7.6: Časový průběh a dekódování signálu na lince XAUI TX3. Diagram oka signálu na lince TX3 je zobrazen na obr. 7.7, v jeho středu je umístěna část masky pro signál na vstupu přijímače, definovaná v kap. 4.3.2. Míru „otevření"oka při změně úrovně lze vylepšit navýšením amplitudy preemfáze, nicméně v daném případě krátkého vedení dobře vyhoví i takový průběh, naopak nedojde k navýšení proudového odběru a možného elektromagnetického vyzařování.

Obr. 7.7: Diagram oka signálu na lince TX3 rozhraní XAUI.

85

7.4

Měření výstupu SDI deserializéru

Jako příklad srovnávající výsledek simulace integrity signálu v prostředí HyperLynx SI se skutečně naměřeným průběhem signálu byl zvolen hodinový výstup LVDS deserializéru 3. SDI kanálu.

7.4.1

Simulace v prostředí HyperLynx SI

Shodně jako v případě obvodových simulátorů (PSpice), postup při simulaci začíná sestavením schématu s použitím modelů součástek. V případě simulací SI se nejčastěji jedná o vedení, pasivní RLC součástky a funkční modely budičů a vstupů integrovaných obvodů (IBIS). IBIS modely jsou obvykle poskytované výrobci obvodů a volně dostupné. Pokud pro konkrétní součástku není dostupný hotový model, lze ho nahradit modelem obvodu se vstupem/výstupem se shodnými parametry. Použití v simulátoru vyžaduje pouze import knihovny s modelem a jeho konfiguraci. Pro definici parametrů vedení je nejprve nutné definovat skladbu desky a geometrii vedení na jednotlivých vstvách. Při jeho vložení do schématu je pouze vybrána příslušná vrstva, typ vedení, fyzická délka (nebo zpoždění) a případná vazba s dalším vedením. Schéma hodinové linky SDI deserializéru je na obr. 7.8.

Obr. 7.8: Náhradní schéma analyzovaného spoje - HyperLynx.

Napětí (V)

Dále byl definován budicí signál o kmitočtu 148,5 MHz se střídou 50 %. Výsledné průběhy signálu na začátku vední (červená křivka) a na konci vedení (modrá křivka) jsou na obr. 7.9. 0.3 0.2 0.1 0 -0.1 -0.2 -0.3 0

5

10

15

20

25 30 Čas (ns)

35

40

45

50

Obr. 7.9: Průběh signálu na výstupu SDI deserializéru a LVDS vstupu FPGA.

86

7.4.2

Porovnání naměřeného signálu s výsledkem simulace

Oscilogram na obr. 7.10 zachycuje průběh napětí naměřený diferenciální sondou na hodinovém LVDS výstupu SDI deserializéru 3. kanálu. Ke vstupu SDI kanálu byla připojena kamera s výstupním signálem HD-SDI. Dle statistických parametrů naměřených osciloskopem je střední frekvence měřeného hodinového signálu 148,506 MHz, minimální zachycená 148,0967 MHz a maximální 148,8771 MHz.

Obr. 7.10: Průběh hodinového signálu na výstupu SDI deserializéru. Odečtené parametry signálu odpovídají specifikaci v katalogu [20], na oscilogramu je patrná, na první pohled znepokojující, interference s odraženým signálem (je výsledkem měření na začátku vedení - výstup SDI deserializéru). Naměřený průběh signálu na výstupu deserializéru (červená křivka) na obr. 7.9 v porovnání s výstupem simulace náhradního schématu na obr. 7.10 vykazuje téměř úplnou shodu. Signál na konci vedení - LVDS vstupu FPGA je zakončen interním 100 Ω rezistorem na čipu, zde má signál korektní průběh, odpovídající výsledku simulace na konci vedení (modrá křivka) na obr. 7.9.

87

8

ZÁVĚR PROJEKTU

Cíle stanovené pro teoretickou část diplomové práce, tedy představení a rozbor použitých technologií společně s klíčovými poznatky z teorie integrity signálů jsou naplněny v prvních pěti kapitolách předložené diplomové práce. Na obsah páté kapitoly zabývající se integritou digitálních signálů při přenosu na vysokorychlostních spojích na DPS je kladen největší důraz. Tvoří jádro teoretické části práce a je z ní čerpáno v průběhu celého návrhu jak obvodového řešení, tak zejména desky plošných spojů. Většina předložených příkladů je založena na výsledcích vlastních simulací. Požadovaným a úspěšně realizovaným výstupem praktické části je návrh zařízení dle zadané specifikace. Dle návrhu v šesté kapitole byla vygenerována data pro výrobu DPS a její osazení navrženými komponenty (celkem 645 součástek). Výroba prototypu proběhla u specializovaných výrobních firem. V sedmé kapitole jsou uvedeny příklady několika měření provedených při oživování prototypu a na finálním, nakonfigurovaném zařízení. V konkrétním případě jedné LVDS linky výstupu SDI deserializéru bylo provedeno i srovnání se simulací provedenou v programu HyperLynx SI, prokazující jejich velmi dobrou shodu. Úspěšným ukončením vývoje vzniklo funkční zařízení vyhovující zadaným požadavkům. K datu odevzdání diplomové práce bylo v následné sériové produkci vyrobeno více než 220 kusů navrženého zařízení vycházejícího z druhého prototypu. Na něm bylo v porovnání se zcela prvním prototypem odstraněno několik chyb nezásadního charakteru a provedeno několik úprav zejména mechanické konstrukce - nejvýznamnější je změna typu konektorů BNC, jejich rozmístění a úprava formátu DPS. Z pohledu autora práce vnímám jako největší osobní přínos upevnění teoretických poznatků a rozvoj praktických zkušeností při vývoji elektroniky založené na technologiích FPGA a gigabitových sériových rozhraních. Praktické řešení pak bylo také příležitostí k prvnímu kontaktu s komponenty pro SDI a rozhraním 10-Gigabit Ethernet. Předložený projekt byl prezentován na fakultní studentské soutěžní konferenci EEICT 2014.

OBSAH PŘILOŽENÉHO CD: • Text diplomové práce ve formátu .pdf. • Schéma zapojení ve formátu .pdf. • Náhled výrobních podkladů DPS ve formátu .pdf.

88

LITERATURA [1]

XILINX, Inc.: Spartan-6 Family Overview: Product Specification [DS160].2011, 11 s. Dostupné z: http://www.xilinx.com/support/documentation/data_sheets/ ds160.pdf.

[2]

Texas Instruments, Inc.: Texas Instruments: Overview for Serial Digital Interface [online]. [cit. 2013-12-08]. Dostupné z: http://www.ti.com/lsds/ti/interface/ serial-digital-interface-overview.page

[3]

Vitesse Semiconductor Corp.: Vitesse Semiconductor:10 Gbps XAUI or XGMII to XFI LAN/WAN Transceiver [VSC8486-11 Datasheet].2009, 262 s. Dostupné z: https://www.vitesse.com/products/product.php?number=VSC8486

[4]

ATHAVALE, Abhijit, CHRISTENSEN Carl: High-Speed Serial I/O Made Simple: A Designers’ Guide, with FPGA Applications New York: John Wiley, 2000. ISBN 04-713-6090-2.

[5]

XILINX, Inc.: Spartan-6 FPGA GTP Transceivers: Advance Product Specification [UG386].2010, 200 s. Dostupné z: http://www.xilinx.com/support/ documentation/user_guides/ug386.pdf.

[6]

XILINX, Inc.: Audio/Video Connectivity Solutions for Virtex-5 FPGAs Reference Designs for the Broadcast Industry: Volume 2 [XAPP1014].2009, 636 s. Dostupné z: http://www.xilinx.com/support/documentation/application_notes/ xapp1014.pdf.

[7]

XILINX, Inc.: Broadcast Test & Measurement: Programmable Solutions for the Broadcast Industry. 50 s. Dostupné z: http://www.xilinx.com/esp/broadcast/ collateral/test_equipment.pdf.

[8]

POYNTON, Charles: Chroma subsampling notation. 3 s. Dostupné z: http://www. poynton.com/PDFs/Chroma_subsampling_notation.pdf.

[9]

IEEE Computer Society: IEEE Std 802.3 -2012: Section Four.2012, 732 s. Dostupné z: http://standards.ieee.org/about/get/802/802.3.html.

[10] GRANBERG, Tom: Handbook of digital techniques for high-speed design: design exmples, signaling and memory technologies, fiber optics, modeling and simulation to ensure signal integrity. Upper Saddle River: Prentice Hall, 2004, xliv, 928 s. ISBN 01-314-2291-X. [11] BOGATIN, Eric: Signal and power integrity - simplified, 2nd ed. Upper Saddle River, NJ: Prentice Hall, 2010, xxvi, 757 s. ISBN 978-013-2349-796. [12] LI, Mike Peng: Jitter, noise, and signal integrity at high-speed. Upper Saddle River, NJ: Prentice Hall, 2008, xxiv, 368 s. ISBN 01-324-2961-6.

89

[13] Texas Instruments, Inc.: Texas Instruments: Transmission Line RAPIDESIGNER Operation and Applications Guide [SNLA035].2011, 9s. Dostupné z: http://www. ti.com/lit/an/snla035/snla035.pdf. [14] Editor Clyde F Coombs: Printed circuits handbook. 6th ed. New York: McGraw-Hill, 2008, 1633s. ISBN 978-0-07-146734-6. [15] XILINX, Inc.: Spartan-6 FPGA PCB Design and Pin Planning Guide [UG393].2012, 74 s. Dostupné z: http://www.xilinx.com/support/documentation/user_guides/ ug393.pdf. [16] Texas Instruments, Inc.: Texas Instruments: High Speed Analog Design and Application Seminar: High Speed PCB Layout Techniques [SLYP173]. Dostupné z: http://www.ti.com/lit/ml/slyp173/slyp173.pdf. [17] Texas Instruments, Inc.: Texas Instruments: High-Speed Board Layout Challenges in FPGA/SDI Sub-Systems [SNLA158]. Dostupné z: http://www.ti.com/lit/an/ snla158/snla158.pdf. [18] Texas Instruments, Inc.: Texas Instruments: Application Note 2145 Power Considerations for SDI Products [SNOA560A]. Dostupné z: http://www.ti.com/lit/an/ snoa560b/snoa560b.pdf. [19] Texas Instruments, Inc.: Texas Instruments: 3 Gbps HD/SD SDI Adaptive Cable Equalizer [LMH0344 Datasheet]. Dostupné z: http://www.ti.com/lit/ds/symlink/ lmh0344.pdf. [20] Texas Instruments, Inc.: Texas Instruments: 3 Gbps, HD, SD, DVB-ASI SDI Deserializer with Loopthrough and LVDS Interface [LMH0341 Datasheet]. Dostupné z: http://www.ti.com/lit/ds/symlink/lmh0341.pdf. [21] XILINX, Inc.: Spartan-6 FPGA Configuration [UG380].2013, 164 s. Dostupné z: http://www.xilinx.com/support/documentation/user_guides/ug380.pdf [22] XILINX, Inc.: SPI, BPI, and NAND PROM Support.2013, 1 s. Dostupné z: http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_7/pim_ r_supported_spi_bpi_proms.htm [23] XILINX, Inc.: Spartan-6 FPGA SelectIO Resources [UG381].2014, 98 s. Dostupné z: http://www.xilinx.com/support/documentation/user_guides/ug381.pdf [24] XILINX, Inc.: Spartan-6 FPGA Data Sheet: DC and Switching Characteristics [DS162].2011, 89 s. Dostupné z: http://www.xilinx.com/support/documentation/ data_sheets/ds162.pdf [25] XILINX, Inc.: Xilinx Power Estimator (XPE) - 14.3, Extended Spartan-3A, Spartan6.2012, 1 s. Dostupné z: http://www.xilinx.com/ise/power_tools/license_ spartan3a.htm

90

[26] ALTERA, Inc.: Board Design Resource Center: Power Delivery Network (PDN) Tool.2009. Dostupné z: http://www.altera.com/technology/signal/ board-design-guidelines/sgl-bdg-index.html [27] Abracon Corp.: Performance Plastic Package Ultra Miniature Pure Silicon Clock Oscillator: ASEMP. 6 s. Dostupné z: http://www.abracon.com/Oscillators/ASEMP. pdf [28] FCI Electronics: 10G Ethernet 10GBASE-LRM Linear Transceiver 2010, 12 s. Dostupné z: http://www.mouser.com/catalog/specsheets/ELX10GDL0610710ELT_ ka.pdf [29] Vitesse Semiconductor Corp.: Vitesse Semiconductor:VSC8486 LAN/WAN PHY AND VSC8476 LAN PHY DESIGN GUIDE [VSC8486 Design Guide]. 2006, 54 s. Dostupné z: https://www.vitesse.com/products/product.php?number=VSC8486 [30] Finisar: Picture of SFP+ optical module. Dostupné z: http://www.finisar.com/ sites/default/files/FTLX1472MBCL.JPG [31] XILINX, Inc.: SP623 IBERT Getting Started Guide [UG752].2011, 36 s. Dostupné z: http://www.xilinx.com/support/documentation/boards_and_kits/ ug752-13-2.pdf [32] Texas Instruments, Inc.: Texas Instruments: LMZ22003 3A SIMPLE SWITCHER Power Module [LMZ22003 Datasheet]. Dostupné z: http://www.ti.com/lit/ds/ symlink/lmz22003.pdf. [33] Texas Instruments, Inc.: Texas Instruments: LMZ10504 4A SIMPLE SWITCHER Power Module [LMZ10504 Datasheet]. Dostupné z: http://www.ti.com/lit/ds/ symlink/lmz10504.pdf. [34] Texas Instruments, Inc.: Texas Instruments: High Speed Analog Design and Application Seminar: Section 5 [SLYP173]. Dostupné z: http://www.ti.com/lit/ml/ slyp173/slyp173.pdf. [35] ARCHAMBEAULT, Bruce: Decoupling Capacitor Connection Inductance. IEEE, 2009, 2 s. Dostupné z: http://www.emcs.org/acstrial/newsletters/spring09/ designtips.pdf. [36] Murata Manufacturing Co, Ltd.: Software: SimSurfing.2014. Dostupné z: http://ds. murata.co.jp/software/simsurfing/en-us/# [37] ROHM Co, Ltd.: Switching Regulator IC series: Capacitor Calculation for Buck converter IC. 2014, 7 s. Dostupné z: http://rohmfs.rohm.com/en/products/ databook/applinote/ic/power/switching_regulator/capacitor_calculation_ appli-e.pdf.

91

[38] Texas Instruments, Inc.: Texas Instruments: TPS74901 Single Output 3A LDO [TPS74901 Datasheet]. Dostupné z: http://www.ti.com/product/tps74901. [39] TDK Components U.S.A., Inc.: TDK : MPZ Chip Beads [MPZ2012S101A Datasheet]. Dostupné z: http://product.tdk.com/emc/beads/en/documents/beads_ commercial_power_mpz_en.pdf. [40] TDK Components U.S.A., Inc.: TDK : TDK SPICE Netlist Library - MPZ2012 Chip Beads [MPZ2012 SPICE]. Dostupné z: http://www.tdk.co.jp/etvcl/netlist/ bead.htm. [41] XILINX, Inc.: SP623 Documentation: Reference Design Files [rdf0098-13-2.zip].2011. Dostupné z: http://www.xilinx.com/products/boards/sp623/reference_ designs.htm

Odkazy na webové zdroje jsou platné ke dni 7. 5. 2014.

92

SEZNAM SYMBOLŮ, VELIČIN A ZKRATEK BER bitová chybovost – Bit Error Ratio CDR obnovení dat a hodin – Carrier and Data Recovery CML diferenciální standard sériové komunikace – Current Mode Logic CRC cyklický redundantní součet – Cyclic Redundancy Check DDR typ přenosu po sběrnici – Double Data Rate DFT diskrétní Fourierova transformace – Discrete Fourier Transform FPGA programovatelné hradlové pole – Field Programmable Gate Array IBIS charakteristiky vstupů/výstupů IO – Input/output Buffer Information Specification JTAG standardní testovací/programovací rozhraní – Joint Test Action Group LDO stabilizátor s nízkým úbytkem napětí – Low Drop Out Regulator LVDS diferenciální standard sériové komunikace – Low-Voltage Differential Signaling MAC linková vrstva dle OSI modelu – Media Access Controller MDIO sběrnice pro konfiguraci obvodů Ethernetu – Management Data Input/Output MEMS techologie mikro-mech. prvků v křemíku – Micro Electro-Mechanical Systems NRZ, NRZ-I linkový kód s vnitřní synchronizací – Non Return to Zero (- Invert) PD; PU Pull-Down; Pull-Up PHY fyzická vrstva dle OSI modelu – Physical Layer Device PRBS pseudonáhodná posloupnost – Pseudorandom Binary Sequence PSRR potlačení šumu/zvlnění napájecího zdroje – Power Supply Rejection Ratio RS-422 diferenciální standard sériové komunikace – ANSI/TIA/EIA-422-B SNR poměr signál/šum – Signal to Noise Ratio SSO současné spínání výstupů – Simultaneous Switching Output TCR/TKR teplotní koeficient odporu – Temperature Coefficient of Resistance TDR reflektometrie v časové oblasti – Time Domain Reflectometry TVS prvek ochranny proti napěťovým špičkám – Transient Voltage Supressor VCO napětím laditelný oscilátor – Voltage Controlled Oscillator

93

SEZNAM PŘÍLOH A Struktura bloku GTP DUAL [5]

95

B Struktura GTP transceiveru [5]

96

C Taktování GTP transceiverů [5]

97

D Vzor zapojení SDI vstupů na DPS [17]

98

E Uspořádání schématických listů

99

F Schéma vstupních obvodů SDI

100

G Schéma zapojení GTP transceiverů

101

H Zapojení 10Gb PHY

102

I

FPGA zapojení banků 1 a 2

103

J FPGA zapojení banků 0 a 3

104

K Stereo audio převodník

105

L Ostatní obvody

106

M Schéma napájecích zdrojů

107

N Napájení FPGA

108

O Napájení 10Gb PHY

109

P IBERT

110

94

 

A

STRUKTURA BLOKU GTP DUAL [5]



 



  







































 





 

 

             







 



    

 

  

 







    



  













 





             







 



  

    



  

 

B

STRUKTURA GTP TRANSCEIVERU [5]



     

  



 

  

  



 

 

 

   





  

 

 

  

 

 

  

 





   





  

  

 



 

       



  

Chapter 2: Shared Transceiver Features

C

TAKTOVÁNÍ GTP TRANSCEIVERŮ [5]

X-Ref Target -Figure 2-2

Controlled by Software

Controlled by Software

REFCLKPLL1

REFCLKPLL1

REFCLKPLL0

REFCLKPLL0

CLKINWEST0/1

CLKINEAST0/1

PLL_SOURCE_0

0 1 2 3 4 5 6 7

PLL_SOURCE_0

PLL0

0 1 2 3 4 5 6 7

PLL1

PLL_SOURCE_1

GTPA1_DUAL) X0Y0(

PLL0

0 1 2 3 4 5 6 7

PLL1

0 1 2 3 4 5 6 7

PLL_SOURCE_1

GTPA1_DUAL) X1Y0(

IBUFDS CLK10/11

IBUFDS MGTREFCLK1P

MGTREFCLK1P

MGTREFCLK1N

MGTREFCLK1N

MGTREFCLK0P

MGTREFCLK0P

MGTREFCLK0N

MGTREFCLK0N

IBUFDS CLK00/01

CLK10/11

IBUFDS CLK00/01 UG386_c2_12_103009

Figure 2-2: Conceptual View of GTP Transceiver Reference Clocking Figure 2-3 shows a detailed view of the reference clock multiplexer structure and how different clock sources can be provided to each PLL .The REFSELDYPLL0 and REFSELDYPLL1 ports are required when multip le reference clocks are connected to the reference clock multiplexer structure . A single reference clock per PLL is defined when there is only one reference clock source connected to the reference clock multiplexer structure .In this case ,the reference clock source for PLL0 can be connected to the CLK00 port ,and the reference clock source for PLL1 can be connected to the CLK01 port T . he control of the multiplexer structure , REFSELDYPLL0]2:0 [and REFSELDYPLL1]2:0 [ports ,can be tied000 ,and Xilinx ® software tools handle the complexity of the multiplexers and associated routing for designs that require a single reference clock per GTP transceiver PLL .In most cases ,the two transceivers within the GTPA1_DUAL tile share the same external clock source and each PLL only has a single reference clock .See Single External Reference Clock Use Model , page 44 for more information. Multiple reference clocks for each PLL are defined when there is more than one reference clock connected to the reference clock multiplexer structure .In this case ,where dynamic switching of reference clocks is required ,the user design must connect the reference clocks

40

www.xilinx.com Spartan-6 FPGA GTP Transceivers) Advance Spec( UG386) v2.2 (April 30 ,2010

VZOR ZAPOJENÍ SDI VSTUPŮ NA DPS [17] 

    













  



37

38

39

40

41

42

43

44

45

46

29 28

  

11





 26 25

13







27

12























30

8

10

 

31

7

9







32

6



24



23



33

5

22



21



34

4

20



19



35

3

17



36

2

16



1

15



47

48





14

































18

D







1 2 

1 1

1 0

13

   

9

Note 2





8 

14

7

15

6

16

5





 

1

2

3



4

 













    



  

  

   







DES_RESET SMB_SCK SMB_SDA

DES_RESET SMB_SCK SMB_SDA

DES_RESET SMB_SCK SMB_SDA

DES_RESET SMB_SCK SMB_SDA

DES_RESET SMB_SCK SMB_SDA

DES_RESET SMB_SCK SMB_SDA

příloha F

deserializer.SchDoc

DES_DATA DES_RESET SMB_SCK SMB_SDA SMB_CS DES_LOCK

deserializer.SchDoc SDI CH6

DES_DATA DES_RESET SMB_SCK SMB_SDA SMB_CS DES_LOCK

deserializer.SchDoc SDI CH5

DES_DATA DES_RESET SMB_SCK SMB_SDA SMB_CS DES_LOCK

deserializer.SchDoc SDI CH4

DES_DATA DES_RESET SMB_SCK SMB_SDA SMB_CS DES_LOCK

deserializer.SchDoc SDI CH3

DES_DATA DES_RESET SMB_SCK SMB_SDA SMB_CS DES_LOCK

deserializer.SchDoc SDI CH2

DES_DATA DES_RESET SMB_SCK SMB_SDA SMB_CS DES_LOCK

SDI CH1

SMB_CS6 DES_LOCK6

SMB_CS5 DES_LOCK5

SMB_CS4 DES_LOCK4

SMB_CS3 DES_LOCK3

SMB_CS2 DES_LOCK2

SMB_CS1 DES_LOCK1

power_new.SchDoc

příloha M

BOARD POWER

fpga_gtp.SchDoc

FPGA_REFCLK XAUI_DATA

fpga_pwr.SchDoc

příloha N

FPGA POWER

eth10g.SchDoc

AUDIO

fpga_io_03.SchDoc

FPGA_REFCLK XAUI_CONT SFP_CONT

RS422 I2C TEMP_ALERT

SFP_CONT XAUI_DATA XAUI_CONT

10G PHY, SFP+

GTP TRANSCEIVERS

fpga_io_12.SchDoc

FPGA_CONF

příloha H

FPGA_CONF

DES_RESET SMB_SDA SMB_SCK

DES_LOCK[6..1]

SMB_CS[6..1]

příloha G

fpga_conf.SchDoc

obr. 6.4

FPGA CONFIGURATION

DES_RESET SMB_SDA SMB_SCK

DES_LOCK[6..1]

SMB_CS[6..1]

FPGA BANK 0, BANK 3

FPGA BANK 1, BANK 2 DES_DATA1 DES_DATA2 DES_DATA3 DES_DATA4 DES_DATA5 DES_DATA6

příloha J

příloha I

AUDIO

auxiliary.SchDoc

eth10g_pwr.SchDoc

příloha O

10G PHY POWER

příloha L

příloha K

RS422 I2C TEMP_ALERT

AUXILIARY

audio.SchDoc

ADC

E USPOŘÁDÁNÍ SCHÉMATICKÝCH LISTŮ

PCB Rule i

PODES0DATA0RXCLKP PODES0DATA0RXCLKN PODES0DATA0RX4P PODES0DATA0RX4N PODES0DATA0RX3P PODES0DATA0RX3N PODES0DATA0RX2P PODES0DATA0RX2N PODES0DATA0RX1P PODES0DATA0RX1N PODES0DATA0RX0P PODES0DATA0RX0N PODES0DATA DES_DATA

Net Class i

GND

PIP302

PIP301

COP3 P3

PIL501

PIR4802

PIR4801

NLRXCLK0N RXCLK_N NLRXCLK0P RXCLK_P

POSMB0SDA SMB_SDA

POSMB0CS SMB_CS POSMB0SCK SMB_SCK

PODES0RESET DES_RESET

NLSMB0CS SMB_CS NLSMB0SCK SMB_SCK NLSMB0SDA SMB_SDA

2 3

13 16

GND

VCC VCC

11 10

5 6 PIU706

NL0CD /CD

SDO_P SDO_N

1u

PIC6901

PIR5101

PIR5302

GND

GND

100n

100n

100n

PIC7100n 801 PIC7901 PIC8100n 0 1 PIC8101 PIC8100n 201 PIC8301 22u GNDGNDGNDGNDGNDGNDGNDGND GND

100n

PIC7100n 601 PIC7 01

PIC7501

PIC7401 22u

40 39 42 PIU8042 41 PIU8041 44 PIU8044 43 PIU8043 46 PIU8046 45 PIU8045 48 PIU8048 47 PIU8047 RXCLKRXCLK+ RX_MUX_SEL LOOPTHRU_EN PIU8012

LMH0341SQ

VDD2V5 VDD2V5 VDD2V5 VDD3V3 VDD3V3 VDD3V3 VDD3V3 VDDPLL

LF_CP LF_REF

RESET DVB_ASI RSET

SCK 32 SDA 34 PIU8034 SMB_CS PIU8032

33 PIU8033

PIU802

12 2

37 PIU8037

PIU8038

38

PIU8039

PIU8040

RX0RX0+ RX1RX1+ RX2RX2+ RX3RX3+ RX4RX4+

17 RXIN016 RXIN0+ 20 PIU8020 RXIN119 PIU8019 RXIN1+ PIU8016

PIU8017

COU8 U8

DES_RESETPIU8030 30 6 PIU806 14 PIU8014 PIR5 02 PIR5602 COC72 C72 COR55 COR56PIC7202 PIC7201 R55 R56 27 PIU8027 4k7 7k87 26 PIU8026 PIR5 01 PIR5601 27n 7 PIU807 GND GND 25 PIU8025 35 PIU8035 1 PIU801 V3.3SDI 15 PIU8015 COL6 L6 18 PIU8018 36 PIL601 PIL602 PIU8036 28 PIU8028

GND

COR52 COR53SMB_SCK R52 R53 4k7 4k7 SMB_SDA PIR5301 SMB_CS

GND

PIR5201

PIR5202

RXCLK_N RXCLK_P

COR50 COR51RX0_N R50 R51 75R 75R RX0_P PIR50 2 PIR5102 RX1_N RX1_P GND GND RX2_N RX2_P RX3_N RX3_P RX4_N RX4_P

PIR50 1

NLSDO0N SDO_N NLSDO0P SDO_P

PIC7301 22u

V2.5

D5 GREEN

PID501 COD5 PID502

PIR4302

COR43 R43 330R

GND GND GND GND GND GND DAP

DNC

RSVD_H

GPIO_0 GPIO_1 GPIO_2

LOCK

TXOUTTXOUT+

22 21

3 4 11 PIU8011

5

8 9 10 PIU8010 23 PIU8023 24 PIU8024 29 PIU8029 49 PIU8049

PIR5401

PIR5402

75R

4k7

COR54 R54

GND

PIU809

PIU808

13 PIU8013

PIU805

PIR4502

D6

PID601 COD6 PID602 DES_LOCK GREEN

75R

PIR4702

PIR4701

V2.5 V3.3SDI

SCHÉMA VSTUPNÍCH OBVODŮ SDI COR47 PIR4501 R47 COR44 COR45 R44 R45 330R

V3.3SDI

PIU804

PIU803

31 PIU8031

PIU8021

PIR4 02

PIR4 01

V2.5

PIU8022

DESERIALIZER

C COC78 COC80 C COC83 C79 PIC750CC75 2 OC75 PIC760C76 2 OC76 PIC7 0CC77 2 OC77 PIC7802C78 PIC790C 2 OC79 PIC80 2C80 PIC810C81 2 OC81 PIC820CC82 2 OC82 PIC8302C83

PIC6902

COC69 C69

GND

4 PIU704 9 PIU709 12 PIU7012

17 PIU7017 1 PIU701

PIU705

15 PIU7015

PIU7010

PIU7011

V3.3SDI

DAP VEE VEE VEE VEE

CD AEC+ AEC-

SDO SDO

PCB Rule Net Class i i

PIR4301

V3.3SDI

C73 C74 PIC7302 COC73 PIC7402 COC74

V2.5

LMH0344SQ

PIU7016

PIU7013

GND

PIC70 1 100n PIC7101 100n

GND

SDI SDI

/CD PIU7014 14 MUTE 8 PIU708 MUTEREF 7 PIU707 BYPASS

PIU703

PIU702

COU7 U7

EQUALIZER

COC70 PIC70 2 C70 PIC7102 COC71 C71

V3.3SDI

NLDES0RESET DES_RESET NLDES0LOCK DES_LOCK PODES0LOCK DES_LOCK

RXCLKN RXCLKP

NLRX00N RX0_N NLRX00P RX0_P NLRX10N RX1_N NLRX10P RX1_P NLRX20N RX2_N NLRX20P RX2_P NLRX30N RX3_N NLRX30P RX3_P NLRX40N RX4_N NLRX40P RX4_P

GND

37R4

PIR4902

1u/25V

75R

PIR4901

PIC6802

COC68 C68

PIC6801

COR49 R49

1u/25V

PIC6702

COC67 C67

Net Class i

COR48 R48

RX0N RX0P RX1N RX1P RX2N RX2P RX3N RX3P RX4N RX4P

DES_DATA

3,9nH

PCB Rule i

CDSOD323-T05LC

COD4 D4

PIC6701

GND

PIL502

PIR4602

COL5 L5

75R

PIR4601

COR46 R46

PID401 PID402

GND

F

4.7u

GND

COL3 L3

4.7u

4.7u

GND

GND

GND

100n

4 5 PIX105

OUT OUT

100n

GND

GND

L4 COL4

100n

PIL402

100n

GND

COR33 R33

COR34 R34

GND

GND

GND

GND

3 8 15 PIU5015 25 PIU5025 30 PIU5030

VDD VDD VDD VDD VDD

PWDN0 PWDN1 PWDN2 PWDN3 PWDN

SEL_IN

IN2+ IN2-

GND GND

NC NC NC NC NC NC NC NC NC NC NC NC NC NC

LOS1 LOS2

OUT3+ OUT3-

OUT2+ OUT2-

OUT1+ OUT1-

OUT0+ OUT0-

DS10BR254TSQ/NOPB

PIU508

PIU503

14 PIU5014 V3.3FILT 35 PIU5035 34 PIU5034 33 PIU5033 32 PIU5032 38 PIU5038

PIR3402

OC58 PIC5702CC57 OC57 PIC1702CC17 OC17 PIC1802CC18 OC18 PIC5802CC58 4.7u 100n 100n 100n PIC5801 PIC5701 PIC1701 PIC1801

0R

6 7

PIU507

PIU506

COU5 U5 4 IN1+ 5 PIU505 IN1PIU504

XC6SLX150T-3FGG484C

MGTREFCLK1N_123 MGTREFCLK1P_123

F12 PIU10F12 E12 PIU10E12 GND

MGTREFCLK1N_101 MGTREFCLK1P_101

D11 PIU10D11 C11 PIU10C11

27 CK1_P 26 CK1_N

24 CK2_P 23 CK2_N

22 CK3_P 21 CK3_N

GND

PIU5041

PIU5016

16 41

PIU5039

PIU5040

40 39 31 PIU5031 20 PIU5020 19 PIU5019 18 PIU5018 17 PIU5017 13 PIU5013 12 PIU5012 11 PIU5011 10 PIU5010 9 PIU509 2 PIU502 1 PIU501

PIU5036

PIU5037

37 36

PIU5021

PIU5022

PIU5023

PIU5024

PIU5026

PIU5027

29 28 PIU5028 PIU5029

MGTTXN1_123 MGTTXP1_123

MGTTXN1_101 MGTTXP1_101

REFCK1_N B12 PIU10B12 MGTREFCLK0N_123 REFCK1_P A12 PIU10A12 MGTREFCLK0P_123

E9 PIU10E9

MGTRXN0_123 MGTRXP0_123

MGTRXN0_101 MGTRXP0_101

MGTRXN1_101 MGTAVTTRCAL_101 MGTRXP1_101 MGTAVTTRX_101 MGTAVTTRX_123 MGTRXN1_123 MGTAVTTTX_101 MGTRXP1_123 MGTAVTTTX_123 MGTTXN0_101 MGTRREF_101 MGTTXP0_101

MGTAVCC_101 MGTAVCC_123 MGTAVCCPLL0_101 MGTAVCCPLL0_123 MGTAVCCPLL1_101 MGTAVCCPLL1_123

MGTTXN0_123 MGTTXP0_123

PIR3302

D8 PIU10D8 D14 PIU10D14 A7 PIU10A7 A15 PIU10A15

E8 PIU10E8

E13 PIU10E13

D12 PIU10D12

B13 PIU10B13

B9 PIU10B9

E10 PIU10E10

C10 PIU10C10

COU1E U1E

49.9R REFCK0_N B10 PIU10B10 MGTREFCLK0N_101 REFCK0_P A10 PIU10A10 MGTREFCLK0P_101

PIR3301

PIR3401

V3.3FILT

REF156_P REF156_N

FERRITE

PIL401

PIX104

6 PIX106

VCC

COC55 PIC5602C56 COC56 PIC5 02C55 22u 100n PIC5 01 PIC5601

V3.3

156.25MHz

3 PIX103

OE

COX1 X1

PIC6102CC61 1 OC61 PIC620C2C62 OC62 PIX101 PIC6101100n PIC620110n

V3.3FILT

100n

GND GND GND GND GND GND GND GND GND GND GND

100n

C28 C29 C30 C31 C32 C33 C34 C35 C36 C37 C38 PIC250COC25 2C25PIC260COC26 2C26PIC270COC27 2C27 PIC280COC28 2 PIC290COC29 2 PIC30 COC30 2 PIC310COC31 2 PIC320COC32 2 PIC3 0COC33 2 PIC340COC34 2 PIC350COC35 2 PIC360COC36 2 PIC370COC37 2 PIC380COC38 2 PIC2501 PIC26014.7uPIC2701 PIC2801 PIC29100n 01 PIC30 1 PIC3100n 101 PIC3201 PIC3100n 01 PIC3401 PIC3100n 501 PIC3601 PIC3100n 701 PIC3801

GND GND GND

PIL302

FERRITE

PIL301

PIC2402 COC24 C24 PIC2401

V1.2

GTP TRANSCEIVERS

COC59 C59 PIC5902 PIC5901 100n COC60 C60 PIC6002 PIC6001 100n

COC53 C53 PIC5302 PIC5301 100n COC54 C54 PIC5402 PIC5401 100n

COC20 C20 PIC2002 PIC2001 100n COC21 C21 PIC2102 PIC2101 100n

POXAUI0DATA0XTX3P POXAUI0DATA0XTX3N POXAUI0DATA0XTX2P POXAUI0DATA0XTX2N POXAUI0DATA0XTX1P POXAUI0DATA0XTX1N POXAUI0DATA0XTX0P POXAUI0DATA0XTX0N POXAUI0DATA0XRX3P POXAUI0DATA0XRX3N POXAUI0DATA0XRX2P POXAUI0DATA0XRX2N POXAUI0DATA0XRX1P POXAUI0DATA0XRX1N POXAUI0DATA0XRX0P POXAUI0DATA0XRX0N POXAUI0DATA0REFCKP POXAUI0DATA0REFCKN POXAUI0DATA XAUI_DATA

REFCK_P REFCK_N

REFCK0_P REFCK0_N

REFCK1_P REFCK1_N

POFPGA0REFCLK0REFCLK0P POFPGA0REFCLK0REFCLK0N POFPGA0REFCLK FPGA_REFCLK

PCB Rule i

ClassName: Class_DIFF100R

REFCLK_N REFCLK_P

FPGA_REFCLK

XTX3N XTX3P

T3_N COC51 C51 PIC5102 PIC5101100n XTX3_N T3_P COC52 C52 PIC5202 PIC5201 100n XTX3_P

Net Class i

XTX1N XTX1P

T1_N COC47 C47 PIC4702 PIC4701100n XTX1_N T1_P COC48 C48 PIC4802 PIC4801 100n XTX1_P

XTX0N XTX0P XTX2N XTX2P

REFCK_FPGA_P REFCK_FPGA_N

A16 PIU10A16 B16 PIU10B16

A8 PIU10A8 B8 PIU10B8

B14 PIU10B14

A14 PIU10A14

B6 PIU10B6

XRX3N XRX3P

XRX1N XRX1P

XRX2N XRX2P

XRX0N XRX0P

REFCKN REFCKP

XAUI_DATA

T2_N COC49 C49 PIC4902 PIC4901100n XTX2_N T2_P COC50 C50 PIC5002 PIC5001 100n XTX2_P

T0_N COC45 C45 PIC4502 PIC4501100n XTX0_N T0_P COC46 C46 PIC4602 PIC4601 100n XTX0_P

A6 PIU10A6

D15 PIU10D15

R3_N COC43 C43 PIC4302 PIC4301100n XRX3_N R3_P COC44 C44 PIC4402 PIC4401 100n XRX3_P

R1_N COC39 C39 PIC3902 PIC3901100n XRX1_N R1_P COC40 C40 PIC4002 PIC4001 100n XRX1_P

R2_P COC41 C41 PIC4102 PIC4101100n XRX2_N R2_N COC42 C42 PIC4202 PIC4201 100n XRX2_P

R0_N COC22 C22 PIC2202 PIC2201100n XRX0_N R0_P COC23 C23 PIC2302 PIC2301 100n XRX0_P

C15 PIU10C15

D9 PIU10D9

C9 PIU10C9

D13 PIU10D13

C13 PIU10C13

D7 PIU10D7

C7 PIU10C7

REFCK_N REFCK_P

G SCHÉMA ZAPOJENÍ GTP TRANSCEIVERŮ

POXAUI0CONT0WIS0INTB POXAUI0CONT0WIS0INTA POXAUI0CONT0TX0ALARM POXAUI0CONT0TFPOUT POXAUI0CONT0TDAIN POXAUI0CONT0TCLKOUT POXAUI0CONT0RXLOS POXAUI0CONT0RX0ALARM POXAUI0CONT0RFPOUT POXAUI0CONT0RESET POXAUI0CONT0RDAOUT POXAUI0CONT0RCLKOUT POXAUI0CONT0MDIO POXAUI0CONT0MDC POXAUI0CONT0L0ALARM POXAUI0CONT XAUI_CONT

SFP_SDA

SFP_SCL

MDIO

MDC

POXAUI0DATA0XTX3P POXAUI0DATA0XTX3N POXAUI0DATA0XTX2P POXAUI0DATA0XTX2N POXAUI0DATA0XTX1P POXAUI0DATA0XTX1N POXAUI0DATA0XTX0P POXAUI0DATA0XTX0N POXAUI0DATA0XRX3P POXAUI0DATA0XRX3N POXAUI0DATA0XRX2P POXAUI0DATA0XRX2N POXAUI0DATA0XRX1P POXAUI0DATA0XRX1N POXAUI0DATA0XRX0P POXAUI0DATA0XRX0N POXAUI0DATA0REFCKP POXAUI0DATA0REFCKN POXAUI0DATA XAUI_DATA

T

T

T

T

TCLKOUT TDAIN TFPOUT

RCLKOUT RDAOUT RFPOUT

MDC MDIO RESET

TX_ALARM RX_ALARM WIS_INTB WIS_INTA

RXLOS L_ALARM

4k7

COR1 R1

PIR202

PIR201

4k7

COR2 R2

TCLKOUT TDAIN TFPOUT

RCLKOUT RDAOUT RFPOUT

MDC MDIO RESET_8486

TX_ALARM RX_ALARM TX_DISABLE WIS_INTA

RXLOS L_ALARM

SFP_SDA

PIR102

PIR101

V3.3 V3.3

PIR302

PIR301

4k7

COR3 R3

PIR402

PIR401

L2

PIPHY10L2

G1

PIPHY10G1

XAUIFILT

RXINCM

TCK TDI TDO TMS TRSTB

CRUFILT

CMUFILT

WIS_INTB WIS_INTA TXALARM SPLITLOOPN RXALARM RESETN PRTAD4 PRTAD3 PRTAD2 PRTAD1 PRTAD0 LPP_10B LP_16B LOPC LASI FORECEAIS EPCS AUTONEG

WREFCKP WREFCKN VREFCKP VREFCKN REFTERM REFSEL0 REFCKP REFCKN CLK64BP CLK64BN CLK64AP CLK64AN

VSC8486-STATUS-CONTROL VSC8486-11

PIPHY10M5

L5 PIPHY10L5 M4 PIPHY10M4 M3 PIPHY10M3 L4 PIPHY10L4 M5

GND GND

C12 PIC1302 COC13 C13 PIC1202 COC12 PIC1201 1u PIC1301 1u

TCLKOUT TDAIN TFPOUT

COPHY1D PHY1D J7 MDC K8 PIPHY10K8 MDIO H11 PIPHY10H11 MSTCODE0 H10 PIPHY10H10 MSTCODE1 C10 PIPHY10C10 RCLKOUT D9 PIPHY10D9 RDAOUT D8 PIPHY10D8 RFPOUT K7 PIPHY10K7 STWSCL L8 PIPHY10L8 STWSDA E10 PIPHY10E10 TCLKOUT D10 PIPHY10D10 TDAIN G11 PIPHY10G11 TFPOUT

RXINN RXINP TXDOUTN TXDOUTP

10G PHY

PIPHY10J7

4k7

COR4 R4

XRX0N XRX0P XRX1N XRX1P XRX2N XRX2P XRX3N XRX3P XTX0N XTX0P XTX1N XTX1P XTX2N XTX2P XTX3N XTX3P

VSC8486-DATA VSC8486-11

PIPHY10L12

L12 M12 PIPHY10M12 D12 PIPHY10D12 E12 PIPHY10E12 A9 PIPHY10A9 A10 PIPHY10A10 M10 PIPHY10M10 M9 PIPHY10M9 H12 PIPHY10H12 J12 PIPHY10J12 A12 PIPHY10A12 B12 PIPHY10B12 A6 PIPHY10A6 A7 PIPHY10A7

M6 PIPHY10M6

M7

COPHY1E PHY1E

PIPHY10M7

V3.3 V3.3

MDC MDIO SFP_TX_FAULT SFP_PRSNT RCLKOUT RDAOUT RFPOUT

XTX0_N XTX0_P XTX1_N XTX1_P XTX2_N XTX2_P XTX3_N XTX3_P XRX0_N XRX0_P XRX1_N XRX1_P XRX2_N XRX2_P XRX3_N XRX3_P

REFCK_P REFCK_N

SFP_SCL

MDIO

MDC

XAUI_CONT

PITS401

COTS4 TS4

PITS301

COTS3 TS3

PITS201

COTS2 TS2

PITS101

COTS1 TS1

REFCKP REFCKN

XRX0N XRX0P XRX1N XRX1P XRX2N XRX2P XRX3N XRX3P XTX0N XTX0P XTX1N XTX1P XTX2N XTX2P XTX3N XTX3P

XAUI_DATA

GND

PIC10 1 1u

COC10 PIC10 2 C10

GND

PIPHY10L11

K6 C6 PIPHY10C6 D4 PIPHY10D4 E5 PIPHY10E5 C5 PIPHY10C5 K4 PIPHY10K4 L7 PIPHY10L7 J8 PIPHY10J8 J9 PIPHY10J9 J10 PIPHY10J10 K9 PIPHY10K9 C9 PIPHY10C9 C11 PIPHY10C11 C8 PIPHY10C8 D7 PIPHY10D7 C7 PIPHY10C7 K10 PIPHY10K10 L11 PIPHY10K6

PIR1702

PIR1701

GND

4k7

R17 COR17 4k7

PIR1802

PIR1801

D1

330R

COR6 R6

PIR1902

R19 COR19 4k7 GND

PIR702

PIR701

RED

D2

330R

COR7 R7

V3.3

SFP_SCL SFP_SDA

PID10 COD1 PID201 COD2 PID102 PID20

PIR602

PIR601

V3.3

SFP

GREEN

PIR1901

4k7

R18 COR18 4k7

R16 COR16 4k7

GND

PIR1602

PIR1601

PIR1202

PIR1201

COR11 COR12 R11 R12

V3.3

PIR1 02

PIR1 01

GND

ClassName: Class_DIFF100R

V3.3 V3.3

GND

SFP_RX_LOS L_ALARM

RX_ALARM RESET_8486

PIC1101

100n

GND

GND

16

PIJP1016

VccT

VccR

COJP1A JP1A PIJP1015

15

SFP+

SFP_SCL SFP_SDA SFP_PRSNT SFP_RX_LOS SFP_TX_FAULT

TX_DISABLE

3 7 5 PIJP105 4 PIJP104 6 PIJP106 8 PIJP108 2 PIJP102

COR10 R10 PIR1001 COR13 R13 PIR1301 COR14 R14 PIR1401 COR15 R15 PIR1501

COR5PIR501 R5 COR8PIR801 R8 COR9PIR901 R9

VeeT VeeT VeeT

RS1 (VeeR) VeeR VeeR VeeR

Tx_DISABLE RS0 (RATE_SELECT) SCL (MOD-DEF1) SDA (MOD-DEF2) MOD_ABS (MOD-DEF0) Rx_LOS Tx_FAULT

4k7 4k7 4k7 PIR1402 4k7 PIR1502 PIR1302

PIR1002

V3.3 4k7 4k7 PIR802 4k7 PIR902 PIR502

SFP+

PIJP107

PIJP103

PCB Rule i PCB Rule RXIN_N 12 i PIJP1012 RDRXIN_P PCB Rule 13 PIJP1013 RD+ i PCB Rule TXOUT_N 19 i PIJP1019 TDTXOUT_P 18 PIJP1018 TD+

GND

COC8 PIC902 C9 COC9 PIC802 C8 PIC801 100n PIC901 22u

GND

COC3 PIC402 C4 COC4 PIC302 C3 PIC301 100n PIC401 22u GND

PIL202

4.7uH COC7 PIC702 C7

PIL201

COL2 L2

GND

COC6 PIC602 C6 PIC601 100n PIC701 22u

V3.3

GND

PIL102

4.7uH

COL1 L1 PIL101

COC1 PIC202 C2 COC2 PIC102 C1 PIC101 100n PIC201 22u

Net Class i Net Class i Net Class Net Class i i

POSFP0CONT0SFP0SDA POSFP0CONT0SFP0SCL POSFP0CONT SFP_CONT

COC11 C11 PIC1102

TX_DISABLE WIS_INTA TX_ALARM

A1 B1 PIPHY10B1 C3 PIPHY10C3 D3 PIPHY10D3 B4 PIPHY10B4 D6 PIPHY10D6 A4 REFCK_P PIPHY10A4 A3 REFCK_N PIPHY10A3 F3 PIPHY10F3 G3 PIPHY10G3 J3 PIPHY10J3 K3 PIPHY10K3 PIPHY10A1

D11 PIPHY10D11

PIPHY10J2

J2

PIPHY10D1

PIPHY10E1

COC5 PIC502 C5 PIC501 100n

TXOUT_N TXOUT_P

E1 D1

J1

PIPHY10J1

RXIN_N RXIN_P

K1 PIPHY10K1

V3.3

H ZAPOJENÍ 10GB PHY

9 10 11 PIJP1011 14 PIJP1014

1 17 20 PIJP1020 GND

PIJP1017

PIJP101

PIJP1010

PIJP109

POFPGA0CONF POFPGA0CONF0MOSI POFPGA0CONF0DIN POFPGA0CONF0CSO0B POFPGA0CONF0CCLK FPGA_CONF

PODES0DATA6 PODES0DATA60RXCLKP PODES0DATA60RXCLKN PODES0DATA60RX4P PODES0DATA60RX4N PODES0DATA60RX3P PODES0DATA60RX3N PODES0DATA60RX2P PODES0DATA60RX2N PODES0DATA60RX1P PODES0DATA60RX1N PODES0DATA60RX0P PODES0DATA60RX0N DES_DATA6

PODES0DATA5 PODES0DATA50RXCLKP PODES0DATA50RXCLKN PODES0DATA50RX4P PODES0DATA50RX4N PODES0DATA50RX3P PODES0DATA50RX3N PODES0DATA50RX2P PODES0DATA50RX2N PODES0DATA50RX1P PODES0DATA50RX1N PODES0DATA50RX0P PODES0DATA50RX0N DES_DATA5

PODES0DATA40RXCLKP PODES0DATA40RXCLKN PODES0DATA40RX4P PODES0DATA40RX4N PODES0DATA40RX3P PODES0DATA40RX3N PODES0DATA40RX2P PODES0DATA40RX2N PODES0DATA40RX1P PODES0DATA40RX1N PODES0DATA40RX0P PODES0DATA40RX0N PODES0DATA4 DES_DATA4

PODES0DATA3 PODES0DATA30RXCLKP PODES0DATA30RXCLKN PODES0DATA30RX4P PODES0DATA30RX4N PODES0DATA30RX3P PODES0DATA30RX3N PODES0DATA30RX2P PODES0DATA30RX2N PODES0DATA30RX1P PODES0DATA30RX1N PODES0DATA30RX0P PODES0DATA30RX0N DES_DATA3

PODES0DATA2 PODES0DATA20RXCLKP PODES0DATA20RXCLKN PODES0DATA20RX4P PODES0DATA20RX4N PODES0DATA20RX3P PODES0DATA20RX3N PODES0DATA20RX2P PODES0DATA20RX2N PODES0DATA20RX1P PODES0DATA20RX1N PODES0DATA20RX0P PODES0DATA20RX0N DES_DATA2

MOSI DIN CSO_B CCLK

FPGA_CONF

RX0N RX0P RX1N RX1P RX2N RX2P RX3N RX3P RX4N RX4P RXCLKN RXCLKP

DES_DATA

RX0N RX0P RX1N RX1P RX2N RX2P RX3N RX3P RX4N RX4P RXCLKN RXCLKP

DES_DATA

RX0N RX0P RX1N RX1P RX2N RX2P RX3N RX3P RX4N RX4P RXCLKN RXCLKP

DES_DATA

RX0N RX0P RX1N RX1P RX2N RX2P RX3N RX3P RX4N RX4P RXCLKN RXCLKP

DES_DATA

RX0N RX0P RX1N RX1P RX2N RX2P RX3N RX3P RX4N RX4P RXCLKN RXCLKP

DES_DATA

MOSI DIN CSO_B CCLK

RX06_N RX06_P RX16_N RX16_P RX26_N RX26_P RX36_N RX36_P RX46_N RX46_P RXCLK6_N RXCLK6_P

RX05_N RX05_P RX15_N RX15_P RX25_N RX25_P RX35_N RX35_P RX45_N RX45_P RXCLK5_N RXCLK5_P

RX04_N RX04_P RX14_N RX14_P RX24_N RX24_P RX34_N RX34_P RX44_N RX44_P RXCLK4_N RXCLK4_P

RX03_N RX03_P RX13_N RX13_P RX23_N RX23_P RX33_N RX33_P RX43_N RX43_P RXCLK3_N RXCLK3_P

RX02_N RX02_P RX12_N RX12_P RX22_N RX22_P RX32_N RX32_P RX42_N RX42_P RXCLK2_N RXCLK2_P

RX01_N RX01_P RX11_N RX11_P RX21_N RX21_P RX31_N RX31_P RX41_N RX41_P RXCLK1_N RXCLK1_P F18 F19 PIU10F19 H16 PIU10H16 H17 PIU10H17 B21 PIU10B21 B22 PIU10B22 J16 PIU10J16 J17 PIU10J17 C20 PIU10C20 C22 PIU10C22 L15 PIU10L15 K16 PIU10K16 D21 PIU10D21 D22 PIU10D22 G19 PIU10G19 F20 PIU10F20 H18 PIU10H18 H19 PIU10H19 F21 PIU10F21 F22 PIU10F22 E20 PIU10E20 E22 PIU10E22 J19 PIU10J19 H20 PIU10H20 K19 PIU10K19 K18 PIU10K18 G20 PIU10G20 G22 PIU10G22 K17 PIU10K17 L17 PIU10L17 H21 PIU10H21 H22 PIU10H22 K20 PIU10K20 L19 PIU10L19 J20 PIU10J20 J22 PIU10J22 M20 PIU10M20 M19 PIU10M19 K21 PIU10K21 K22 PIU10K22 P20 PIU10P20 N19 PIU10N19 L20 PIU10L20 L22 PIU10L22 M21 PIU10M21 M22 PIU10M22 N20 PIU10N20 N22 PIU10N22 P21 PIU10P21 P22 PIU10P22 R20 PIU10R20 R22 PIU10R22 T21 PIU10T21 T22 PIU10T22 U20 PIU10U20 U22 PIU10U22 V21 PIU10V21 V22 PIU10V22 W20 PIU10W20 W22 PIU10W22 Y21 PIU10Y21 Y22 PIU10Y22 P19 PIU10P19 R19 PIU10R19 M16 PIU10M16 N15 PIU10N15 U19 PIU10U19 T20 PIU10T20 N16 PIU10N16 P16 PIU10P16 M17 PIU10M17 M18 PIU10M18 R15 PIU10R15 R16 PIU10R16 P17 PIU10P17 P18 PIU10P18 R17 PIU10R17 T17 PIU10T17 T19 PIU10T19 T18 PIU10T18 V19 PIU10V19 V20 PIU10V20 PIU10F18

GND DES_LOCK4 SMB_CS4

V3.3

RX04_N RX04_P

RX05_N RX05_P RX25_N RX25_P RX35_N RX35_P RX45_N RX45_P RX14_N RX14_P RX24_N RX24_P RX34_N RX34_P RX44_N RX44_P RX15_P RX15_N

RXCLK6_N RXCLK6_P RXCLK4_N RXCLK4_P RXCLK5_N RXCLK5_P

RX26_P RX26_N RX46_P RX46_N RX36_P RX36_N

RX16_N RX16_P DES_LOCK6

SMB_CS5 SMB_CS6

LED5 LED4 DES_RESET LED1 SMB_SDA DES_LOCK5 RX06_P RX06_N LED3 LED2

LED6

SMB_SCK

10G_LINK 10G_ACT

Version ID: "0001" (P18 P17 R16 T17)

IO_L1P_A25_1 IO_L1N_A24_VREF_1 IO_L9P_1 IO_L9N_1 IO_L10P_1 IO_L10N_1 IO_L19P_1 IO_L19N_1 IO_L20P_1 IO_L20N_1 IO_L21P_1 IO_L21N_1 IO_L28P_1 IO_L28N_VREF_1 IO_L29P_A23_M1A13_1 IO_L29N_A22_M1A14_1 IO_L30P_A21_M1RESET_1 IO_L30N_A20_M1A11_1 IO_L31P_A19_M1CKE_1 IO_L31N_A18_M1A12_1 IO_L32P_A17_M1A8_1 IO_L32N_A16_M1A9_1 IO_L33P_A15_M1A10_1 IO_L33N_A14_M1A4_1 IO_L34P_A13_M1WE_1 IO_L34N_A12_M1BA2_1 IO_L35P_A11_M1A7_1 IO_L35N_A10_M1A2_1 IO_L36P_A9_M1BA0_1 IO_L36N_A8_M1BA1_1 IO_L37P_A7_M1A0_1 IO_L37N_A6_M1A1_1 IO_L38P_A5_M1CLK_1 IO_L38N_A4_M1CLKN_1 IO_L39P_M1A3_1 IO_L39N_M1ODT_1 IO_L40P_GCLK11_M1A5_1 IO_L40N_GCLK10_M1A6_1 IO_L41P_GCLK9_IRDY1_M1RASN_1 IO_L41N_GCLK8_M1CASN_1 IO_L42P_GCLK7_M1UDM_1 IO_L42N_GCLK6_TRDY1_M1LDM_1 IO_L43P_GCLK5_M1DQ4_1 IO_L43N_GCLK4_M1DQ5_1 IO_L44P_A3_M1DQ6_1 IO_L44N_A2_M1DQ7_1 IO_L45P_A1_M1LDQS_1 IO_L45N_A0_M1LDQSN_1 IO_L46P_FCS_B_M1DQ2_1 IO_L46N_FOE_B_M1DQ3_1 IO_L47P_FWE_B_M1DQ0_1 IO_L47N_LDC_M1DQ1_1 IO_L48P_HDC_M1DQ8_1 IO_L48N_M1DQ9_1 IO_L49P_M1DQ10_1 IO_L49N_M1DQ11_1 IO_L50P_M1UDQS_1 IO_L50N_M1UDQSN_1 IO_L51P_M1DQ12_1 IO_L51N_M1DQ13_1 IO_L52P_M1DQ14_1 IO_L52N_M1DQ15_1 IO_L53P_1 IO_L53N_VREF_1 IO_L58P_1 IO_L58N_1 IO_L59P_1 IO_L59N_1 IO_L60P_1 IO_L60N_1 IO_L61P_1 IO_L61N_1 IO_L70P_1 IO_L70N_1 IO_L71P_1 IO_L71N_1 IO_L72P_1 IO_L72N_1 IO_L73P_1 IO_L73N_1 IO_L74P_AWAKE_1 IO_L74N_DOUT_BUSY_1

XC6SLX150T-3FGG484C

BANK 1

COU1B U1B

COU1C U1C IO_L1P_CCLK_2 IO_L1N_M0_CMPMISO_2 IO_L2P_CMPCLK_2 IO_L2N_CMPMOSI_2 IO_L3P_D0_DIN_MISO_MISO1_2 IO_L3N_MOSI_CSI_B_MISO0_2 IO_L4P_2 IO_L4N_VREF_2 IO_L5P_2 IO_L5N_2 IO_L6P_2 IO_L6N_2 IO_L12P_D1_MISO2_2 IO_L12N_D2_MISO3_2 IO_L13P_M1_2 IO_L13N_D10_2 IO_L14P_D11_2 IO_L14N_D12_2 IO_L15P_2 IO_L15N_2 IO_L16P_2 IO_L16N_VREF_2 IO_L17P_2 IO_L17N_2 IO_L18P_2 IO_L18N_2 IO_L19P_2 IO_L19N_2 IO_L20P_2 IO_L20N_2 IO_L21P_2 IO_L21N_2 IO_L22P_2 IO_L22N_2 IO_L23P_2 IO_L23N_2 IO_L29P_GCLK3_2 IO_L29N_GCLK2_2 IO_L30P_GCLK1_D13_2 IO_L30N_GCLK0_USERCCLK_2 IO_L31P_GCLK31_D14_2 IO_L31N_GCLK30_D15_2 IO_L32P_GCLK29_2 IO_L32N_GCLK28_2 IO_L40P_2 IO_L40N_2 IO_L41P_2 IO_L41N_VREF_2 IO_L42P_2 IO_L42N_2 IO_L43P_2 IO_L43N_2 IO_L44P_2 IO_L44N_2 IO_L45P_2 IO_L45N_2 IO_L46P_2 IO_L46N_2 IO_L47P_2 IO_L47N_2 IO_L48P_D7_2 IO_L48N_RDWR_B_VREF_2 IO_L49P_D3_2 IO_L49N_D4_2 IO_L50P_2 IO_L50N_2 IO_L57P_2 IO_L57N_2 IO_L58P_2 IO_L58N_2 IO_L59P_2 IO_L59N_2 IO_L60P_2 IO_L60N_2 IO_L62P_D5_2 IO_L62N_D6_2 IO_L63P_2 IO_L63N_2 IO_L64P_D8_2 IO_L64N_D9_2 IO_L65P_INIT_B_2 IO_L65N_CSO_B_2 XC6SLX150T-3FGG484C

BANK 2

PODES0DATA1 PODES0DATA10RXCLKP PODES0DATA10RXCLKN PODES0DATA10RX4P PODES0DATA10RX4N PODES0DATA10RX3P PODES0DATA10RX3N PODES0DATA10RX2P PODES0DATA10RX2N PODES0DATA10RX1P PODES0DATA10RX1N PODES0DATA10RX0P PODES0DATA10RX0N DES_DATA1

RX0N RX0P RX1N RX1P RX2N RX2P RX3N RX3P RX4N RX4P RXCLKN RXCLKP Y20 AA21 PIU10AA21 V17 PIU10V17 W18 PIU10W18 AA20 PIU10AA20 AB20 PIU10AB20 U16 PIU10U16 V15 PIU10V15 W17 PIU10W17 Y18 PIU10Y18 AA14 PIU10AA14 AB14 PIU10AB14 R13 PIU10R13 T14 PIU10T14 Y19 PIU10Y19 AB19 PIU10AB19 AA18 PIU10AA18 AB18 PIU10AB18 Y17 PIU10Y17 AB17 PIU10AB17 U14 PIU10U14 U13 PIU10U13 Y16 PIU10Y16 W15 PIU10W15 V13 PIU10V13 W13 PIU10W13 AA16 PIU10AA16 AB16 PIU10AB16 W14 PIU10W14 Y14 PIU10Y14 Y15 PIU10Y15 AB15 PIU10AB15 R11 PIU10R11 T11 PIU10T11 T15 PIU10T15 U15 PIU10U15 T12 PIU10T12 U12 PIU10U12 Y13 PIU10Y13 AB13 PIU10AB13 AA12 PIU10AA12 AB12 PIU10AB12 Y11 PIU10Y11 AB11 PIU10AB11 W12 PIU10W12 Y12 PIU10Y12 AA10 PIU10AA10 AB10 PIU10AB10 V11 PIU10V11 W11 PIU10W11 Y9 PIU10Y9 AB9 PIU10AB9 W10 PIU10W10 Y10 PIU10Y10 AA8 PIU10AA8 AB8 PIU10AB8 T10 PIU10T10 U10 PIU10U10 Y7 PIU10Y7 AB7 PIU10AB7 W9 PIU10W9 Y8 PIU10Y8 AA6 PIU10AA6 AB6 PIU10AB6 U9 PIU10U9 V9 PIU10V9 T8 PIU10T8 U8 PIU10U8 V7 PIU10V7 W8 PIU10W8 R9 PIU10R9 R8 PIU10R8 W6 PIU10W6 Y6 PIU10Y6 Y5 PIU10Y5 AB5 PIU10AB5 AA4 PIU10AA4 AB4 PIU10AB4 T7 PIU10T7 U6 PIU10U6 Y4 PIU10Y4 AA3 PIU10AA3 PIU10Y20

V3.3

CSO_B

RX21_N RX21_P RX31_N RX31_P RX41_N RX41_P

RX01_N RX01_P RX42_N RX42_P RX11_N RX11_P

RX22_N RX22_P RX02_N RX02_P RX32_N RX32_P

RX12_N RX12_P

RXCLK3_N RXCLK3_P RXCLK2_N RXCLK2_P RXCLK1_N RXCLK1_P

RX13_N RX13_P RX33_N RX33_P RX23_N RX23_P

DES_LOCK1 SMB_CS2 SMB_CS1 RX03_N RX03_P

SMB_CS3 DES_LOCK2 RX43_N RX43_P

DES_LOCK3 DIN MOSI

CCLK

PIR1 201

COR112 R112 4k7

PIR1 20

V3.3

GND

COR92 R92

COR94 R94

PIR9501

PIR9601

PIR9701

COR99 R99

COD18 D18

POSMB0SDA SMB_SDA POSMB0SCK SMB_SCK

POSMB0CS6 SMB_CS6 POSMB0CS5 SMB_CS5 SMB_CS4 POSMB0CS4 POSMB0CS3 SMB_CS3 POSMB0CS2 SMB_CS2 POSMB0CS1 SMB_CS1

PODES0LOCK6 DES_LOCK6 PODES0LOCK5 DES_LOCK5 PODES0LOCK4 DES_LOCK4 PODES0LOCK3 DES_LOCK3 PODES0LOCK2 DES_LOCK2 PODES0LOCK1 DES_LOCK1

DES_RESET PODES0RESET

GREEN

PID1802

GREEN

PID1702

GREEN

PID1602

GREEN

PID1502

GREEN

PID1402

GREEN

PID1302

GREEN

PID1202

YELLOW

PID1102

TS27 COTS27 SMB_SCK

PITS2701

R111 COR111 4k7

PIR1 101

PITS2601

PIR1 0 1

PIR1 02

V3.3 R110 COR110 4k7

PIR1 0 2

V3.3

COR109 R109 4k7

TS26 COTS26 SMB_SDA

SMB_SDA SMB_SCK

SMB_CS6 SMB_CS5 SMB_CS4 SMB_CS3 SMB_CS2 SMB_CS1

PIR10901

PIR10902

V3.3

LED1

LED6

LED5

LED4

LED3

LED2

10G_LINK

10G_ACT

DES_LOCK6 DES_LOCK5 DES_LOCK4 DES_LOCK3 DES_LOCK2 DES_LOCK1

DES_RESET

PIR9901 PID1801

330R

PIR9902

COD17 D17

COD16 D16 PID1601

COD15 D15 PID1501

COD14 D14 PID1401

PIR9801 PID1701

330R

PIR9802

330R COR98 R98

PIR9702

330R COR97 R97

PIR9602

330R COR96 R96

PIR9502

COD13 D13

PIR9401 PID1301

330R COR95 R95

PIR9402

V3.3SDI

COD12

D12 PIR9301 PID1201

330R

PIR9302

COD11

D11 PIR9201 PID1101

330R COR93 R93

PIR9202

V3.3

Front LED's

T

DES_DATA

T

I FPGA ZAPOJENÍ BANKŮ 1 A 2

FPGA_REFCLK POFPGA0REFCLK0REFCLK0P POFPGA0REFCLK0REFCLK0N POFPGA0REFCLK

POXAUI0CONT POXAUI0CONT0WIS0INTB POXAUI0CONT0WIS0INTA POXAUI0CONT0TX0ALARM POXAUI0CONT0TFPOUT POXAUI0CONT0TDAIN POXAUI0CONT0TCLKOUT POXAUI0CONT0RXLOS POXAUI0CONT0RX0ALARM POXAUI0CONT0RFPOUT POXAUI0CONT0RESET POXAUI0CONT0RDAOUT POXAUI0CONT0RCLKOUT POXAUI0CONT0MDIO POXAUI0CONT0MDC POXAUI0CONT0L0ALARM XAUI_CONT

POSFP0CONT0SFP0SDA POSFP0CONT0SFP0SCL POSFP0CONT SFP_CONT

PORS4220RO PORS4220DI PORS422 RS422

POI2C POI2C0I2C0SDA POI2C0I2C0SCL I2C

POAUDIO0SCKI POAUDIO0LRCK POAUDIO0FMT POAUDIO0DOUT POAUDIO0BCK POAUDIO AUDIO

RO DI

I2C_SDA I2C_SCL

SCKI LRCK FMT DOUT BCK

SFP_SCL SFP_SDA

REFCLK_P REFCLK_N

FPGA_REFCLK

TCLKOUT TDAIN TFPOUT

RCLKOUT RDAOUT RFPOUT

WIS_INTA WIS_INTB

L_ALARM RX_ALARM TX_ALARM RXLOS

MDC MDIO RESET

XAUI_CONT

SFP

POTEMP0ALERT TEMP_ALERT

RS422

I2C

AUDIO

REFCK_10G_P REFCK_10G_N

10G_TCLKO 10G_TDAIN 10G_TFPO

10G_RCLKO 10G_RDAO 10G_RFPO

10G_INTA 10G_INTB

10G_L_AL 10G_RX_AL 10G_TX_AL 10G_RXLOS

10G_MDC 10G_MDIO 10G_RESET

SFP_SCL SFP_SDA

TEMP_ALERT

RO DI

I2C_SDA I2C_SCL

ADC_SCKI ADC_LRCK ADC_FMT ADC_DOUT ADC_BCK

IO_L1P_3 IO_L1N_VREF_3 IO_L2P_3 IO_L2N_3 IO_L7P_3 IO_L7N_3 IO_L8P_3 IO_L8N_3 IO_L9P_3 IO_L9N_3 IO_L10P_3 IO_L10N_3 IO_L23P_3 IO_L23N_3 IO_L24P_3 IO_L24N_3 IO_L25P_3 IO_L25N_3 IO_L26P_3 IO_L26N_3 IO_L31P_3 IO_L31N_VREF_3 IO_L32P_M3DQ14_3 IO_L32N_M3DQ15_3 IO_L33P_M3DQ12_3 IO_L33N_M3DQ13_3 IO_L34P_M3UDQS_3 IO_L34N_M3UDQSN_3 IO_L35P_M3DQ10_3 IO_L35N_M3DQ11_3 IO_L36P_M3DQ8_3 IO_L36N_M3DQ9_3 IO_L37P_M3DQ0_3 IO_L37N_M3DQ1_3 IO_L38P_M3DQ2_3 IO_L38N_M3DQ3_3 IO_L39P_M3LDQS_3 IO_L39N_M3LDQSN_3 IO_L40P_M3DQ6_3 IO_L40N_M3DQ7_3 IO_L41P_GCLK27_M3DQ4_3 IO_L41N_GCLK26_M3DQ5_3 IO_L42P_GCLK25_TRDY2_M3UDM_3 IO_L42N_GCLK24_M3LDM_3 IO_L43P_GCLK23_M3RASN_3 IO_L43N_GCLK22_IRDY2_M3CASN_3 IO_L44P_GCLK21_M3A5_3 IO_L44N_GCLK20_M3A6_3 IO_L45P_M3A3_3 IO_L45N_M3ODT_3 IO_L46P_M3CLK_3 IO_L46N_M3CLKN_3 IO_L47P_M3A0_3 IO_L47N_M3A1_3 IO_L48P_M3BA0_3 IO_L48N_M3BA1_3 IO_L49P_M3A7_3 IO_L49N_M3A2_3 IO_L50P_M3WE_3 IO_L50N_M3BA2_3 IO_L51P_M3A10_3 IO_L51N_M3A4_3 IO_L52P_M3A8_3 IO_L52N_M3A9_3 IO_L53P_M3CKE_3 IO_L53N_M3A12_3 IO_L54P_M3RESET_3 IO_L54N_M3A11_3 IO_L55P_M3A13_3 IO_L55N_M3A14_3 IO_L57P_3 IO_L57N_VREF_3 IO_L58P_3 IO_L58N_3 IO_L59P_3 IO_L59N_3 IO_L60P_3 IO_L60N_3 IO_L80P_3 IO_L80N_3 IO_L81P_3 IO_L81N_3 IO_L82P_3 IO_L82N_3 IO_L83P_3 IO_L83N_VREF_3

XC6SLX150T-3FGG484C

BANK 3

COU1D U1D R7

PIU10T6

T6 T5 PIU10T5 V5 PIU10V5 V3 PIU10V3 P5 PIU10P5 P4 PIU10P4 AA2 PIU10AA2 AA1 PIU10AA1 N6 PIU10N6 N7 PIU10N7 U4 PIU10U4 T4 PIU10T4 P6 PIU10P6 P7 PIU10P7 T3 PIU10T3 R4 PIU10R4 M7 PIU10M7 M8 PIU10M8 Y2 PIU10Y2 Y1 PIU10Y1 W3 PIU10W3 W1 PIU10W1 V2 PIU10V2 V1 PIU10V1 U3 PIU10U3 U1 PIU10U1 T2 PIU10T2 T1 PIU10T1 R3 PIU10R3 R1 PIU10R1 P2 PIU10P2 P1 PIU10P1 N3 PIU10N3 N1 PIU10N1 M2 PIU10M2 M1 PIU10M1 L3 PIU10L3 L1 PIU10L1 P3 PIU10P3 N4 PIU10N4 M5 PIU10M5 M4 PIU10M4 M3 PIU10M3 L4 PIU10L4 M6 PIU10M6 L6 PIU10L6 K4 PIU10K4 K3 PIU10K3 K2 PIU10K2 K1 PIU10K1 J3 PIU10J3 J1 PIU10J1 K6 PIU10K6 K5 PIU10K5 H2 PIU10H2 H1 PIU10H1 J4 PIU10J4 H3 PIU10H3 G3 PIU10G3 G1 PIU10G1 F2 PIU10F2 F1 PIU10F1 E3 PIU10E3 E1 PIU10E1 J6 PIU10J6 H5 PIU10H5 K7 PIU10K7 K8 PIU10K8 H4 PIU10H4 G4 PIU10G4 D2 PIU10D2 D1 PIU10D1 F3 PIU10F3 E4 PIU10E4 H6 PIU10H6 G7 PIU10G7 J7 PIU10J7 H8 PIU10H8 F5 PIU10F5 G6 PIU10G6 C1 PIU10C1 B1 PIU10B1

Y3 PIU10Y3

W4 PIU10W4

P8 PIU10P8

PIU10R7

ADC_DOUT ADC_BCK

ADC_SCKI ADC_FMT

ADC_LRCK

RO I2C_SDA I2C_SCL

DI TEMP_ALERT

DIP5 DIP2 DIP4 DIP3 DIP1 DIP0

DIP6 DIP7 FPGA_GCLK_P FPGA_GCLK_N

LED7

P4 P3 P6 P7 P10 P11 P13 P14 LED15 LED14 LED12 LED13 LED9 LED10

P16 LED11

P12 P15

LED8 P1 P2

P9

P8 P5

GND

GPIO

COP4 P4 P1PIP401 1 P3PIP403 3 P5PIP405 5 P7PIP407 7 P9PIP409 9 P11 PIP4011 11 P13 PIP4013 13 P15 PIP4015 15 PIP4017 17 PIP4019 19 GND

P2 2 PIP402 P4 4 PIP404 P6 6 PIP406 P8 8 PIP408 P10 PIP4010 10 P12 12 PIP4012 P14 14 PIP4014 P16 PIP4016 16 18 PIP4018 20 PIP4020

PIC27202

13 PIS2013

4 PIS204

15

PIS2015

COU1A U1A

GND

C3 D3

PIU10B2

PIU10D5

D5 B2 A2 PIU10A2 E5 PIU10E5 E6 PIU10E6 B3 PIU10B3 A3 PIU10A3 C4 PIU10C4 A4 PIU10A4 F7 PIU10F7 F8 PIU10F8 C5 PIU10C5 A5 PIU10A5 G8 PIU10G8 F9 PIU10F9 H10 PIU10H10 H11 PIU10H11 G9 PIU10G9 F10 PIU10F10 H12 PIU10H12 G11 PIU10G11 F14 PIU10F14 F15 PIU10F15 E16 PIU10E16 F16 PIU10F16 H13 PIU10H13 G13 PIU10G13 H14 PIU10H14 G15 PIU10G15 C17 PIU10C17 A17 PIU10A17 G16 PIU10G16 F17 PIU10F17 D18 PIU10D18 D19 PIU10D19 B18 PIU10B18 A18 PIU10A18 C19 PIU10C19 A19 PIU10A19 B20 PIU10B20 A20 PIU10A20 D17 PIU10D17 C18 PIU10C18

D4 PIU10D4

PIU10D3

PIU10C3

DIP0 DIP1 DIP2 DIP3 DIP4 DIP5 DIP6 DIP7

4k7

IO_L1P_HSWAPEN_0 IO_L1N_VREF_0 IO_L2P_0 IO_L2N_0 IO_L3P_0 IO_L3N_0 IO_L4P_0 IO_L4N_0 IO_L5P_0 IO_L5N_0 IO_L6P_0 IO_L6N_0 IO_L7P_0 IO_L7N_0 IO_L8P_0 IO_L8N_VREF_0 IO_L32P_0 IO_L32N_0 IO_L33P_0 IO_L33N_0 IO_L34P_GCLK19_0 IO_L34N_GCLK18_0 IO_L35P_GCLK17_0 IO_L35N_GCLK16_0 IO_L36P_GCLK15_0 IO_L36N_GCLK14_0 IO_L37P_GCLK13_0 IO_L37N_GCLK12_0 IO_L38P_0 IO_L38N_VREF_0 IO_L49P_0 IO_L49N_0 IO_L50P_0 IO_L50N_0 IO_L51P_0 IO_L51N_0 IO_L62P_0 IO_L62N_VREF_0 IO_L63P_SCP7_0 IO_L63N_SCP6_0 IO_L64P_SCP5_0 IO_L64N_SCP4_0 IO_L65P_SCP3_0 IO_L65N_SCP2_0 IO_L66P_SCP1_0 IO_L66N_SCP0_0

PIR8301 PIR8701 PIR8401 PIR8 01 PIR8501 PIR8901 PIR8601 PIR90 1

PIR8302 PIR8702 PIR8402 PIR8 02 PIR8502 PIR8902 PIR8602 PIR90 2

XC6SLX150T-3FGG484C

SW DIP-8

PIS2011

PIS206

12 11 10 PIS2010 9 PIS209 PIS2012

PIS205

5 6 7 PIS207 8 PIS208

14 PIS2014

16 PIS2016

2

3 PIS203

PIR10801

330R

PIR10802

10G_INTA 10G_L_AL 10G_TCLKO SFP_SCL SFP_SDA

PIR10701

330R COR108 R108

PIR10702

10G_RX_AL

PIR10601

330R COR107 R107

PIR10602

COD24

COD23 D23

PID2301

COD22 D22

PID2201

COD21

D21 PID2101

COD20

D20 PID2001

COD19

D19 PID1901

YELLOW

RED

PID2302

RED

PID2202

RED

PID2102

RED

PID2002

RED

PID1902

COD27 D27

PID2701

COD26

D26 PID2601

COD25

D25 PID2501

YELLOW

PID2702

YELLOW

PID2602

YELLOW

PID2502

D24 PID2402 PIR10501 PID2401

330R COR106 R106

PIR10502

10G_RCLKO 10G_RDAO 10G_RFPO 10G_TX_AL 10G_TDAIN

PIR10401

330R COR105 R105

PIR10402

COR104 R104

330R

PIR10301

COR103 R103 PIR10302

REFCK_10G_P REFCK_10G_N

10G_INTB

PIR10201

330R

PIR10202

10G_TFPO 10G_RXLOS

PIR10101

330R COR102 R102

PIR10102

330R COR101 R101

PIR10001

COR100 R100

PIR10002

V3.3

10G_MDC 10G_MDIO 10G_RESET

GND

4 FPGA_GCLK_P OUT PIX204 5 FPGA_GCLK_N OUT PIX205

6 VCC PIX206

COR83 R84 COR84 R85 COR85 R86 COR86 V3.3 R83 COR87 COR88 COR89 COR90 R87 R88 R89 R90

100MHz

GND

PIS202

COS2 S2

GND

10nPIX203 3

1 PIS201

GND

100n

COX2 X2 1 PIX201 OE

COC271 PIC27 01 COC272 PIC27101 C271 C272

PIC27102

V3.3

BANK 0

LED15

LED14

LED13

LED12

LED11

LED10

LED9

LED8

LED7

J FPGA ZAPOJENÍ BANKŮ 0 A 3

PIL1002

2

PIU1602

PICON204

4 3 PICON203 2 PICON202 1 PICON201

GND

AUDIO IN

4 3 2 1

COCON2 CON2

GND

AGND

PIC23701

PIC23702

COC237 C237 1u

PIC23601

COC236 C236 1u

PIC23602

GND

IN

COU16 U16

COC228 PIC2 902 C229 COC229 PIC230 1 COC230 PIC2 802 C228 C230 PIC2 801 4.7u/25VPIC2 901 4.7u/25VPIC230 2 100n

4.7uH

PIL1001

VINPUT COL10 L10

PIU1601

PIR7902

PIR8002

100R

PIR8001

100R COR80 R80

PIR7901

COR79 R79

GND

3 4 PIU1604 5 PIU1605

PIU1603

TLV70450

OUT NC NC

GND

1

PITS1801

AGND

C238 PIC23802 COC238 PIC23801 10n

PIC23501 10n

PIC23502 COC235 C235

AGND

GND

GND

CO

AGND

PI01

1

AGND

1

Net 2 Tie

AGND

2

PITS2 01 PITS2301 GND

GND

TS24 COTS24 TS23 COTS23

GND

TS22 COTS22

PITS2401 GND

PIR8101

PIR8102

PIR7801

COR81 R81 4k7

COR78 R78 4k7

GND

12 11 PIU17011 10 PIU17010 9 PIU1709 8 PIU1708 7 PIU1707 6 PIU1706

PIR7802

V3.3

PIU17012

GND

Stereo ADC

GND

GND AGND

PIU1702 PIU1705

COU17 U17

GND

FMT MD1 MD0 DOUT BCK LRCK SCKI

V3.3

V3.3

COC241 PIC24202 C242 COC242 PIC24102 C241 PIC24101 4.7u PIC24201 100n

V3.3

ADC

PIU1703 PIU1704

PCM1808

VREF

VIN_L

VIN_R

PI02

1

PIU1701

13

PIU17013

14

AGND

PIU17014

AGND

PIC23 02 COC233 C233 PIC23402 COC234 C234 PIC23 01 4.7u PIC23401 100n

C239 PIC240 2 COC240 C240 PIC23902 COC239 PIC23901 4.7u PIC240 1 100n

PIL1102

4.7uH

COL11 L11 PIL1101

PIC2310 COC231 C231 PIC23 02 COC232 C232 PIC23102 10n PIC23 01 4.7u

V5

T

5V_ADC

T

4

DGND VDD(D) 5

T

COTS18 TS18

3 AGND VCC(A)

2

T

COR82 R82 4k7

GND

PIR8201

PIR8202

DOUT BCK LRCK SCKI

BCK

DOUT

LRCK

SCKI

DOUT BCK LRCK SCKI

FMT

AUDIO

T

T

PITS2501

T

COTS25 TS25

PITS2101

COTS21 TS21

PITS2001

COTS20 TS20

T

COTS19 TS19 PITS1901

ADC_BCK

ADC_DOUT

ADC_LRCK

ADC_SCKI

POAUDIO0SCKI POAUDIO0LRCK POAUDIO0FMT POAUDIO0DOUT POAUDIO0BCK POAUDIO AUDIO

K STEREO AUDIO PŘEVODNÍK

PORS4220RO PORS4220DI PORS422 RS422

POTEMP0ALERT TEMP_ALERT

POI2C0I2C0SDA POI2C0I2C0SCL POI2C I2C

I2C_SCL

I2C_SDA

DI

RO

TEMP_ALERT

RS422

I2C

4k7

I2C_SCL

DI

RO

T

PITS1001

T

I2C_SDA

I2C_SCL

C19 PIC1902 COC19 PIC1901 100n

V3.3 1 PIU1801

3 PIU1803

GND

GND

GND

VCC MAX3077E

DI

RI+ RIDO+ DO-

GND

PIU1804

4

8 7 PIU1807 6 PIU1806 5 PIU1805 PIU1808

RI_P RI_N DO_P DO_N

TEMP_ALERT

PIC1601 100n

COC16 PIC1602 C16

GND

RO

COU18 U18 PIU1802

2

4 3 2 PIU302 1 PIU301 PIU303

PIU304

8

PIU308

V3.3

RS422

VSS A2 A1 A0

VCC

24AA025E48

6 SCL 7 PIU307 NC PIU306

SDA

COU3 U3

EEPROM 5 PIU305

TS10 COTS10

PITS901

COTS9 TS9

I2C_SCL

I2C_SDA

COR31 R31

4k7

PIR3102

COR30 R30

PIR3101

I2C_SDA

PIR30 2

PIR30 1

V3.3

PIR3202

PIR3201 COR32 R32 4k7

8

1 3 5

1 2

7 6 5 PIU405

2 4 6

GND

PIP206

PIP204

DO_P DO_N

I2C_SDA I2C_SCL V3.3

PIP202

PIU406

PIU407

PIU402

PIU401

RS-422

PIP205

PIP203

PIP201

GND

RI_P RI_N

COP2 P2

A0 A1 ALERT A2

GND

TCN75A

3 PIU403

PIC1501 100nPIU404 4 GND

VDD SDA SCL

COU4 U4 PIU408

COC15 PIC1502 C15

V3.3

TEMP

L OSTATNÍ OBVODY

4k7

COR57 R57

PIC10 2

PIC10 1

GND

GND

GND

GND

3

VIN

EN

1 PIU1301

2 PIU1302

GND

EN

PIU1502

VOUT VOUT

6 7

PIU1504

GND

GND

GND

GND GND

1.4V

GND

2k2

COR75 R75

PIU1507 PIR7501

PIU1506

GND

PIU1304

PIR6 01

PIR6402

PIR6401 PIC10201

PIC9801

COC98 C98

GND

COC102 C102

GND

3k65

COR64 R64

GND

PIC10301

COC103 C103

V3.5

PIR7601

COC114 C114

GND

GND

36k GND

GND

T

GND

GND

GND

COCON1 CON1

T

COTS17 TS17

PITS1701

V1.4

GND

GND

PICON104 PICON103 PICON102 PICON10

PID801

PID701 PID702 PID802 COD7 D7

SM6T18A

COD8 D8

GND

C122 PIC12 01 COC122 PIC12 02 470uF

VINPUT

RED

COD9 D9

2k2

GND

PID902

PID901

PIR7201

COR72 R72

VINPUT

PIR7202

GND

B330-13-F

GND

1.2VCORE COC115 C115

PITS1501

VCORE COTS15 TS15

COC113 C113

GND

PIC1 401 PIC1 301 PIC1 502 COR71 PIC1 402 100n PIC1 302 220u PIC1 501 4.7u R71

COR70 R70 18k

GND

PIR7102

PIR70 2 PIR7101

PIR70 1

GND

T

COTS13 TS13

VINPUT

PITS1301

V3.5

GND

COC84 C88 PIC8401 C84 C89 PIC8 01 COC88 PIC8901 COC89 PIC8 02 100n PIC8402 220u PIC8902 100u

V3.3

COC128 COR76 R76 1.4V PIC12801 C128 COC130 COC131 24k C130 COC129 C129 C131 PIC12802 680p PIR7602 PIC130 1 PIC12901 PIC13 02 PIR7 01 COR77 PIC130 2 100n PIC12902 220u PIC13 01 4.7u R77 30k9 PIR7 02

PIR7502

3k32

COR58 R58

T

COTS11 TS11

PITS1101

V3.3

COC104 COR66 R66 PIC10202 100n PIC9802 220u PIC10302 100u PIC104 2 C104 1k07 PIC104 1 1u PIR6 02

GND GND

PIU1106

5 PIU1105

3 5 PIC13201 PIC13 02 PIC13401 PIU1503 SS FB PIU1505 PIC13202 47u PIC13 01 4.7u PIC13402 100n PIC13501 COC135 C135 8 4 EP GND 1n LMZ10504TZ-ADJ/NOPB PIC13502

PIU1508

2

VIN

COU15 U15

1.2V

PIU1501

1

GND GND

COC133 C133 COC134 C134

GND

COC132 C132

V3.3

GND

PIU1308

PIU1303

7

PIU1107

PIR5802 PIR6101

PIR5801

COC90 COR61 PIC90 2 C90 R61 1k07 PIC90 1 1u PIR6102

GND GND

6 SS/TRK 8 EP PIU1108

FB

VOUT

8

PIU908

6 PIU906

5 PIU905

7

PIU907

6 VOUT PIU1306 7 PIR6902 VOUT PIU1307PIR6901 COC112 PIC1 201 C112 COR69 R69 1k5 5 1.5n PIC1 20 FB PIU1305

3.5V

COU13 U13

GND

SS/TRK EP

FB

VOUT

LMZ22003TZ/NOPB

3 EN 2 PIU1102 SYNC 4 PIU1104 AGND

PIU1103

VIN

COU11 U11

3.3V

PIU1101

1

EN SYNC AGND

VIN

LMZ22003TZ/NOPB

PIU904

4

2 PIU902

PIU903

GND

1k07

COR65 R65

4k7

COR63 R63

1

PIU901

C116 COC117 C118 3 PIC1 601 COC116 PIC1 702 C117 PIC1 801 COC118 SS C119 8 4 PIC1 602 47u PIC1 701 4.7u PIC1 802 100n PIC1 901 COC119 EP GND PIC1 902 1n LMZ10504TZ-ADJ/NOPB

V3.3

GND

PIR6502

PIR6501

PIR6302

PIR6301

GND

COC100 C100 COC101 C101

GND

PIC9 01 22uF PIC10 1 4.7u PIC10 2 100n

PIC9 02

COC99 C99

VINPUT

GND

C85 PIC8602 COC86 C86 PIC8701 COC87 C87 PIR5702 PIC8502 COC85 PIR60 1 PIC8501 22u PIC8601 4.7u PIC8702 100n COR60 R60 1k07 PIR60 2

PIR5701

COU9 U9 4 3 2 1

VINPUT

PIL801

COL8 L8

PILC101 PILC103

PILC102

V5

COLC1 LC1 470p

PIU12011

PIU1205

COU12 U12 5 IN 6 PIU1206 IN 7 PIU1207 IN 8 PIU1208 IN

2.5V

PIL901

PIL902 COL9 L9

GND

GND

V5

GND

GND

COU14 U14

3.3V PIU1406

PIU1405

5 IN 6 IN 7 PIU1407 IN 8 PIU1408 IN

GND

PIL701

PIL702 COL7 L7

GND

GND

V5

GND

5

PIU10011

PIU1008

PIU1007

7 8

GND

IN IN IN IN

COU10 U10

1.2V PIU1005 6 PIU1006

GND

GND

GND

GND

GND

GND

PIC9302 100n PIC9401 4.7u PIC9502 100n PIC9601 4.7u PIC9702 1n

PIU10 12 PIU1021 PIU10 2 PIU10 3 PIU10 4 PIU10 3 PIU10 4 PIU10 7 GND

1 18 19 PIU14019 20 PIU14020

GND

FB

PG

OUT OUT OUT OUT

PIU10016

16

9

PIU1009

PIU10020

PIU10019

19 20

PIU1001 18 PIU10018

1

16 PIU14016

9 PIU1409

PIU14018

PIU1401

PIR6802

PIR6702 PIR6801

PIR6701

V3.3SDI

T

COTS16 TS16 PITS1601

GND

PIC9102 100n PIC9202 47u

COC91 C92 PIC9101 C91 PIC9201 COC92

V1.2

T

COTS12 TS12 PITS1201

V1.2

GND

COC120 C121 PIC120 1 C120 PIC12 01 COC121 PIC120 2 100n PIC12 02 47u

GND

COR62 R62 4k99

COR59 R59 2k49

GND

PIR6202

PIR5902 PIR6201

PIR5901

GND

COLC2 LC2 470p V3.3SDI

GND

COR74 R74 1k15

COR73 R73 3k57

GND

PIR7402

PIR7302 PIR7401

PIR7301

PILC203

PILC202

PILC201

V3.3

V2.5

T

COTS14 TS14 PITS1401

V2.5

COC105 C106 PIC105 1 C105 PIC106 1 COC106 PIC105 2 100n PIC106 2 47u

GND

COR68 R68 1k69

COR67 R67 3k57

GND

GND

16 PIU12016

9

PIU1209

TPS74901RGW

FB

PG

OUT OUT OUT OUT

GND

PIU14012 PIU14021 PIU1402 PIU1403 PIU140 PIU1403 PIU140 PIU1407

11 EN 10 PIU10010 BIAS 15 COC93 COC94 COC95 COC96 PIU10015 SS PIC9301 C93 PIC9402 C94 PIC9501 C95 PIC9602 C96 C97 PIC9701 COC97

V1.4

GND

PIC12302 100n PIC12401 4.7u PIC12502 100n PIC12601 4.7u PIC12702 1n

1 18 PIU12018 19 PIU12019 20 PIU12020 PIU1201

TPS74901RGW

GND

FB

PG

OUT OUT OUT OUT

TPS74901RGW

PIU12012 PIU1201 PIU120 PIU1203 PIU1204 PIU1203 PIU1204 PIU1207

11 PIU14011 EN 10 PIU14010 BIAS 15 COC123 COC124 COC125 C126 SS PIC12301 C123 PIC12402 C124 PIC12501 C125 PIC12602 COC126 PIC12701PIU14015 COC127 C127

V3.5

GND

PIC107 2 100n PIC108 1 4.7u PIC10902 100n PIC1 0 1 4.7u PIC1 02 1n

11 EN 10 PIU12010 BIAS 15 COC107 COC108 COC109 C110 SS PIC107 1 C107 PIC108 2 C108 PIC10901 C109 PIC1 0 2 COC110 PIC1 01PIU12015 COC111 C111

V3.5

PIL802

GND

GND TAB 12 21

GND TAB 12 21

4 3 2 1

V3.3

GND TAB

12 21

NC NC NC NC NC NC 2 3 4 13 14 17

NC NC NC NC NC NC 2 3 4 13 14 17

NC NC NC NC NC NC 2 3 4 13 14 17

M SCHÉMA NAPÁJECÍCH ZDROJŮ

GND

PIC21501 COC215 C215 PIC21502 47u

V3.3

GND

PIC18 01 COC188 C188 PIC18 02 47u

GND V3.3

PIC16 01 COC161 C161 PIC16 02 47u

GND V3.3

PIC13601 COC136 C136 PIC13602 47u

V3.3

GND

GND

GND

GND

PIC21602 COC216 C216 PIC21601 4.7u

GND

PIC18902 COC189 C189 PIC190 2 COC190 C190 PIC18901 4.7u PIC190 1 4.7u

GND

PIC1620 COC162 C162 PIC16302 COC163 C163 PIC16201 4.7u PIC16301 4.7u

GND

PIC13702 COC137 C137 PIC13802 COC138 C138 PIC13701 4.7u PIC13801 4.7u

VCCO_3 VCCO_3 VCCO_3 VCCO_3 VCCO_3 VCCO_3 VCCO_3 VCCO_3 VCCO_3 VCCO_3

VCCO_2 VCCO_2 VCCO_2 VCCO_2 VCCO_2 VCCO_2 VCCO_2 VCCO_2 VCCO_2 VCCO_2 VCCO_2

VCCO_1 VCCO_1 VCCO_1 VCCO_1 VCCO_1 VCCO_1 VCCO_1 VCCO_1 VCCO_1 VCCO_1 VCCINT VCCINT VCCINT VCCINT VCCINT VCCINT VCCINT VCCINT VCCINT VCCINT VCCINT VCCINT VCCINT VCCINT VCCINT VCCINT VCCINT VCCINT VCCINT VCCINT

VCCAUX VCCAUX VCCAUX VCCAUX VCCAUX VCCAUX VCCAUX VCCAUX VCCAUX VCCAUX VCCAUX VCCAUX VCCAUX

VBATT

XC6SLX150T-3FGG484C

PIU10F4

PIU10C2

C2 F4 G2 PIU10G2 J5 PIU10J5 L2 PIU10L2 L7 PIU10L7 N5 PIU10N5 R2 PIU10R2 U5 PIU10U5 W2 PIU10W2

PIU10T13

PIU10AB3

AB3 T13 T9 PIU10T9 V12 PIU10V12 V16 PIU10V16 V8 PIU10V8 W5 PIU10W5

AA19 PIU10AA19 AA7 PIU10AA7

PIU10AA15

AA15

AA11 PIU10AA11

C21 PIU10C21 E19 PIU10E19 G21 PIU10G21 J18 PIU10J18 L16 PIU10L16 L21 PIU10L21 N18 PIU10N18 R21 PIU10R21 U18 PIU10U18 W21 PIU10W21

G10 PIU10G10 G14 PIU10G14

F6 PIU10F6

E17 PIU10E17

B4 PIU10B4

VCCO_0 VCCO_0 VCCO_0 VCCO_0 VCCO_0 VCCO_0

COU1G U1G B19 PIU10B19

J8

PIU10A PIU10A PIU10A3 PIU10A2 PIU10A9 PIU10A 3 PIU10A 7 PIU10A5 PIU10A9 PIU10AB PIU10AB2 PIU10B PIU10B5 PIU10B7 PIU10B5 PIU10B7 PIU10C2 PIU10C4 PIU10C6 PIU10C6 PIU10C8 PIU10D PIU10D6 PIU10D6 PIU10E PIU10E4 PIU10E5 PIU10E2 PIU10E2 PIU10E7 PIU10F3 PIU10G8 PIU10G5 PIU10H7 PIU10J1 PIU10J3

V3.3

GND

GND

GND GND GND GND GND

COC169PIC170 1COC170 COC171PIC1720C172 PIC16801COC168 1COC172 C168 PIC16901C169 C170 PIC17 01C171 PIC16802470n PIC16902470n PIC170 2470n PIC17 02470n PIC1720470n 2

GND GND GND GND GND

COC148PIC14901COC149 COC150PIC1510C151 PIC14701COC147 1COC151 C147 PIC14801C148 C149 PIC150 1C150 PIC14702470n PIC14802470n PIC14902470n PIC150 2470n PIC1510470n 2

GND GND

COC212 PIC21 0C211 2COC211PIC21 02C212 PIC21 04.7u 1 PIC21 014.7u

GND GND

VCORE

GND

GND

GND

COC214 PIC21401 C214 PIC21402 47u

GND VCORE

COC186 PIC18701 C187 COC187 PIC18601 C186 PIC18602 47u PIC18702 47u

GND GND

COC159 PIC160 1 C160 COC160 PIC1580C158 2COC158PIC15902 C159 PIC15801 4.7u PIC15901 4.7u PIC160 2 47u

COC185 PIC1840C184 2COC184PIC18502C185 PIC18404.7u 1 PIC185014.7u

GND GND GND GND GND GND GND GND GND GND GND GND

COC200 COC64 PIC19 0COC191 1 PIC192C192 0COC192 1 PIC1930C193 1COC193 PIC194C194 0COC194 1 PIC1950C195 1COC195 PIC196C196 0COC196 1 PIC1970C197 1COC197 PIC198C198 0COC198 1 PIC19 0C199 1COC199 PIC20 C200 1 PIC63C63 0COC63 1 PIC640C64 1 C191 PIC19 0470n 2 PIC192470n 0 PIC1930470n 2 PIC194470n 02 PIC1950470n 2 PIC196470n 02 PIC1970470n 2 PIC198470n 02 PIC19 0470n 2 PIC20 470n 2 PIC63470n 02 PIC640470n 2

COU1H U1H XC6SLX150T-3FGG484C

PIU10L10

PIU10K9

K9 L10 L12 PIU10L12 L14 PIU10L14 M11 PIU10M11 M13 PIU10M13 M9 PIU10M9 N10 PIU10N10 N12 PIU10N12 N14 PIU10N14 P11 PIU10P11 P13 PIU10P13 P9 PIU10P9 R14 PIU10R14

K11 PIU10K11 K13 PIU10K13

PIU10J8

J10 PIU10J10 J12 PIU10J12 J14 PIU10J14

L8 PIU10L8 M15 PIU10M15 N8 PIU10N8 R10 PIU10R10 R12 PIU10R12 R6 PIU10R6 U11 PIU10U11 V6 PIU10V6

K15 PIU10K15

H15 PIU10H15 H9 PIU10H9

G12 PIU10G12

F11 PIU10F11

T16 PIU10T16

PIU10J5 PIU10J2 PIU10J2 PIU10J9 PIU10K PIU10K2 PIU10K4 PIU10L PIU10L3 PIU10L8 PIU10L5 PIU10L9 PIU10M PIU10M2 PIU10M4 PIU10N PIU10N3 PIU10N7 PIU10N2 PIU10N2 PIU10N9 PIU10P PIU10P2 PIU10P4 PIU10R8 PIU10R5 PIU102 PIU1021 PIU107 PIU10V PIU10V4 PIU10V4 PIU10W6 PIU10W9 PIU10W7

GND GND GND GND GND GND

COC174PIC17501COC175 COC176PIC17 01COC177 COC178 PIC17301COC173 C173PIC17401C174 C175PIC17601C176 C177PIC17801C178 PIC17302 470nPIC17402470n PIC17502 470nPIC17602470n PIC17 02 470nPIC17802470n

GND GND GND GND GND GND GND GND GND GND

COC153PIC15401COC154 COC155PIC15601COC156 COC157PIC16401COC164 COC165PIC16 01COC166 COC167 PIC15201COC152 C152PIC15301C153 C154PIC15 01C155 C156PIC15701C157 C164PIC16501C165 C166PIC16701C167 PIC1520 470nPIC15302470n PIC15402 470nPIC15 02470n PIC15602 470nPIC15702470n PIC16402 470n PIC16502470n PIC16 02 470n PIC16702470n

GND GND GND GND GND GND GND GND GND GND

COC66 PIC13901COC139 COC140PIC14 01COC141 COC142PIC14301COC143 COC144PIC14501COC145 COC146 PIC6501COC65 C65 PIC6 01C66 C139PIC140 1C140 C141PIC14201C142 C143PIC14 01C144 C145PIC14601C146 PIC6502 470nPIC6 02470n PIC13902 470nPIC140 2470n PIC14 02 470nPIC14202470n PIC14302 470n PIC14 02470n PIC14502 470n PIC14602470n

GND GND GND GND GND GND

C219 C221 C223 PIC2180COC218 1C218PIC2190COC219 1 PIC2 0COC220 1C220PIC2 10COC221 1 PIC2 0COC222 1C222PIC2 30COC223 1 PIC21802 470nPIC21902470n PIC2 0 2 470nPIC2 102470n PIC2 02 470nPIC2 302470n

J15 J2 J21 J9 K10 K12 K14 L11 L13 L18 L5 L9 M10 M12 M14 N11 N13 N17 N2 N21 N9 P10 P12 P14 R18 R5 U2 U21 U7 V10 V14 V4 W16 W19 W7

GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND

GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND

A1 A11 A13 A22 A9 AA13 AA17 AA5 AA9 AB1 AB22 B11 B15 B17 B5 B7 C12 C14 C16 C6 C8 D10 D16 D6 E11 E14 E15 E2 E21 E7 F13 G18 G5 H7 J11 J13

N NAPÁJENÍ FPGA

GND

GND

PIL1202

COL13 L13 VDDTX

VDDRX

GND

E4 F4

PIPHY10F4

PIPHY10E4

PIC25202 COC252 C252 PIC25302 COC253 C253 PIC25201 10n PIC25301 10n

GND

PIC2410n 501 PIC2410n 601 VDD12TX VDD12TX

VDD12X VDD12X VDD12X VDD12X

COPHY1B PHY1B H4 VDD12RX VDDTTL J4 PIC2COC245 4C245 502 PIC2COC246 4C246 602 PIPHY10J4 VDD12RX VDDTTL PIPHY10H4

GND

0

SFP+

SGND

COJP1B JP1B

PIJP100

GND

GND

VSC8486-NC VSC8486-11

PIPHY10B6

COPHY1C PHY1C B6 NC B7 PIPHY10B7 NC D5 PIPHY10D5 NC

GND

GND

GND

GND

NC NC PIPHY10M11

F10 M11

GND

PIPHY10F10

GND

VSC8486-GND VSC8486-11

COPHY1A PHY1A A2 GND A5 PIPHY10A5 GND A8 PIPHY10A8 GND A11 PIPHY10A11 GND B2 PIPHY10B2 GND B3 PIPHY10B3 GND B5 PIPHY10B5 GND B8 PIPHY10B8 GND B9 PIPHY10B9 GND B10 PIPHY10B10 GND B11 PIPHY10B11 GND C1 PIPHY10C1 GND C2 PIPHY10C2 GND C4 PIPHY10C4 GND C12 PIPHY10C12 GND D2 PIPHY10D2 GND E2 PIPHY10E2 GND E3 PIPHY10E3 GND E7 PIPHY10E7 GND E11 PIPHY10E11 GND F1 PIPHY10F1 GND F2 PIPHY10F2 GND F7 PIPHY10F7 GND F11 PIPHY10F11 GND PIPHY10A2

GND

GND

VSC8486-PWR VSC8486-11

PIPHY10G8

PIPHY10F8

PIC26101 1u PIC26201 10n PIC26301 10n PIC26401 10n PIC26501 10n

GND

GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND

F8 VDDA12 VDD12PCS G8 VDDA12 VDD12PCS H8 PIPHY10H8 VDDA12 VDD12PCS COL14 L14 VDDA E8 PIL1401 PIL1402 PIPHY10E8 VDDA12 VDD12PCS PIC260 2 COC260 C260 FERRITEPIC26102 COC261 C261 PIC26202 COC262 C262 PIC26302 COC263 C263 PIC26402 COC264 C264 PIC26502 COC265 C265 VDD12PCS

PIC25101 1u

FERRITEPIC25102 COC251 C251

PIL1302

GND

PIC24 01 1u

FERRITEPIC24 02 COC244 C244

PIL1301

PIC250 2 COC250 C250 PIC250 1 1u

GND

COL12 L12

PIL1201

PIC24302 COC243 C243 PIC24301 1u

PIC25802 COC258 C258 PIC25902 COC259 C259 PIC25801 22u PIC25901 22u PIC260 1 1u

V1.2

COC247 PIC24802 C248 COC248 PIC24702 C247 PIC24701 10n PIC24801 10n

COC249 PIC24902 C249 PIC24901 22u

V3.3

F12 G2 G4 PIPHY10G4 G5 PIPHY10G5 G7 PIPHY10G7 G10 PIPHY10G10 G12 PIPHY10G12 H1 PIPHY10H1 H2 PIPHY10H2 H3 PIPHY10H3 H5 PIPHY10H5 H7 PIPHY10H7 J11 PIPHY10J11 K2 PIPHY10K2 K5 PIPHY10K5 K11 PIPHY10K11 K12 PIPHY10K12 L1 PIPHY10L1 L3 PIPHY10L3 L6 PIPHY10L6 L9 PIPHY10L9 L10 PIPHY10L10 M1 PIPHY10M1 M2 PIPHY10M2 M8 PIPHY10M8 GND

PIPHY10G2

PIPHY10F12

GND

GND

GND

GND

GND

COC266 PIC26702 C267 COC267 PIC26802 C268 COC268 PIC26902 C269 COC269 PIC270 2 C270 COC270 PIC26 02 C266 PIC26 01 10n PIC26701 10n PIC26801 10n PIC26901 10n PIC270 1 10n

E6 PIC25401 10n PIC25 01 10n PIC25601 10n PIC25701 10n F6 G6 PIPHY10G6 GND GND GND GND H6 PIPHY10H6 J6 PIPHY10J6 PIPHY10F6

PIPHY10E6

PIPHY10F9

E9 GND GND GND F9 V1.2 G9 PIPHY10G9 H9 PIPHY10H9 COC254 PIC25 02 C255 COC255 PIC25602 C256 COC256 PIC25702 C257 COC257 PIC25402 C254 PIPHY10E9

F5 J5 PIPHY10J5 PIPHY10F5

10G PHY POWER O NAPÁJENÍ 10GB PHY

P

IBERT