SELF-ORGANIZING HARDWARE UNTUK APLIKASI SELF-EVOLVING ARTIFICIAL NEURAL NETWORK TIPE ADAPTIVE RESONANCE THEORY (ART)

SELF-ORGANIZING HARDWARE UNTUK APLIKASI SELF-EVOLVING ARTIFICIAL NEURAL NETWORK TIPE ADAPTIVE RESONANCE THEORY (ART) ARWIN1 232 06 008 1

Mahasiswa S-2 Teknik Komputer, STEI, ITB

Abstrak Implementasi aplikasi berbasis Jaringan Syaraf Tiruan (JST) pada perangkat keras (hardware) tidak sesignifikan implementasinya di perangkat lunak (software) sehingga seolah-oleh telah terjadi stagnasi pada satu level tertentu. Di sisi lain, JST tipe tertentu memiliki kelebihan untuk aplikasi-aplikasi kompleks yang memerlukan pengolahan paralel pada pengenalan pola dan klasifikasi, sehingga dapat dikembangkan untuk menyesuaikan kebutuhan mendatang. Perkembangan teknologi FPGA saat ini memungkinkan untuk melakukan implementasi JST berevolusi (evolve) melalui konfigurasi ulang on-site pada perangkat keras berevolusi secara langsung (run-time evolvable reconfigurable hardware). Di dalam makalah ini akan disampaikan konsep self-organizing hardware (SOHW) berbasis pada reconfigurable hardware (RCHW) dan evolvable hardware (EHW) untuk implementasi aplikasi-aplikasi pengenalan dan klasifikasi berbasiskan Self-Evolving Artificial Neural Network (SE-ANN) tipe Adaptive Resonance Theory (ART) beserta kondisi-kondisi untuk persyaratan implementasinya. Keyword : FPGA, self-organizing hardware, evolvable hardware, reconfigurable hardware, ART.

I. PENDAHULUAN Implementasi aplikasi berbasis Jaringan Syaraf Tiruan (JST) pada perangkat keras (hardware) tidak sesignifikan implementasinya di perangkat lunak (software) sehingga seolah-oleh telah terjadi stagnasi pada level tertentu. Implementasi JST ke perangkat lunak dinilai lebih

menguntungkan terutama pada aplikasiaplikasi yang menggunakan neuron kurang dari 100 unit karena lebih mudah direkonfigurasi bila hasil aplikasinya belum memuaskan. Implementasi JST ke perangkat keras akan menjadi penting ketika aplikasiaplikasi tersebut memerlukan lebih dari 1.000 neuron dan 10.000 sinapsis [7]. Di sisi lain, untuk masalahmasalah yang bersifat kompleks dan memerlukan penyelesaian secara paralel seperti pengenalan pola dan klasifikasi, JST memberikan performa yang jauh lebih baik ditinjau dari segi waktu dibandingkan komputer yang dimotori oleh dprosesor sekalipun [6]. Kemampuan pengolahan paralel ini dapat dilakukan karena susunan JST yang massively-parallel sehingga suatu permasalahan yang kompleks didistribusikan kepada neuron-neuron tetangganya (neighboring neurons) dan bekerja bersama-sama secara paralel untuk menyelesaikannya. Di dalam suatu proses penyelesaian permasalahan menggunakan JST, terdapat dua fase yang harus dilalui yakni fase pembelajaran atau pelatihan (learning/training phase) dan fase pengenalan (recognition phase). Pada fase pembelajaran, JST dikenalkan dengan sejumlah pola latihan yang telah disiapkan sedemikian rupa (pre-processing) yang mewakili data yang harus dipelajari oleh JST. Salah satu karakteristik menarik dari JST adalah adaptif, yakni suatu kemampuan untuk mengadaptasi adanya pola baru yang dikenalkan kepadanya. Oleh karena itu, dalam masa pembelajaran JST akan menyimpan “pengetahuan” yang telah dipelajarinya secara adaptif dengan cara mengubah (1) bobot sambungan (synaptic weights) [5] dan atau (2) arsitektur jaringannya (topologi) [2]. Bobot-bobot dan topologi JST ini akan berubah seiring dengan

semakin bertambahnya “pengetahuan” yang dimilikinya atau kuantitas pola yang telah ia kenal. Salah satu contoh JST yang menyimpan “pengetahuan” tentang pola yang telah dikenalnya dengan cara mengubah topologinya adalah Adaptive Resonance Theory (ART). Pada umumnya untuk aplikasi-aplikasi pengenalan pola dan klasifikasi, JST model ART dan modifikasinya lebih banyak digunakan dibandingkan dengan JST Multilayer Perceptron (MLP) dengan algoritma pembelajaran backpropagation standar karena keunggulannya dalam kecepatan dan keakuratan hasil (output), sebagai contoh lihat [1]. Kelebihan ART ini disebabkan oleh karakteristik adaptifnya yang akan merubah topologinya dengan cara membentuk cluster baru ketika menemui pola baru yang belum pernah ia pelajari sebelumnya yang dikenalkan kepadanya dan menyimpannya di dalam memorynya. Bila suatu ketika pola yang sama diberikan kepadanya, dengan segera ia akan “melihat” kembali “pengetahuannya” dan dengan segera mencocokkannya dengan cepat. Dengan karakteristik ini, ART digolongkan sebagai Self-Evolving Artificial Neural Network (SEANN) dan berbeda dengan tipe Evolving Artificial Neural Network (EANN) sebagaimana disampaikan dalam [16] yang menggunakan pendekatan Evolutionary Algorithm (EA) untuk mengevolusi bobotbobot sambungan, arsitektur atau aturan pembelajaran JST. Untuk mengimplementasikan suatu model JST ke bentuk perangkat kerasnya, [10] menyampaikan pandangan bahwa tantangantantangan mendasar dalam implementasi JST ke perangkat keras adalah kompetisi perangkat keras dengan fleksibilitas topologi dan strategi pembelajaran yang diaplikasikan pada JST sehingga recongufirabilty harus diperhatikan sejak awal perancangan perangkat keras. [9] [10] melakukan penelitian untuk mengimplementasikan arsitektur unsupervised JST yang dinamakan dengan Flexible Adaptable-Size Topology (FAST) ke Field Programmable Gate Array (FPGA) untuk aplikasi klasifikasi dan segmentasi citra. FAST adalah JST yang secara dinamis mengadaptasi ukurannya dengan cara menambah jumlah neuron pada lapisan output-nya bila ditemukan vektor

input yang berbeda. Dalam konteks FPGA, adaptasi topologi adalah karakteristik FPGA yang dapat dikonfigurasi secara dinamis untuk mengakomodir JST dengan karakteristik topologi termodifikasi (modifiable topology) [18]. Pada sisi yang berbeda, penelitian juga dilakukan untuk mendapatkan suatu perangkat keras yang dapat merubah arsitektur dan tingkah lakunya secara dinamis dan mandiri dengan berinteraksi dengan lingkungannya dengan mengadopsi konsep evolusi alami [14] yang dinamakan dengan Evolvable Hardware (EHW). Karakteristik EHW ini memberikan peluang besar untuk implementasi SE-ANN seperti ART namun mengkombinasikan kedua jenis teknologi ini akan memunculkan isu-isu baru yang menarik. Oleh karena itu di dalam naskah ini disampaikan konsep Self-Organizing Hardware (SOHW) untuk aplikasi SE-ANN tipe ART dengan mengadopsi karakteristik yang dimiliki oleh EHW. Pada Bagian II akan disampaikan konsep dasar ART bersama dengan algoritma pembelajarannya. Bagian III berisi konsep FPGA yang dilanjutkan dengan konsep EHW pada Bagian IV. Pada Bagian V disampaikan konsep SOHW dan cara implementasi ART pada SOHW. Naskah ditutup oleh Bagian VI yang menyampaikan kesimpulan hasil studi literatur ini. II.

A.

JST MODEL ADAPTIVE RESONANCE THEORY

Konsep Dasar

JST-ART dirancang untuk memudahkan pengontrolan derajat kemiripan pola yang ditempatkan pada cluster yang sama. ART dirancang untuk mengatasi masalah stabilitas-plastisitas (stability-plasticity) kemampuan untuk menyimpan informasi yang telah dipelajari ketika ada informasi baru yang dihadapi oleh JST lainnya. Arsitektur dasar JST ART terdiri atas : satu lapisan pengolahan masukan dan juga sebagai lapis perbandingan pola yang disebut dengan lapisan F1 , unit-unit cluster atau lapis pengenalan yang disebut dengan lapisan F2 , dan suatu mekanisme untuk mengontrol derajat kemiripan pola-pola untuk ditempatkan pada cluster yang sama yang

2

disebut dengan mekanisme Reset. Lapisan F1 terdiri atas dua bagian : bagian masukan dan bagian antarmuka (interface). Bagian antarmuka mengkombinasikan sinyal-sinyal dari bagian masukan dan lapisan F2 , yang nantinya digunakan dalam membandingkan kemiripan sinyal masukan dengan vektor bobot untuk unit cluster yang telah dipilih sebagai calon yang diperbolehkan untuk mempelajari pola masukan yang dimasukkan. Untuk memudahkan pemahaman, pada lapisan F1 , bagian masukan diberi notasi

F1 ( a ) dan bagian antarmuka diberi notasi F1 ( b ) .

Untuk mengontrol kemiripan pola-pola agar ditempatkan pada cluster yang sama, terdapat dua buah jalur masing-masing bersama dengan bobot-bobotnya, di antara setiap unit di dalam bagian antarmuka lapisan masukan dengan setiap unit cluster. Unit-unit ke- i lapisan F1 dihubungkan ke unit-unit ke- j lapisan F2 oleh bobot-bobot bottom-up, bij , sedangkan unit-unit ke- j lapisan F2 dihubungkan ke unit-unit ke- i lapisan F1 oleh bobot-bobot top-down, t ji . Lapisan F2 adalah lapisan kompetitif, artinya unit cluster dengan jumlah masukan terbesar menjadi calon kuat yang diperbolehkan mempelajari pola masukan. Aktivasi semua unit lapisan F2 dibuat nol. Unit-unit antarmuka selanjutnya mengkombinasikan informasi dari unit masukan dan unit cluster. Suatu unit cluster diperbolehkan mempelajari pola masukan tergantung kepada kemiripan vektor top-down-nya dengan vektor masukan. Hal ini diatur oleh unit reset berdasarkan pada sinyal-sinyal yang diterimanya dari bagian masukan F1 ( a ) dan bagian antarmuka

naskah ini akan digunakan JST ART-1 yang beroperasi pada domain digital 0 dan 1 untuk implementasi pada perangkat digital FPGA. B.

Arsitektur Jaringan

Arsitektur JST-ART1 terdiri dari dua bagian, yaitu unit-unit komputasional dan unit-unit pelengkap (suplemental). 1) Unit-unit Komputasional. Unit komputasional terdiri dari lapisan F1 (bagian masukan dan antarmuka), lapisan F2 , dan unit reset. Setiap unit di dalam lapisan masukan, F1 ( a ) , dihubungkan ke setiap unit di dalam lapisan antarmuka, F1 ( b ) , yang

berkaitan. Setiap unit di dalam lapisan F1 ( a ) dan F1 ( b ) dihubungkan ke unit reset yang untuk selanjutnya dihubungkan ke setiap unit di lapisan F2 . Setiap unit di dalam lapisan F1 ( b ) dihubungkan ke setiap

unit di dalam lapisan F2 oleh dua jalur bobot.

Unit X i di dalam lapisan F1 ( b )

dihubungkan ke unit Y j lapisan F2 oleh bobot-bobot bottom-up, bij . Sedangkan unit Y j pada lapisan F2 dihubungkan ke unit

X i pada lapisan F1 ( b ) oleh bobot-bobot top-down, t ji . Lapisan F2 adalah lapisan kompetitif dan hanya simpul yang mempunyai nilai net masukan yang terbesar yang mempunyai aktivasi yang tidak sama dengan nol.

F1 ( b ) pada lapisan F1 . Jika unit cluster

tersebut tidak diperbolehkan untuk mempelajari pola masukan yang masuk, ia dinon-aktifkan dan satu unit cluster baru dipilih sebagai calon kuat lainnya. Dalam aplikasinya terdapat dua jenis JST ART, yaitu ART1 yang dirancang untuk beroperasi pada vektor-vektor masukan biner dan ART2 yang beroperasi pada vektorvektor masukan yang bernilai analog. Pada

Gambar 1. Arsitektur JST ART1 yang disederhanakan.

3

2) Unit-unit Pelengkap (Suplemental). Unit-unit pelengkap menyediakan suatu mekanisme sehingga komputasi yang dilakukan oleh algoritma ART1 dapat dilaksanakan dengan menggunakan prinsipprinsip JST. Unit-unit tersebut disebut juga dengan unit-unit Gain Control, G1 dan G2 . Arsitektur JST-ART1 selengkapnya diperlihatkan pada Gambar 1.

•

Tahap 6

o

Untuk setiap simpul F2 yang tidak dihambat : ƒ Jika y j ≥ −1 , maka

•

Tahap 7

C.

o

Selama reset = true, kerjakan tahap 8 sampai 11

Secara sederhana, algoritma pembelajaran JST ART1 adalah sebagai berikut :

•

Tahap 8

•

Tahap 0

o

o

Inisialisasi parameter-parameter ƒ L > 1 dan 0 < ρ ≤ 1 . Inisialisasi bobot-bobot L ƒ 0 < bij ( 0 ) < L−1+ n ƒ dan t ji ( 0 ) = 1 .

Cari unit pemenang, J , sehingga yJ = y j untuk setiap simpul j . Jika

o

AlgoritmaPembelajaran [3]

•

Tahap 1

o

Selama kondisi henti = false, kerjakan tahap 2 sampai 13.

• o

Tahap 2

yj =

•

Tahap 9

o

Hitung ulang F1 ( b ) : ƒ

•

x =

o o

Tetapkan aktivasi semua unit F2 = 0 Tetapkan aktivasi unit-unit masukan F1 ( a ) = s , vektor masukan.

o

Uji reset :

s =

∑s

i

ƒ

ƒ

.

Tahap 5

o

Kirim sinyal masukan dari F1 ( a ) ke

F1 ( b ) .

ƒ

x i = si .

i

.

Jika

x s

≤ ρ , maka

y J = −1

(hambat simpul J ) dan lanjutkan mulai tahap 7 lagi. x > ρ , lanjutkan ke Jika s tahap 12.

i

•

∑x i

Tahap 11

ƒ

untuk

Hitung normalisasi vektor x : ƒ

•

Hitung normalisasi vektor masukan s

x

Tahap 10

Tahap 3

o

aktivasi

xi = si t Ji .

•

Tahap 4

i

yJ = −1 , maka semua simpul dihambat dan pola ini tidak dapat dikelompokkan.

latihan,

•

ij

i

o

Untuk setiap masukan kerjakan tahap 3 sampai 13.

∑b x

•

Tahap 12

o

Perbaharui bobot-bobot untuk simpul J : Lxi ƒ bij ( baru ) = L−1+ x

4

ƒ

t ji ( baru ) = xi .

•

Tahap p 13

o

Uji koondisi berhenti.

III. FIEL LD PROGRAM MMABLE GAT TE ARRAY (FPGA) A.

nsep Dasar Kon

FPGA adaalah suatu array unit-unit pengolahan fungsi bit yangg and nya dapat diprogram d settelah interkoneksin fabrikasi. Seebagian besar tradisional FP PGA menggunakaan Lookup Taable (LUT) kkecil untuk melayani elemen-eleemen komputasionnal terprogram m. LUT-LUT ini dihubungkan n (wired) satu u dengan lainnnya melalui suatuu interkoneksii terprogram yyang cukup memaakan tempat dii setiap sel FP PGA. Pada um mumnya peerangkat-peranngkat komersial menggunakan m 4 LUT kaarena menghemat tempat [14]. FPGA ddapat y berbeda yyakni diprogram paada tiga level yang fungsi dari sel-sel atauu gerbang (ggate) logikanya, innterkoneksi anttara sel-selnyaa dan input dan ouutput-nya. Kettiga level terssebut dikonfigurasii melalui satu urutan (stringg) bit yang dimasuukkan dari suumber luar. Biit-bit akan konfigurasi ini keemudian memberitahuukan kepada setiap sel atau gerbang daan interkonek ksinya bagaim mana harus bertinggkah laku. Konfigurasi ini ddapat dilakukan beberapa b kali hingga diperroleh suatu rangk kaian seperti yang diharappkan. Oleh sebab itu, FPGA dikatakan sebbagai r e [13]. device yang reconfigurable

Gambar 2. F FPGA dengan 4-LUT 4 dimana T mempunyai 3 input dan 1 setiap LUT output[14].

IV. EVOLVA ABLE RECON NFIGURABLE E HARDWARE E A. A Evolvabble Hardware H

dan

Reconfigurabble

Di D dalam definnisinya, EHW adalah a perangkkat keras k yang ddapat merubaah arsitekturnnya secara s dinamiss dan mandirii seiring denggan perubahan p linggkungannya [17]. RCHW paada dasarnya d adaalah perangkaat keras yanng berbasiskan b pada logika-logiika terkonfigurasi. t Kedua tipe perangkat kerras tersebut t diimpplementasikan pada perangkkat yang y sama yakkni FPGA. Perrbedaan tegas di antara a keduanyya adalah EHW W menggunakkan konsep k evolussi untuk menndapatkan suaatu perangkat p keraas yang optim mal untuk suaatu aplikasi a atau ooptimisasi, seddangkan RCH HW menggunakan m prosedur staandar di dalaam perancangan p ssuatu perangkkat keras untuuk aplikasi a tertentuu.

Sifat reconfi figurable ini memberikan m saarana yang sangat tepat uuntuk mentasikan JS ST ART yyang mengimplem memiliki kaarakteristik addaptif atau ddapat merekonstrukksi arsitektur jaringannya j seecara mandiri. P Perubahan arsitektur akan berdampak pada penambahan atau pengurangann cluster seiring denngan penambahan atau pengurrangan pola yyang telah diajarkaan padanya. Gambar 3. Bidang EHW muncul dari pertemuan tiga ilmu penggetahuan [4].

5

Gambar 4. Kerangka umum EA.

Dengan kata lain, di dalam EHW terdapat suatu “kecerdasan” alami yang diterapkan sehingga terdapat suatu mekanisme evolusi untuk menghasilkan generasi perangkat keras berikutnya yang lebih baik. Dengan demikian dapat dikatakan bahwa RCHW adalah subset dari EHW. Istilah Evolvable Reconfigurable Hardware (ERCHW) ditujukan kepada suatu perangkat keras yang mampu merubah dan merekonfigurasi arsitekturnya secara dinamis seiring dengan perubahan lingkungannya. Di sini dimunculkan istilah Self-Organizing Hardware (SOHW) yang merujuk kepada perangkat keras tipe tersebut di atas namun dengan karakteristik tertentu. SOHW akan dibahas lebih lanjut pada Bagian V. Bidang EHW muncul ke permukaan sebagai dampak dari perpaduan beberapa bidang ilmu pengetahuan sebagaimana dipresentasikan pada Gambar 3. Perancangan sistem melalui pendekatan yang mengadopsi proses evolusi alami telah berhasil dilakukan dengan ditemukannya teknologi JST dan telah diaplikasikan ke berbagai bidang. JST lebih banyak diaplikasikan melalui software walaupun tidak sedikit yang telah diaplikasikan ke hardware walaupun terbatas. Implementasi hardware lebih menguntungkan ditinjau dari aspek waktu pengolahan data. Dengan konsep evolusi alami, dikembangkan algoritma-algoritma yang dinamakan dengan Evolutionary Algorithm (EA). EA meliputi algoritmaalgoritma utama sebagai berikut :

o o o (EP). o

Genetic Algorithm (GA). Genetic Programming (GP). Evolutionary Programming Evolution Strategies (ES).

B. Pembangkitan Generasi Terbaik EA mewakili satu kelas algoritma pencarian stokastik berbasiskan populasi yang dibangun dari ide-ide dan prinsip-prinsip evolusi alami. Satu fitur penting dari algoritma-algoritma di atas adalah strategi pencarian berbasis populasi. Individu-individu di dalam populasi berkompetisi dan saling bertukar informasi dalam melakukan tugas-tugas tertentu. Secara umum proses yang berlangsung di dalam EA dipresentasikan pada Gambar 4 berikut ini. Perbedaan utama antara GA dan GP adalah pada representasi kromosom atau individu.

Gambar 5. Mekanisme pembangkitan generasi baru.

6

Gam mbar 6. Algorittma pengevoluusian perangkatt keras.

GA mengorrganisasikan gen g dalam beentuk array, sedanngkan GP mengaplikasikan m nnya dalam bentu uk sebuah poohon gen. Naamun keduanya saama-sama mennggunakan prroses crossover dan mutassi. EP hanya menggunakaan proses mutaasi saja karenna ia tidak ada battasan representtasi gen. Crosssover adalah prooses kawin silang uuntuk mendapatkan n generasi teerbaik, sedanggkan mutasi adalahh proses pembbalikan susunann bit kromosom dengan tuju uan yang saama. crossover dan muutasi Mekanisme diperlihatkann pada Gambarr 5. Setiap indivvidu di dalam m populasi dissebut juga dengann genotype daan masing-maasing mengandungg satu representasi dari suatu s rangkaian deengan satu him mpunan kompoonen dan interko oneksinya. Dalam D crossoover, parameter-paarameter pasangan rangkkaian yang dipilih h dipertukarkaan untuk denngan operator crossover dan muutasi. membangkitkkan dua keturuunan. Selanjuttnya, rangkaian terbaik dapat diisalinkan langsung M dapat juga ke generasi berikutnya. Mutasi m pem mbalikan bebeerapa terjadi dan melibatkan gen dalam kromosom. Hal H ini mem mbuat kromosomkrromosom sediikit berbeda dari yang hanya dihasilkan dari d “perkawinnan” kedua induk knya. Ketika jumlah j rangkaaianrangkaian keturunan menyamai m jum mlah rangkaian di dalam populaasi induk, popuulasi b telah siaap untuk mennjadi keturunan baru populasi indu uk berikutnya dan d populasi innduk asli dihapus. Pemilihan acak dilakukan ppada pemilihan indduk yang akan n dikombinasikkan.

C. C Konsep Evoolusi Hardwarre Sejauh S ini, mekanisme adaptasi EH HW berdasarkan b pada EA dan algoritma yanng paling p umum digunakan addalah GA. Suaatu rangkaian r dapaat direpresentaasikan ke dalaam beberapa b cara yyang berbeda. Untuk U rangkaiian digital, d teknik yang paling umum u digunakkan adalah a reprresentasi leevel gerbanng. Representasi R inni berisi penjeelasan mengennai gerbang g yanng akan digunakan d d dan interkoneksinyaa. Ini kemudiaan dikodekan ke suatu s konfiguurasi bilangaan biner yanng selanjutnya s diaplikasikkan kepaada reconfigurable r device sepertti FPGA. Secaara sederhana s algooritma untuk mengevolusikkan perangkat p kerass ditampilkan pada p Gambar 6. 6

Gambar 7. Konsep evolusi hardware. Pada P GA cukuup ini, peraancang mendefinisikan m n sekelompok k vektor-vekttor latihan yang beerisi pemetaan input dan outpput rangkaian, r dann secara otomaatis algoritma ini i

7

Gambar 8. Mekanisme M evollusi EHW [7].

akan menyelesaikan m perancanngan rangkaiannyaa. Satu populasi yyang merepresentaasikan rangkaaian dibangkiitkan secara acak. Tingkah lakuu setiap rangkkaian dievaluasi dan ranngkaian terrbaik dikombinasik kan untuk menndapatkan generasi baru dan dih harapkan menjaadi rangkaian yyang lebih baik daari pendahulunyya. Setelah meelalui serangkaian iterasi, rangkkaian yang paaling layak (fitteest) akan bertingkah laku sebagaimanaa spesifikasi aw wal yang diberrikan padanya. Prroses ini daapat dilihat ppada Gambar 7. Bagiaan yang saangat membutuhkaan komputasi di dalam GA adalah evaluuasi setiap ranggkaian atau dissebut dengan kom mputasi nilai fitness. f Prosess ini melibatkan pemasukan data ke seetiap rangkaian dan penghituungan kesalahan karena deviasi dari ouutput yang ttelah dispesifikasikkan. me Evolusi Haardware D. Mekanism Masih ada beda b pendapat mengenai E EHW yakni masih adanya ketidak yakinan prroses pada harrdware y yakni evolusi ranngkaian atau mengevolusikan perilaaku rangkaaian. mengevolusikan Mengevolusiikan hardware sangat kkecil kemungkinan nnya karena akan berdam mpak fatal bagi hardware h itu sendiri, sehinngga yang dievaluuasi adalah perilaku rangkaaian. Dengan kataa lain, EHW dapat dipanddang sebagai pend dekatan evolusii dalam merancang perilaku harrdware dan bukan merancang

hardware h secaara langsung. Oleh O karena ittu, perancang p hharus mengeetahui perilakku rangkaian r yangg tepat pada lin ngkunga dimaana ia akan diaplikaasikan. EHW E dapat diikategorikan berdasarkan b paada lokasi simulassi, ekstrinsik dan instrinsiik. EHW E ekstrinnsik mensimuulasikan prosses evolusi e padaa software dan hannya memasukkan m konfigurasi terbaik kepaada hardware h padda setiap generasi. g EH HW intrinsik langsuung melakukann proses evoluusi di d dalam harddware yakni setiap kromosoom digunakan d untuuk merekonfig gurasi hardwaare atau a dengan kata lain, hardware akkan dikonfigurasi d ssebanyak jumlaah populasi paada setiap s generasi. Mode ini daapat juga disebbut dengan d mengevvolusikan harddware secara of offline l EHW (OF FL) dan on-lin ne EHW (ONL L). Proses P ini dipreesentasikan pad da Gambar 8. V.

SELF-ORGA ANIZING HARDWARE E

Telah T disingggung pada Bagian I bahw wa menggabungka m an teknologi JST dan EH HW akan a memunnculkan isu-issu baru yanng menarik m yakni mengapa harrus digabungkkan padahal p merekka telah mem mpunyai domaain masing-masing m g dan sudah banyak JST yanng telah t di-hardw ware-kan. Lalu dimana sisi menariknya m ? Dalam D suatu pperancangan raangkaian setellah ia selesai diranncang dan kem mudian ditransffer

8

ke bentuk hardware-nya, ia akan melakukan fungsi sebagaimana requirement yang diberikan kepadanya. Bila pada suatu ketika paska produksi ditemukan bahwa terdapat requirement yang belum dipenuhi atau diperlukan pengembangan lebih lanjut, dapat dibayangkan betapa besar upaya yang dilakukan untuk mengatasi hal ini terlebih bila produk tersebut dalam bentuk Application Specific Integrated Circuits (ASICs). EHW memberikan satu solusi untuk mengatasi permasalahan tersebut khususnya untuk produk-produk paska produksi dan salah satu diantaranya adalah produk-produk rangkaian berbasiskan pada JST. Oleh karena itu konsep SOHW ini diharapkan memberikan alternatif lain untuk mengimplementasikan JST ke hardware. Namun untuk menggabungkan kedua teknologi tersebut agar menjadi SOHW yang saling melengkapi, diperlukan pemahaman terhadap karakteristik keduanya dan bagaimana konsep evolusi hardware selaras dengan evolusi JST pada fase pelatihan dan fase pengenalan. A. Karakteristik JST ART1 dan EHW 1) ART1. Telah disampaikan pada bagian sebelumnya bahwa sifat JST adalah adaptif yakni mampu merespon perubahan lingkungannya dengan dinamis dengan cara memodifikasi bobotbobot sambungannya, arsitekturnya atau aturan pembelajarannya. JST melakukan respon dengan melakukan perubahan topologi dengan menambah atau mengurangi cluster kategori pola yang dipelajarinya dengan mekanisme winnertakes-all. Proses perubahan topologi ini dilakukan secara otomatis tanpa adanya intervensi dari manusia sehingga dapat dikatakan JST ART1 melakukan selforganizing pada dirinya sendiri agar jumlah cluster selaras dengan jumlah pola yang dikenalnya. Pada fase pengenalan, JST ART melakukan proses pengenalan pola secara langsung atau on-line dan bila ada pola baru yang belum pernah ia kenal, pola tersebut akan “dipaksakan” masuk ke dalam salah satu kategori yang telah dikenalnya. Oleh karena itu pada fase pengenalan, nilai parameter vigilance diturunkan di bawah 1 agar JST ART tidak begitu sensitif terhadap perbedaan pola yang tipis. Dalam aplikasi kritis

perbedaan pola yang tipis ini dapat berdampak fatal bagi proses selanjutnya. Oleh karena itu pada fase pengenalan JST ART1 harus tetap mampu menerima pola input baru yang belum pernah dikenalnya dan menciptakan cluster baru untuk pola tersebut. Untuk dapat memenuhi kebutuhan ini diperlukan hardware yang mampu mengadaptasi perubahan arsitektur jaringan JST ini. 2) EHW. Pada dasarnya karakteristik utama EHW adalah “kecerdasannya” dalam merespon perubahan lingkungan dengan cara memodifikasi arsitektur dan perilakunya secara mandiri dengan mengadopsi konsep evolusi alami atau evolvable. Dengan kemampuannya dalam berevolusi ini rangkaian berbasis EHW dapat direkonfigurasi berulang kali yang pada akhirnya akan diperoleh rangkaian terbaik yang telah memenuhi requirement sebagaimana dispesifikasikan sebelum proses pembangunan rangkaian dimulai. Sebagaimana disampaikan pada Bagian IV, bagian yang sangat membutuhkan komputasi tinggi di dalam GA adalah evaluasi setiap rangkaian untuk memperoleh nilai fitness. Ukuran fitness menentukan apa yang harus dikerjakan dan merupakan mekanisme untuk berkomunikasi dengan requirement pada level yang lebih tinggi. Oleh karena itu diperlukan modifikasi algoritma JST ART1 agar ia dapat diimplementasikan dengan mudah ke hardware dan menghasilkan pemetaan input-ouput yang lebih sederhana untuk meminimalkan waktu dalam proses evolusi di dalam EHW. B. Cara Kerja SOHW Dengan memanfaatkan karakteristik kedua teknologi tersebut di atas, SOHW dapat ditinjau dari dua perspektif yakni evolusi penuh dan evolusi tidak penuh dengan kelebihan dan kekurangan masing-masing. 1) Evolusi Tidak Penuh. Pada perspektif evolusi tidak penuh, ART1 dan EHW melakukan proses evolusi baik pada fase pelatihan maupun pada fase pengenalan. Pada fase pelatihan, ART1 akan melakukan proses pengenalan pola dan mengelompokkannya ke dalam cluster yang berbeda berdasarkan karakteristik pola-pola

9

tersebut. Setelah fase pelatihan selesai, dilakukan ekstraksi pemetaan input-output ART1 dan selanjutnya dikirimkan ke GA untuk melakukan proses sintesa rangkaian. Setelah rangkaian terbaik diperoleh, konfigurasi ini kemudian disalinkan ke dalam FPGA menjadi bentuk hardware.

proses pembelajaran ulang untuk membentuk cluster baru untuk pola tersebut. Peta inputoutput yang baru kemudian dikirimkan ke GA untuk disintesa mendapatkan konfigurasi bit baru. Konfigurasi baru ini kemudian disalinkan ke FPGA untuk membentuk rangkaian baru. Proses yang sama akan berulang bila ditemukan pola baru. Persyaratan utama di sini adalah parameter vigilance ߩ harus diatur sama dengan 1. Mekanisme ini lebih menekankan pada mode operasi EHW off-line atau ekstrinsik karena evolusi dilakukan dengan bantuan software dan hanya keturunan dengan konfigurasi rangkaian terbaik yang akan disalinkan pada FPGA. Proses ini dipresentasikan pada Gambar 9.

Gambar 9. Mode evolusi tidak penuh SOHW.

Gambar 10. (a) Algoritma ART1m.

Pada fase pengenalan, bila ART1 memperoleh pola input yang belum pernah dikenalnya maka ART1 harus melakukan

2) Evolusi Penuh. Pada mekanisme ini, ART1 dan EHW melakukan proses evolusi baik pada fase pelatihan maupun pada fase pengenalan untuk menghasilkan rangkaian

10

terbaik. Perbedaan penting dengan mekanisme evolusi penuh adalah pada fase pengenalan hanya EHW yang melakukan proses evolusi untuk merekonfigurasi rangkaiannya menyesuaikan dengan pola baru yang belum dikenal pada fase pelatihan. Artinya EHW yang melakukan pengenalan sebagai backup ketika ART1 gagal melakukan tugasnya. Agar mekanisme SOHW ini dapat dicapai, digunakan algoritma ART1 yang telah dimodifikasi oleh [12] menjadi ART1m atau ART1-modified sebagaimana ditampilkan pada Gambar 10(a). Mekanisme evolusi tidak penuh ini menampilkan mode operasi EHW on-line atau instrinsik dimana evolusi disimulasikan langsung pada hardware, artinya EHW beradaptasi selaras dengan perubahan lingkungan secara dinamis dan mandiri. Proses ini ditampilkan pada Gambar 10(b).

C. Keterbatasan Adaptasi on-line mensyaratkan bahwa EHW mampu merubah arsitektur rangkaiannya ketika beroperasi pada lingkungan nyata. Di samping itu, adaptasi on-line juga merupakan proses incremental sehingga EHW harus mampu menyimpan informasi rangkaian sebelumnya untuk menurunkan keturunan berikutnya tanpa arus mengulang proses dari awal sebagaimana karakteristik EA yang digunakan untuk mengevolusikan rangkaian. Hal ini disebut juga dengan stabilityplasticity dilemma, permasalahan yang pernah dihadapi JST sebelum ditemukannya ART. Dengan keterbatasan tersebut, proses evolusi hardware pada umumnya dilakukan secara off-line karena belum ditemukan suatu mekanisme untuk mencegah munculnya keturunan baru yang tidak lebih baik dari induknya. Keturunan yang tidak baik akan berdampak fatal pada rangkaian yang diproduksinya atau lingkungan fisik dimana ia dievolusikan secara on-line. VI.

KESIMPULAN

Dari studi literatur yang telah disampaikan di atas dapat disimpulkan bahwa SOHW sangat mungkin untuk diimplementasikan dengan memadukan karakteristik menguntungkan dari teknologi JST dan EHW. SOHW akan sangat memberikan keuntungan bila ia mampu melakukan evolusi secara on-line. Adaptasi on-line tidak dapat dilakukan dengan menggunakan EA yang diaplikasikan pada EHW saat ini. Agar EHW mampu melakukan adaptasi secara on-line, permasalahan stability-plasticity atau ketidak mampuan menyimpan informasi rangkaian sebelumnya harus diatasi terlebih dulu. Salah satu cara yang dapat dilakukan adalah mengadopsi penyelesaian stability-plasticity pada JST dan menerapkannya pada EHW dengan metode-metode tertentu.

Gambar 10. (b) Mode evolusi penuh SOHW.

11

Referensi [1] Busque, Martin, and Parizeau, Marc, A Comparison of Fuzzy ARTMAP and Multilayer Perceptron for Handwritten Digit Recognition, 31 October 1997, Computer Vision and Systems Laboratory Universit e Laval, Sainte-Foy (Quebec), Canada. [2] Carpenter, Gail A., and Grossberg, Stephen, A Massively Parallel Architecture for a SelfOrganizing Neural Pattern Recognition Machine, Computer Vision, Graphics, and Image Processing,1987, Volume 37, pp.54-115. [3] Fausset, Laurene, Fundamentals of Neural Networks: Architectures, Algorithms and Applications, Prentice-Hall, New Jersey, USA, 1994, pp. 226-229. [4] Gordon, Timothy W., and Bentley, Peter J., On Evolvable Hardware, download tanggal 5 Desember 2006, pukul 13.28 WIB. [5] Haykin, Simon, “Neural Networks: A Comprehensive Foundation”, IEEE Computer Society Press, USA, 1994. [6] Iba, Hitoshi; Iwata, Masaya and Higuchi, Tetsuya, Gate-level Evolvable Hardware: Empirical Study and Application, Evolutionary Algorithms in Engineering Applications, pp.259276, Springer-Verlag, 1997. [7] Kim, Jin Hyung, “Neural Networks Introduction”, CS679 Lecture Notes, Computer Science Department, KAIS, Korea, 2003. [8] Lindsey, Clark S., Neural Networks in Hardware: Architectures, Products and Applications, http://www.particle.kth.se/~lindsey/ HardwareNNWCourse/home.html, download tanggal 24 Nopember 2006, pukul 16.15 WIB. [9] Pérez-Uribe, Andrés and E. Sanchez, FPGA Implementation of an Adaptable-Size Neural Network, Proceeding of Sixth International Conference on Artificial Neural Networks, 1996, pp. 382-388, Springer-Verlag. [10] Pérez-Uribe, Andrés and Sanchez, E., “Neural network structure optimization through online hardware evolution,” Proceedings of the World Congress on Neural Networks (WCNN’96), 1996, San Diego, CA, pp. 1041–1044. [11] Schurmann, Felix; Steffen Hohmann; Johannes Schemmel, and Karlheinz Meier, Towards an Artificial Neural Network Framework, Proceedings of the 2002 NASA/DOD Conference on Evolvable Hardware (EH’02), 2002. [12] Serrano-Gotarredona, Teresa and LinaresBarrancon, Bernabé, A Modified ART1 Algorithms more suitable for VLSI Implementations, Neural Networks, 13 November 1995. [13] Sipper M., Goeke M, Mange D., Stauffer A., Sanchez E., and Tomassini M., The firefly machine: Online evolware, Proceeding 1997 IEEE Conference Evolutionary Computation (ICEC’97). 1997, Piscataway, NJ: IEEE, pp. 181–186.

[14] Trimberger S., Field Programmable Gate Arrays, Kluwer Academic, Norwell, Mass., USA, 1992. [15] Torresen, Jim, Evolvable Hardware as a New Computer Architecture, http://folk.uio.no/jimtoer/ ssgrr2002_2.pdf, download tanggal 4 Desember 2006, jam 15.36 WIB. [16] Yao, X., Evolving Artificial Neural Networks, Proceedings of the IEEE, 7(9):14231447, September 1999. [17] Yao, Xin and Higuchi, Tetsuya, Promises and Challenges of Evolvable Hardware, IEEE Transactions on Systems, Man, and Cybernetics— Part C: Applications and Reviews, Vol. 29, No. 1, February 1999. [18] Zhu, J. and Shutton, Peter, FPGA Implementations of Neural Networks – a Survey of a Decade of Progress, http://cat.inist.fr/ ?aModele=afficheN&cpsidt=15509745, download tanggal 4 Desember 2006, jam 15.35 WIB. Arwin D.W. Sumari meraih gelar S1 dari Teknik Elektro, Institut Teknologi Bandung (ITB), Bandung, Indonesia pada tahun 1996 dan sekarang sedang mengejar gelar S-2 bidang Teknik Komputer di Sekolah Teknik Elektro dan Informatika (STEI), ITB, Bandung. Dia juga seorang Perwira TNI AU lulusan Akademi TNI Angkatan Udara (AAU), Yogyakarta, Indonesia tahun 1991 dengan pangkat terakhir Mayor Elektronika (Lek). Saat ini berdinas di AAU sebagai Dosen di Departemen Elektronika (Deplek) setelah sebelumnya menangani Full Mission Simulator F-16A di Lanud Iswahjudi, Magetan, Jawa Timur antara tahun 1998-2005. Mayor Lek Arwin pernah menjadi In Plant Team Leader dan Software Engineer Simulator F16A di Thomson Training and Simulation Ltd. (TT&SL), Crawley, United Kingdom pada tahun 1996-1997. Dia memegang beberapa kualifikasi Simulator F-16A untuk System Administrator (SA), Flight Simulator Maintenance Engineer (FSME), Flight Simulator Instructor (FSI) dan Visual Database Modeling Engineer (VDBM). Dia juga pernah menjadi anggota Himpunan Ahli Intelejensia Artifisial Indonesia (HAIAI) pada tahun 1996. Mayor Lek Arwin D.W. Sumari dapat dihubungi melalui alamat email [email protected] dan [email protected] atau kunjungi situs pada alamat http://arwin91.tripod.com dan http://simulator-tempur.tripod.com.

12