Buletin Ilmiah STTH (ISSN : 0853 – 5175) Edisi : 012 Oktober 2011, hal. 50 – 57.
SIMULASI KONVERTER A/D DELTA-SIGMA TINGKAT-1 DENGAN MENGGUNAKAN SIMULINK® MATLAB Ali Hanafiah Rambe1) 1)
Staf Pengajar Departemen Teknik Elektro, Fakultas Teknik USU
Abstrak Sebuah konverter A/D delta-sigma (∆-Σ) terdiri atas sebuah sample and hold (S/H), modulator ∆-Σ dan filter decimation digital. Istilah ∆-Σ berasal dari modulatornya yang memiliki differentiator (∆) dan integrator (Σ). Dengan teknik oversampling dan rangkaian umpan baliknya, konverter ini mampu menekan noise ke frekuensi yang lebih tinggi yang kemudian dapat dihilangkan dengan menggunakan sebuah LPF. Pada tulisan ini akan disimulasikan sebuah konverter A/D ∆-Σ tingkat-1 dengan menggunakan simulink® Matlab. Dari hasil simulasi diperoleh pada OSR = 64 dihasilkan frekuensi sampling sebesar 640 Hz, frekuensi cut-off LPF sebesar 40 Hz, time delay sebesar 0,29 detik dan sinyal error kuantisasi lebih kecil dari 0,2 Volt. Kata-kata kunci : konverter A/D delta-sigma, sample and hold, modulator Δ-Σ, filter decimation, oversampling ratio, noise shaping. Abstract A delta-sigma (Δ-Σ) converter A/D consists of a sample and hold (S / H), Δ-Σ modulator and digital decimation filter. The term of Δ-Σ comes from the modulator that has a differentiator (Δ) and integrator (Σ). With oversampling techniques and the feedback circuit, this converter can push the noise to higher frequencies which can then be removed by using an LPF. In this paper simulated a first order Δ-Σ converter A/D using Simulink® Matlab. From the simulation results obtained at OSR = 64 the resulting sampling frequency is 640 Hz, the cut-off frequency of LPF is 40 Hz, delay time is 0.29 second and the quantization error signal is smaller than 0.2 Volt. Keywords :
konverter A/D delta-sigma, sample and hold, modulator Δ-Σ, filter decimation, oversampling ratio, noise shaping
. 1. Pendahuluan
oversampling dan rangkaian umpan-baliknya
Teknik konversi ∆-Σ (delta-sigma) atau Σ-∆
(feedback) menjadikan modulator ini dikenal
(sigma-delta) telah ada sejak pertengahan abad
juga sebagai konverter A/D noise shaping
XX [1]. Teknik ini merupakan pengembangan
(pembentuk noise) [1-5].
dari sistem modulator-delta sehingga konverter
Konverter ∆-Σ banyak diaplikasikan untuk
A/D ∆-Σ disebut juga dengan Modulator Delta-
pengolahan sinyal pada sistem komunikasi dan
Sigma. Istilah ∆-Σ berasal dari modulatornya
audio digital [1],[2]. Hal yang menarik dari
yang memiliki differentiator (∆) dan integrator
konverter ∆-Σ ini adalah dengan hanya metode
(Σ). Kemampuan modulator ∆-Σ yang dapat
atau teknik konversi yang sederhana dan murah
mengurangi noise kuantisasi dengan teknik
50
Buletin Ilmiah STTH (ISSN : 0853 – 5175) Edisi : 012 Oktober 2011, hal. 50 – 57. dapat dicapai resolusi bit yang cukup tinggi
bulat, -∞ < n < ∞, dan x(n) = sinyal waktu-diskrit
(diatas 12 bit) [1][3].
bernilai kontinu.
2. Konverter A/D ∆-Σ
Clock
Sebuah konverter A/D ∆-Σ terdiri atas sebuah 0
sample and hold (S/H), modulator ∆-Σ dan filter
1T 2T 3T 4T
5T 6T 7T 8T
decimation digital seperti ditunjukkan pada Gambar 2 Sample and Hold (S/H)
Gambar 1 [3].
4. Oversampling Ratio (OSR) Input Signal
1-bit
S/H
Modulator
Digital Decimation Filter
Digital Output
Konverter
A/D
∆-Σ
bekerja
pada
laju
oversampling, yaitu laju pencuplikannya lebih Gambar 1 Arsitektur Konverter A/D ∆-Σ
besar dari laju Nyquist (fN). Laju oversampling
Sinyal masukan (input signal) yang berupa
tersebut
sinyal analog kontinu dicuplik oleh sebuah S/H
perbandingan antara laju pencuplikan (fs) dan
(sample
laju Nyquist, yaitu [1][6][7]:
and
hold)
yang
bekerja
secara
oversampling sehingga diperoleh sinyal waktu
umumnya
OSR
diskrit. Pada modulator ∆-Σ, sinyal waktu diskrit
dituliskan
sebagai
fs f s 2 fm fN
(2)
tersebut akan dikonversi menjadi aliran sinyal
dimana :
digital 1-bit dengan laju bit yang sangat tinggi.
mengurangi laju aliran sinyal digital 1-bit
OSR = oversampling ratio fs = laju pencuplikan fm = frekuensi maksimum sinyal masukan analog fN = laju Nyquist
(keluaran modulator) serta mengaprosimasikan-
5. Modulator ∆-Σ Tingkat-1 (First Order)
nya menjadi keluaran digital dengan N-bit.
Modulator ∆-Σ tingkat-satu memiliki sebuah
Filter
decimation
digital
berfungsi
untuk
differentiator (∆) dan sebuah integrator (Σ) 3. Sample and Hold (S/H)
seperti ditunjukkan pada Gambar 3 [3].
Sample and hold (S/H) atau disebut juga dengan track
and
hold
(T/H)
berfungsi
sebagai
pencuplik sinyal masukan (Gambar 2), yaitu
x(n)
Differentiator +
Integrator
d(n)
Komparator s(n)
y(n)
1
0 Sinyal Digital (aliran bit serial)
mengubah suatu sinyal analog waktu-kontinu menjadi sinyal waktu-diskrit bernilai kontinu, yang diperoleh dengan mengambil “cuplikan” sinyal waktu kontinu pada saat waktu diskrit. Secara matematis dapat ditulis [1][6] :
ya(n)
+Vref
-Vref DAC 1-bit
Gambar 3 Arsitektur Modulator ∆-Σ Tingkat-1
Xa(t ) Xa(t ) |t nT Xa(nT ) Xa(n / f s ) x(n) (1)
Pada differentiator, sinyal x(n) dikurangkan
Dimana Xa(t) adalah sinyal analog waktu-
dengan sinyal ya(n). Keluaran dari differentiator,
kontinu, T adalah interval pencuplikan (detik), fs = laju pencuplikan (Hz) = 1/T, n = bilangan
d(n), dijumlahkan oleh integrator menghasilkan sinyal s(n). Kemudian sinyal s(n) dikuantisasi oleh pengkuantisasi 1-bit yang merupakan
51
Buletin Ilmiah STTH (ISSN : 0853 – 5175) Edisi : 012 Oktober 2011, hal. 50 – 57. sebuah komparator (pembanding). Jika s(n) > 0,
mengalami penundaan (delay) dan sinyal noise
maka dihasilkan sinyal keluaran y(n) sebagai bit
E(z) akan mengalami pengalihan ke frekuensi
1, dan untuk selainnya sebagai bit 0. Sinyal y(n)
yang lebih tinggi seperti ditunjukkan pada
dikirimkan kembali ke differentiator melalui
Gambar 5 [1-5][8].
sebuah DAC 1-bit. Pada DAC 1-bit, sinyal y(n)
Karakteristik
diubah menjadi sinyal ya(n) yang bernilai ± vref
dengan sebuah filter high-pass (lolos atas). Hal
(tegangan referensi). Bit 1 dan bit 0 dari sinyal
inilah yang dikenal sebagai teknik pembentukan
keluaran y(n) direpresentasikan masing-masing
noise (noise shaping) pada Konverter A/D ∆-Σ.
dengan tegangan vref (+) dan vref (-).
sinyal
noise
tersebut
identik
N(f)
High Pass Filter
6. Model Linier Modulator ∆-Σ Tingkat-1 Modulator ∆-Σ tingkat-satu dapat digambarkan pada daerah Transformasi-Z (waktu diskrit),
fs 2
fm
f
Gambar 5 Fungsi Alih Noise Modulator ∆-Σ Tingkat-1
seperti ditunjukkan pada Gambar 4 [3],[4]. E(z)
X(z)
+
+ _
I(z) =
z-1 1 - z-1
+
Dengan menggunakan LPF digital, maka sinyal Y(z)
noise kuantisasi E(z) tersebut dapat dihilangkan tanpa mempengaruhi karakteristik sinyal X(z).
Gambar 4 Model Linier Modulator ∆-Σ Tingkat-1 Sinyal masukan modulator ∆-Σ dilambangkan dengan X(z) dan sinyal keluarannya sebagai
LPF digital tersebut merupakan bagian dari proses decimation (pengurangan) oleh filter digital FIR (finited impulse response).
Y(z). Differentiator dilukiskan sebagai node pengurangan. Integrator dinyatakan sebagai I(z). Serta pengkuantisasi 1-bit dimodelkan dengan penambahan sumber noise kuantisasi E(z). Jika konverter D/A (DAC) 1-bit dianggap sebagai DAC ideal, maka sesuai dengan analisis sinyal
7. Filter Decimation Digital Filter decimation digital terdiri atas filter antialiasing,
H(k),
dan
sebuah
sample
rate
compressor (pengurang laju cuplikan), seperti ditunjukkan pada Gambar 6 berikut [1][8][9].
waktu diskrit yang standar, fungsi transfer sinyal (STF) dan noise (NTF) dapat diberikan masingmasing dengan persamaan berikut [4] : STF =
Y(z) I(z) = z -1 X(z) 1 + I(z)
NTF =
E(z) 1 = 1 z -1 X(z) 1 + I(z)
(3) (4)
Dari Persamaan (3) dan (4) di atas dilihat bahwa STF (signal transfer function) = z-1 dan NTF (noise transfer function) = (1-z-1). Hal ini menunjukkan bahwa
sinyal
Gambar 6 Filter Cecimation Digital Keluaran dari filter decimation digital tersebut dapat dinyatakan sebagai [8][9]: y(m) = w(mM) =
h(k).x(mM- k)
(5)
k=-
dimana : w(n) =
h(k).x(n - k)
k=-
masukan X(z)
52
Buletin Ilmiah STTH (ISSN : 0853 – 5175) Edisi : 012 Oktober 2011, hal. 50 – 57. 8. Model Konverter A/D ∆-Σ Tingkat-1
d. Vref (tegangan referensi) pada komparator
Untuk memodelkan sebuah konverter A/D ∆-Σ
(yang juga berfungsi sebagai kuantisasi 1-
tingkat-1, maka sistem harus terdiri atas sebuah
bit), berupa +Vr ef dan –Vr ef.
pembangkit sinyal analog, sebuah pencuplik,
e. Decimation
sebuah modulator ∆-Σ dengan penambahan kanal AWGN
sebagai
fungsi
f. Time delay: merupakan pengesetan delay dari sinyal masukan untuk membandingkannya dengan sinyal aproksimasi analog.
∆-Σ ini ditunjukkan pada Gambar 7. Bit Streams +Vref
Digital Approximation
-Vref
+
-
Stage-1 Integrator
Analog Approximation
Stage-2
M1 Comparator
Simulink® Matlab
M2 LPF Analog
Decimation
Delta-Sigma Modulator
Error Time Delay
+
parameter-parameter A/D
∆-Σ
dari
tingkat-1
Untuk pemodelan dan simulasi konverter A/D ∆Σ
Gambar 7 Model Konverter A/D ∆-Σ Tingkat-1
konverter
9. Simulasi Konverter A/D ∆-Σ pada
AWGN
Input Signal
Adapun
2
tingkat yaitu terdiri atas M1 dan M2.
sebuah filter analog. Model dari konverter A/D
Sampling (OSR)
dengan
ketidaksempurnaan
rangkaian modulator, sebuah decimation dan
Integrator Output + Noise
(downsampling)
tingkat-1
Simulink®
Matlab
[10]
ditunjukkan pada Gambar 8.
model
yang
pada
1
2
3
4
Xt
XnT
Sn
Yn1
akan
z-1
Out
Sample & Hold
Input Signal
disimulasikan adalah sebagai berikut :
1-z-1 Integrator
Digitized Aproximation
5 Yn2
butter AWGN AWGN Channel
Quantizer 1-bit ( Comparator )
x[4n]
x[4n]
Decimation1
Decimation2
Analog Approximation
8 Xta
Analog Filter Design 6 Xtd
Input Signal
Error Input Signal (Delayed)
Transport Delay
a. Sinyal masukan merupakan pembangkitan sinyal dengan persamaan : x(t) = A1 sin(2πf1t) + A 2 cos(2πf2 t) + A 3 sin(2πf3 t)
(7)
7 Err
Gambar 8 Model Simulasi Konverter A/D ∆-Σ pada Simulink® Matlab Pada
sinyal
masukan,
yang
sebuah
dimana A1, A2, dan A3 merupakan nilai
pembangkitan
amplitudo sinyal (volt),
f1, f2, dan f3
penjumlahan 3 buah sinyal dengan amplitude
merupakan nilai frekuensi sinyal (Hz) dan t
dan frekuensi yang berbeda. Bentuk model
adalah waktu (detik).
pembangkitan sinyal masukan ini diperlihatkan
b. OSR (oversampling ratio) : merupakan
sinyal
dimodelkan terdiri
atas
pada Gambar 9.
pencuplikan sinyal masukan dengan laju pencuplikan
yang
dinyatakan
dengan
A1*Sin(2*pi*f1*t)
Persamaan (2). Jika fm = 5 Hz and OSR = 64,
Input Signal
A2*Cos(2*pi*f2*t)
1 Out
berarti : fs = (2 x 5 x 64) = 640 Hz. c. AWGN (additive white Gaussian noise). Penambahan noise pada keluaran integrator.
A3*sin(2*pi*f3*t)
Gambar 9 Model Pembangkitan Sinyal Masukan pada Simulink® Matlab
Dinyatakan dalam dB (decibel), dengan range 0 – 100. (jika ‘0’ dapat dianggap noise
Dimana Xt merupakan sinyal masukan yang
sangat besar, dan jika ‘100’ dapat dianggap
dinyatakan seperti pada Persamaan (7). XnT
noise sangat kecil).
merupakan sinyal tercuplik, Sn = keluaran
53
Buletin Ilmiah STTH (ISSN : 0853 – 5175) Edisi : 012 Oktober 2011, hal. 50 – 57. INPUT SIGNAL
integrator ditambah noise, Yn1 sebagai keluaran 1
modulator berupa aliran bit (bit streams), Yn2
aproksimasi analog.
0.8 0.6 Amplitude (Volt)
merupakan aproksimasi digital dan Xta sebagai
0.4 0.2 0
-0.2
10. Analisis Simulasi Konverter A/D ∆-Σ
-0.4 -0.6
pada Simulink® Matlab
-0.8 -1
Dari model yang telah dirancang, selanjutnya
0
0.2
0.4
0.6
0.8 1 1.2 Time (Second)
1.4
1.6
1.8
2
1.4
1.6
1.8
2
0.14
0.16
0.18
0.2
1.6
1.8
2
(a).
diberikan nilai-nilai masukan parameter sebagai
INTEGRATOR OUTPUT + NOISE
berikut : 1
= 0.2
[Volt]
A2
= 0.5
[Volt]
A3
= 0.3
[Volt]
f1
=2
[Hz]
f2
=3
[Hz]
f3
=5
[Hz]
t
=2
[second]
OSR
= 64
[dimensionless]
AWGN
= 10
[dB]
Vref
=1
[Volt]
M1
=4
[dimensionless]
M2
=4
[dimensionless]
0.6
Amplitude (Volt)
A1
0.8
0.4 0.2 0 -0.2 -0.4 -0.6 -0.8 -1
0
0.2
0.4
0.6
0.8
1 1.2 Time (Second)
(b). BIT STREAMS 1 0.8
Amplitude (Volt)
0.6 0.4 0.2 0 -0.2 -0.4 -0.6
Dari data masukan tersebut diperoleh :
-0.8 -1
Frekuensi masukan maksimum (Fm) = 5 Hz.
0
0.02
0.04
0.06
0.08
0.1 0.12 Time (Second)
(c).
Frekuensi sampling (Fs) = 5 x 2 x 64 = 640 Hz. Frekuensi cut-off pada filter low-pass (Fc) = Fs /
DIGITAL APPROXIMATION
(M1 x M2) = 640 / 16 = 40 Hz.
1
Time delay = 0.29 detik. (time delay ini adalah
0.8
hasil pengesetan berdasarkan pengamatan, yang
0.4
minimal/kecil).
Amplitude (Volt)
bertujuan untuk mendapatkan error yang lebih
0.6
0.2 0 -0.2 -0.4 -0.6 -0.8
Adapun sinyal yang dihasilkan dari masukan tersebut diperlihatkan pada Gambar 10.
-1 0
0.2
0.4
0.6
0.8
1 1.2 Time (Second)
1.4
(d).
54
Buletin Ilmiah STTH (ISSN : 0853 – 5175) Edisi : 012 Oktober 2011, hal. 50 – 57. ANALOG APPROXIMATION
INTEGRATOR OUTPUT + NOISE
INTEGRATOR OUTPUT + NOISE
Input Signal Delayed Analog Approximation
1 0.8
1
1
0.8
0.8
0.6
0.6
0.4
0.4 0.2
0.6 Amplitude (Volt)
0.4 0.2
Amplitude
Amplitude
0.2 0
0
-0.2
-0.2
-0.4
-0.4
-0.6
-0.6 -0.8
-0.8
0
-1
-1
0
0.2
0.4
0.6
0.8
-0.2
1 Time
1.2
1.4
1.6
1.8
0
2
0.2
0.4
0.6
(a)
-0.4 -0.6
0.8
1 Time
1.2
1.4
1.6
1.8
2
(b)
Gambar 11 Sinyal Keluaran integrator + Noise
-0.8
(a). pada AWGN = 0, (b). pada AWGN = 100
-1 0
0.2
0.4
0.6
0.8
1 1.2 Time (Second)
1.4
1.6
1.8
2
(e).
Pada saat AWGN = 0, terlihat noise sangat
ERROR SIGNAL
mempengaruhi keluaran integrator, sedangkan
1
pada saat AWGN = 100, keluaran integrator
0.8
menjadi lebih baik.
0.6
0.2 ERROR SIGNAL
0 -0.2 Amplitude (Volt)
-0.4 -0.6 -0.8 -1
ERROR SIGNAL
1
1
0.8
0.8
0.6
0.6
0.4
0.4
Amplitude (Volt)
Amplitude (Volt)
0.4
0.2 0 -0.2
-0.4
-0.6
-0.6 -0.8
-1
0.2
0.4
0.6
0.8
1 1.2 Time (Second)
1.4
1.6
1.8
2
(f). Gambar 10 Sinyal Hasil Simulasi : (a). Sinyal
0
-0.4
-0.8
0
0.2
-0.2
-1 0
0.2
0.4
0.6
0.8
1 1.2 Time (Second)
1.4
1.6
1.8
2
0
0.2
0.4
0.6
0.8
1 1.2 Time (Second)
1.4
1.6
1.8
(a) (b) Gambar 12 Sinyal Error (a). pada AWGN = 0 (b). pada AWGN = 100
masukan, (b). Sinyal keluaran integrator + noise, (c). Sinyal aliran 1-bit (bit stream), (d). Sinyal aproksimasi digital, (e). Sinyal aproksimasi
Akan
tetapi
perbedaan
sinyal
error
yang
dihasilkan dari kedua kondisi tersebut tidak terlalu signifikan, hal ini dikarenakan, keluaran
analog, (f). Sinyal error
integrator
tersebut
akan
dikuantisasi
oleh
dari
pengkuantisasi 1-bit berupa komparator. Jika
keluaran filter low-pass dengan frekuensi cut-off
keluaran integrator tersebut > 0 maka akan
adalah 40 Hz. Dan sinyal error adalah selisih
direpresentasikan dengan tegangan referensi
antara sinyal masukan yang ditunda (delayed)
positif (+Vref = +1) dan jika ≤ 0 maka akan
dan sinyal aproksimasi analog.
direpresentasikan dengan tegangan referensi
Sinyal
aproksimasi
analog
diperoleh
Jika data masukan untuk AWGN diubah menjadi bernilai 0 dan 100, maka sinyal keluaran integrator dan error yang dihasilkan masingmasing ditunjukkan pada Gambar 11 dan 12.
negatif (-Vref = -1). Jadi penambahan noise menjadi sangat besar atau kecil, tetap saja akan direpresentasikan sebagai +Vref atau –Vref. Hal ini merupakan salah satu keunggulan dari konverter A/D ∆-Σ, yaitu lebih handal terhadap noise atau yang dikenal sebagai konverter noise shaping.
55
2
Buletin Ilmiah STTH (ISSN : 0853 – 5175) Edisi : 012 Oktober 2011, hal. 50 – 57. Dari sinyal yang dihasilkan terlihat bahwa
penambahan delay, pada implementasinya stage-
tegangan (amplitudo) sinyal masukan berkisar
2 tersebut tidak diperlukan. Jadi cukup hanya
diantara -0,8 dan +1 (Gambar 10a), yang mana
satu (1) stage saja.
range tersebut masih dalam range tegangan referensi yaitu -1 dan +1. Jika range tegangan referensi (Vref) lebih kecil dari range tegangan sinyal masukan, misalkan Vref adalah +/- 0,2 volt, maka akan dihasilkan sinyal aproksimasi
11. Kesimpulan Pada tulisan ini telah disimulasikan konverter A/D ∆-Σ tingkat-1 yang terdiri atas sebuah S/H yang bekerja dengan teknik oversampling, sebuah modulator ∆-Σ tingkat-1 (yang tersusun
analog seperti ditunjukkan pada Gambar 13.
dari sebuah differentiator dan sebuah integrator) ANALOG APPROXIMATION Input Signal Delayed Analog Approximation
1
dan sebuah filter decimation. Dari hasil simulasi dapat dilihat bagaimana pengaruh nilai OSR
0.8 0.6
yang semakin tinggi akan menghasilkan nilai
Amplitude (Volt)
0.4 0.2
error kuantisasi yang semakin kecil. Pada OSR =
0 -0.2
64 dihasilkan frekuensi sampling sebesar 640
-0.4 -0.6
Hz, frekuensi cut-off LPF sebesar 40 Hz, time
-0.8
delay sebesar 0,29 detik dan sinyal error
-1 0
0.2
0.4
0.6
0.8
1 1.2 Time (Second)
1.4
1.6
1.8
2
Gambar 13 Aprosimasi sinyal keluaran analog yang dihasilkan jika Vref lebih kecil dari
kuantisasi lebih kecil dari 0,2 Volt. Adanya penambahan noise AWGN tidak mempengaruhi sinyal
tegangan sinyal masukan.
keluarannya.
Hal
ini
menunjukkan
kehandalan konverter A/D ∆-Σ terhadap noise.
Dari Gambar 12 di atas terlihat bahwa, sinyal aproksimasi analog sangat jauh berbeda dari sinyal masukan, hal ini menunjukkan bahwa, pengesetan tegangan referensi harus berada di atas range tegangan sinyal masukan.
Referensi [1] Pervez M. Aziz, Henrik V.S, Jan Van Spiegel, “An Overview of Sigma-Delta Converters”,
IEEE
Signal
Processing
Magazine, Januari 1996. Jika nilai OSR rendah maka perlu pengaturan / pengesetan faktor decimation (M1 dan M2). Untuk nilai OSR = 8, maka sebaiknya faktor decimation diset menjadi M1 = 2 dan M2 = 1. Hal ini dikarenakan pada nilai OSR = 8 tersebut
[2] Ali Hanafiah R, “Aplikas Konverter A/D Delta Sigma pada Software Defined Radio”, Jurnal Ensikom Departemen Teknik Elektro FT USU, 2005.
laju aliran bit (bit stream) menjadi lebih kecil,
[3] Sangil Park, Ph. D., “Principles of Sigma
sehingga decimation harus dikurangi juga agar
Delta Modulation for ADC”, Motorola
sinyal aproksimasi dapat diperoleh dengan baik.
Digital Signal Processing (DSP), 1999.
Nilai M2 = 1, berarti bahwa sinyal yang melalui decimator stage-2 tidak mengalami pengurangan laju
bit,
akan
tetapi
hanya
[4] Mansour
Keramat, “Design and Test
Challenges of High Performances Data
mengalami
56
Buletin Ilmiah STTH (ISSN : 0853 – 5175) Edisi : 012 Oktober 2011, hal. 50 – 57. Converter”, P2: Design of Track and Hold, P4 : Oversampling A/D Conversion. http://www.engr.uconn.edu (download : Oktober 2010). [5] B. Boser, “EECS 247 Lecture 19 : Oversampling”, EECS-BERKELEY, 2002. [6] Scenix,
“Sigma
Delta
ADC
Virtual
Peripheral”, Scenix, Inc., September 2003. [7] Andrea Baschirotto, P. Malcovati, dan F. Maloberti, “A/D and D/A Converters” http://www.imm.dtu.dk/courses/02911/Copen hagen.pdf (download : Oktober 2010). [8] Walt Kester, “ADC Architectures III: SigmaDelta ADC Basics”, Analog Device, Oktober 2008. [9] David Jarman, “A Brief Introduction to Sigma-Delta
Conversion”,
Intersil
Corporation, May 1995. [10] Matlab, http://www.mathworks.com
57
