1 Smíšené digitálně-analogové simulace Cílem cvičení je osvojení práce s analogově-digitálními obvody a komplexní realizací modelu součástky na základě blokového schématu. Cíle cvičení Integrující AD převodník s dvojsklonnou integrací.
1.1 AD převodník s dvojsklonnou integrací Zadání Vytvořte model integrujícího AD převodníku s dvojsklonnou integrací a ověřte jeho funkci. Vykreslete časové průběhy převodu a určete základní parametry tohoto převodníku: (doba převodu, LSB a bitový šum při maximálním rozlišení). Postup 1. Na základě blokového schématu AD převodníku, který je uveden na konci této kapitoly včetně popisu, bude nutné vytvořit schéma. 2. Schéma bude využívat asynchronní RS klopný obvod, který bohužel není v knihovně prvků k dispozici – bude nutné jej vytvořit jako hierarchický blok (viz následující schéma). a. Nakreslit schéma RS klopného obvodu včetně portů. Netlist Schéma * Schematics Netlist * X_HB1_U1A START START HB1_1 $G_DPWR +$G_DGND 7400 PARAM S: + IO_LEVEL=0 M NTYM XDLY=0 X_HB1_U2A RESET RESET HB1_2 $G_DPWR +$G_DGND 7400 Obr. 1.1: Schéma zapojení RS klopného obvodu PARAM S: potřebného pro integrační A/D převodník (vložení + IO_LEVEL=0 M NTYM XDLY=0 portů PORTLEFT-R, PORTLEFT-L po zmáčknutí X_HB1_U3A HB1_1 HB1_3 S1 ikony Place port. $G_DPWR +$G_DGND 7400 PARAM S: + IO_LEVEL=0 M NTYM XDLY=0 X_HB1_U4A S1 HB1_2 HB1_3 $G_DPWR +$G_DGND 7400 PARAM S: + IO_LEVEL=0 M NTYM XDLY=0 3. Před zapouzdřením přejmenovat Schematic na RS a Page1 na HB1. Provést zapouzdření, tj. do projektu vložit nový Schematic a do něj novou stránku, příkaz Place-Hierarchical Block, a v otevřeném okně zadat Reference: HB1, Implementation type: Schematic View, Implementation name: RS. Kliknutím a tažením na kreslícím plátně se vykreslí zapouzdřený blok, jehož vývody lze s použitím myši upravit (RS na
straně vstupů, Q na straně výstupu). Správnost realizace RS klopného obvodu je vhodné ověřit simulací logické funkce.
Obr. 1.2: Vytvoření hierarchického bloku RS klopného obvodu 4. Vytvořit kompletní schéma vnitřního zapojení AD převodníku (viz níže). 5. Pro realizaci komparátoru můžete využít blok pro behaviorální modelování ABM 1 s hodnotou definované podmínky IF(V(%IN)>0,3,0). Hodnota 3 V na výstupu při splnění podmínky postačuje pro buzení následných logických obvodů a nezpůsobuje kritické konvergenční chyby při časové simulaci, pro přílišnou změnu napětí. (Pspice při simulaci sleduje trendy jednotlivých napětí a při příliš rychlém růstu některé z hodnot ukončí simulaci). 6. Ověřte správnost realizace AD převodníku.
Obr. 1.3: Kompletní schéma zapojení integračního A/D převodníku (DigClock/SOURCE, S/ANALOG, S1 je mirrored horizontaly)
Netlist * Schematics Netlist * .EXTERNAL INPUT Vin .EXTERNAL OUTPUT D0 .EXTERNAL OUTPUT D1 .EXTERNAL OUTPUT D2 .EXTERNAL OUTPUT D3 .EXTERNAL OUTPUT D4 .EXTERNAL OUTPUT D5 .EXTERNAL OUTPUT D6 .EXTERNAL OUTPUT D7 .EXTERNAL OUTPUT END .EXTERNAL INPUT START X_S2 S2 0 N00761 N00946 SCHEM ATIC1_S1 R_R1 N00761 N00803 30k X_HB1_U1A START START HB1_1 $G_DPWR $G_DGND 7400 +PARAM S: IO_LEVEL=0 M NTYM XDLY=0 X_HB1_U2A RESET RESET HB1_2 $G_DPWR $G_DGND 7400 +PARAM S: IO_LEVEL=0 M NTYM XDLY=0 X_HB1_U3A HB1_1 HB1_3 S1 $G_DPWR $G_DGND 7400 +PARAM S: IO_LEVEL=0 M NTYM XDLY=0 X_HB1_U4A S1 HB1_2 HB1_3 $G_DPWR $G_DGND 7400 +PARAM S: IO_LEVEL=0 M NTYM XDLY=0 E_U6 N00830 0 VALUE {LIM IT(V(0,N00803)*1E6,-5V,+5V)} X_U2 N02376 $D_HI $D_HI N02070 $D_HI $D_HI $D_HI $D_HI +$D_HI D4 D5 D5 + D5 RESET $G_DPWR $G_DGND 74161 PARAM S: + IO_LEVEL=0 M NTYM XDLY=0 V_V1 N00946 0 -4.9V C_C1 N00803 N00830 10n E_ABM 1 ZERO 0 VALUE { IF(V(N00830)>0,3,0) } X_S3 END 0 N00761 0 SCHEM ATIC1_S1 U_DSTM 1 STIM (1,1) $G_DPWR $G_DGND CLOCK IO_STM +IO_LEVEL=0 0 0 +500nS 1 REPEAT FOREVER +500nS 0 + +500nS 1 ENDREPEAT X_U3A S1 CLOCK N01688 $G_DPWR $G_DGND 7400 PARAM S: + IO_LEVEL=0 M NTYM XDLY=0 X_U7 ZERO END $G_DPWR $G_DGND BUF X_U4A S2 CLOCK N01734 $G_DPWR $G_DGND 7400 PARAM S: + IO_LEVEL=0 M NTYM XDLY=0 X_U1 COUNT $D_HI $D_HI N02070 $D_HI $D_HI $D_HI $D_HI +$D_HI D0 D1 D2 D3 + N02376 $G_DPWR $G_DGND 74161 PARAM S: + IO_LEVEL=0 M NTYM XDLY=0 X_U5A N01688 N01734 COUNT $G_DPWR $G_DGND 7400 +PARAM S: IO_LEVEL=0 M NTYM XDLY=0 X_S1 S1 0 N00761 Vin SCHEM ATIC1_S1 X_U12 START N02070 $G_DPWR $G_DGND INV X_HB2_U1A RESET RESET HB2_1 $G_DPWR $G_DGND 7400 +PARAM S: IO_LEVEL=0 M NTYM XDLY=0 X_HB2_U2A ZERO ZERO HB2_2 $G_DPWR $G_DGND 7400 +PARAM S: IO_LEVEL=0
M NTYM XDLY=0 X_HB2_U3A HB2_1 HB2_3 S2 $G_DPWR $G_DGND 7400 +PARAM S: IO_LEVEL=0 M NTYM XDLY=0 X_HB2_U4A S2 HB2_2 HB2_3 $G_DPWR $G_DGND 7400 +PARAM S: IO_LEVEL=0 M NTYM XDLY=0 .subckt SCHEM ATIC1_S1 1 2 3 4 S_S1 3 4 1 2 _S1 RS_S1 1 2 1G .M ODEL _S1 VSWITCH Roff=1e6 Ron=1.0 Voff=0.0V Von=3V .ends SCHEM ATIC1_S1 7. Použijte vytvořené interní schéma pro zapojení převodníku do testovacího obvodu v zapouzdřené podobě. 8. Na vstup AD převodníku přiveďte proměnné vstupní napětí a ověřte kompletní funkci převodníku. 9. Určete požadované parametry tohoto převodníku. Netlist * Schematics Netlist * V_V1 IN 0 5Vdc U_DSTM 1 STIM (1,1) + $G_DPWR $G_DGND + N11537 + IO_STM + IO_LEVEL=0 + 0s 1 + 10u 0 + REPEAT 10 TIM ES + +550u 1 + +1u 0 + ENDREPEAT
Schéma
Obr. 1.4: Schéma zapojení zdroje signálu k integračnímu A/D převodníku
Výsledky
Obr. 1.5: Výsledné charakteristiky integračního A/D převodníku
Obr. 1.6: Výsledné charakteristiky integračního A/D převodníku
Popis Převodník v prvním kroku integruje vstupní napětí a ve druhém kroku referenční napětí. Příchodem startovacího impulzu na vstup S se klopný obvod KO1 na výstupu Q nastaví a 2𝑛
sepne spínač S1. Integrátor integruje vstupní napětí uVST po dobu 𝑇1 = 𝑓 , určenou naplněním čítače s kapacitou 2n impulzy s kmitočtem f z pomocného generátoru, které procházejí přes otevřené hradlo H1. Na konci prvního kroku bude výstupní napětí integrátoru 𝑇 𝑢𝑖 (𝑇1 ) = 𝑢𝑉𝑆𝑇 𝑅𝐶1 . Po naplnění čítače se jeho signálem přeplnění vynuluje klopný obvod KO 1 a spínač S1 se rozpojí. Naopak se nastaví klopný obvod KO 2, z jehož výstupu se ovládá spínač S2, který připojí na vstup integrátoru záporné referenční napětí U ref < 0. Čítač nyní čítá impulzy z generátoru přes otevřené hradlo H 2. Integrátor integruje referenční napětí po dobu T 2, danou dosažením nulové hodnoty výstupního napětí ui. Jakmile výstupní napětí integrátoru projde nulou, signalizuje tuto situaci komparátor a vynuluje klopný obvod KO 2. Signálem z jeho výstupu se rozpojí spínač S2 a uzavře hradlo H 2. Na výstupu čítače zůstane 𝑢 číslo D odpovídající době 𝑇2 = 𝑉𝑆𝑇 𝑇1 . Vyskytuje-li se na vstupu převodníku kromě 𝑈 𝑟𝑒𝑓
měřeného napětí uVST i periodické rušivé superponované napětí ur, je potom vhodné volit dobu T 1 integrace jako násobek periody T r rušivého napětí. Integrátor pak totiž toto napětí účinně potlačuje bez ohledu na jeho velikost.
Obr. 1.7: Schéma a princip činnosti integračního A/D převodníku
