SBĚRNICE PCI EXPRESS MODUL LOGICKÉHO ANALYZÁTORU

´ UCEN ˇ Í TECHNICKE ´ V BRNE ˇ VYSOKE BRNO UNIVERSITY OF TECHNOLOGY

FAKULTA ELEKTROTECHNIKY ˇ ÍCH TECHNOLOGIÍ A KOMUNIKACN ´ ˇ RIC ˇ Í TECHNIKY USTAV AUTOMATIZACE A ME FACULTY OF ELECTRICAL ENGINEERING AND COMMUNICATION DEPARTMENT OF CONTROL AND INSTRUMENTATION

ˇ ´ SBERNICE PCI EXPRESS MODUL LOGICKEHO ´ ANALYZATORU LOGIC ANALYZER MODULE BASED ON PCIE CARD

´ RSK ˇ A ´ PRACE ´ BAKALA BACHELOR’S THESIS

´ AUTOR PRACE

´S ˇ JUR ˇÍK TOMA

AUTHOR

´ VEDOUCÍ PRACE SUPERVISOR

BRNO 2010

ˇ ING. SOBESLAV VALACH

VYSOKÉ UČENÍ TECHNICKÉ V BRNĚ Fakulta elektrotechniky a komunikačních technologií Ústav automatizace a měřicí techniky

Bakalářská práce bakalářský studijní obor Automatizační a měřicí technika Student: Ročník:

Tomáš Juřík 3

ID: 109667 Akademický rok: 2009/2010

NÁZEV TÉMATU:

Sběrnice PCI express modul logického analyzátoru POKYNY PRO VYPRACOVÁNÍ: Ve studijní fázi projektu se seznamte se sběrnicí PCIe a jejími základními charakteristikami. Ve druhé fázi projektu implementujte PCIe core do hradlového pole a prověřte chová systému zda odpovídá teoretickým předpokladům. V poslední fázi vytvořte jednoduchý modul, který bude sloužit jako logický analyzátor připojený k rozhraní PCIe. Funkci ověřte jak na reálných tak i na syntetických datech. Zadání bude realizováno na platformě FPGA Xilinx Spartan3 nebo Virtex5. DOPORUČENÁ LITERATURA:

Termín zadání:

8.2.2010

Termín odevzdání:

Vedoucí práce:

Ing. Soběslav Valach

31.5.2010

prof. Ing. Pavel Jura, CSc. Předseda oborové rady

UPOZORNĚNÍ: Autor bakalářské práce nesmí při vytváření bakalářské práce porušit autorská práva třetích osob, zejména nesmí zasahovat nedovoleným způsobem do cizích autorských práv osobnostních a musí si být plně vědom následků porušení ustanovení § 11 a následujících autorského zákona č. 121/2000 Sb., včetně možných trestněprávních důsledků vyplývajících z ustanovení části druhé, hlavy VI. díl 4 Trestního zákoníku č.40/2009 Sb.

ABSTRAKT C´ılem této práce je implementace jednoduchého logického analyzátoru do hradlového pole pˇripojeného k sbˇernici PCI-Express. Dále jsou vytvoˇreny moduly ˇctyˇr ˇc´ıtaˇc˚ u pro generován´ı testovac´ıch dat. V práci je popisán princip funkce logického analyzátoru. Je také rozebrána vývojová vývojová karta Spartan-3 PCI Express Starter Kit a architektura hradlových pol´ı Xilinx Spartan-3. Uvedeny jsou jednotlivé kroky vývoje souˇcást´ı logického analyzátoru.

ˇ ´ SLOVA KLÍCOV A Logický analyzátor, FPGA, PCI Express, Link, Lane, Xilinx, Spartan-3, XC3S1000, ISE, CORE Generator, WinDriver

ABSTRACT The goal of this bachelor’s thesis is to implement simple FPGA-based logic analyzer connected to PCI-Express bus. Furthermore four counters are implemented to generate testing dataset. This thesis describes a fundamental priciple and use of logic analyzer. An overview of Spartan-3 PCI Express Starter Kit development board and Xilinx Spartan-3 field-programmable gate array anrchitecture is given. Stages of logic analyzer development are detailed as well.

KEYWORDS Logic analyzer, FPGA, PCI Express, Link, Lane, Xilinx, Spartan-3, XC3S1000, ISE, CORE Generator, WinDriver

ˇÍK, T. Sbˇernice PCI express modul logického analyzátoru. Brno: Vysoké uˇcen´ı techJUR nické v Brnˇe, Fakulta elektrotechniky a komunikaˇcn´ıch technologi´ı, 2010. 44 s. Vedouc´ı bakaláˇrské práce Ing. Sobˇeslav Valach.

´ SEN ˇ Í PROHLA Prohlaˇsuji, ˇze svou bakaláˇrskou práci na téma Sbˇernice PCI express modul logického ” analyzátoru“ jsem vypracoval samostatnˇe pod veden´ım vedouc´ıho bakaláˇrské práce a s pouˇzit´ım odborné literatury a dalˇs´ıch informaˇcn´ıch zdroj˚ u, které jsou vˇsechny citovány v práci a uvedeny v seznamu literatury na konci práce. Jako autor uvedené bakaláˇrské práce dále prohlaˇsuji, ˇze v souvislosti s vytvoˇren´ım této bakaláˇrské práce jsem neporuˇsil autorská práva tˇret´ıch osob, zejména jsem nezasáhl nedovoleným zp˚ usobem do ciz´ıch autorských práv osobnostn´ıch a jsem si plnˇe vˇedom následk˚ u poruˇsen´ı ustanoven´ı § 11 a následuj´ıc´ıch autorského zákona ˇc. 121/2000 Sb., vˇcetnˇe moˇzných trestnˇeprávn´ıch d˚ usledk˚ u vyplývaj´ıc´ıch z ustanoven´ı § 152 trestn´ıho zákona ˇc. 140/1961 Sb.

V Brnˇe dne 31. kvˇetna 2010

.................................. (podpis autora)

ˇ ´ Í PODEKOV AN Dˇekuji vedouc´ımu bakaláˇrské práce Ing. Sobˇeslavu Valachovi za u´ˇcinnou metodickou, pedagogickou a odbornou pomoc a dalˇs´ı cenné rady pˇri zpracován´ı mé bakaláˇrské práce.

V Brnˇe dne 31. kvˇetna 2010

.................................. (podpis autora)

´ ˇ I´ TECHNIKY USTAV AUTOMATIZACE A MEˇ RIC Fakulta elektrotechniky a komunikaˇcn´ıch technologi´ı Vysoké uˇcen´ı technické v Brnˇe

6

OBSAH ´ Uvod 1

2

3

4

9

Logický analyzátor

10

1.1

Definice . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

10

1.2

Typy analýz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

11

1.3

Trigger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

11

1.4

Existuj´ıc´ı ˇreˇsen´ı . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

11

Hardwarové prostˇredky

14

2.1

Spartan-3 PCI Express Starter Kit . . . . . . . . . . . . . . . . . . . . .

14

2.1.1

Relevantn´ı komponenty vývojového kitu . . . . . . . . . . . . .

15

2.1.2

Zdroje napájen´ı . . . . . . . . . . . . . . . . . . . . . . . . . . .

15

2.1.3

Konfigurace FPGA . . . . . . . . . . . . . . . . . . . . . . . . .

16

2.2

Obecná architektura FPGA . . . . . . . . . . . . . . . . . . . . . . . . .

18

2.3

Architektura Spartan-3 XC3S1000 . . . . . . . . . . . . . . . . . . . . .

19

2.3.1

Hlavn´ı rysy hradlového pole XC3S1000 . . . . . . . . . . . . . .

19

2.3.2

CLBs (Configurable Logic Blocks) . . . . . . . . . . . . . . . .

20

2.3.3

Block RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

22

2.3.4

IOBs (Input/Output Blocks) . . . . . . . . . . . . . . . . . . . .

22

2.3.5

DCM (Digital Clock Manager) . . . . . . . . . . . . . . . . . . .

22

2.3.6

Propojovac´ı s´ıt’ . . . . . . . . . . . . . . . . . . . . . . . . . . .

24

2.3.7

Distribuˇcn´ı s´ıt’ hodinového signálu . . . . . . . . . . . . . . . . .

25

Sbˇernice PCI Express

26

3.1

Vrstvy sbˇernice PCI Express . . . . . . . . . . . . . . . . . . . . . . . .

27

3.2

Propojen´ı FPGA a PX1011A PHY . . . . . . . . . . . . . . . . . . . . .

29

Aplikace FPGA

30

4.1

Hierarchie modul˚u . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

30

4.2

ISE WebPack 11.1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

31

4.3

CORE Generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

32


5

6

7

4.4

Stavové registry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

34

4.5

Implementace triggeru . . . . . . . . . . . . . . . . . . . . . . . . . . .

35

4.6

Rychlost bˇehu a vyuˇzit´ı zdroj˚u . . . . . . . . . . . . . . . . . . . . . . .

36

ˇ ıd´ıc´ı software R´

37

5.1

Model komunikace s WinDriver . . . . . . . . . . . . . . . . . . . . . .

37

5.2

Uˇzivatelské rozhran´ı . . . . . . . . . . . . . . . . . . . . . . . . . . . .

38

Závˇer

40

Literatura

41

˚ veliˇcin a zkratek Seznam symbolu,

43

Seznam pˇr´ıloh

44

Pˇr´ılohy

44


8

´ ˚ SEZNAM OBRAZK U 1.1

Logický analyzátor Tektronix TLA5000 [7] . . . . . . . . . . . . . . . .

10

1.2

Diagram propojen´ı ChipScope modul˚u . . . . . . . . . . . . . . . . . . .

12

1.3

Grafické rozhran´ı analyzéru ChipScope Pro . . . . . . . . . . . . . . . .

13

2.1

Prosotrové uspoˇra´ dán´ı vývojové karty [1] . . . . . . . . . . . . . . . . .

16

2.2

Typická architektura obvodu FPGA [9] . . . . . . . . . . . . . . . . . . .

18

2.3

Typická struktura logického bloku . . . . . . . . . . . . . . . . . . . . .

19

2.4

Organizace rozloˇzen´ı d´ılˇc´ıch blok˚u pro architekturu rodiny Spartan-3 [3] .

20

2.5

Uspoˇra´ dán´ı ˇrez˚u uvnitˇr CLB [3] . . . . . . . . . . . . . . . . . . . . . .

21

2.6

Datové cesty dual-port blokové RAM [3] . . . . . . . . . . . . . . . . .

22

2.7

DCM funkˇcn´ı blok [3] . . . . . . . . . . . . . . . . . . . . . . . . . . .

23

2.8

Zjednoduˇsené schéma DLL [3] . . . . . . . . . . . . . . . . . . . . . . .

23

2.9

Long Line [3] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

24

2.10 Hex Line [3] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

24

2.11 Double Line [3] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

24

2.12 Direct Line [3] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

24

2.13 Globáln´ı propojovac´ı s´ıt’ hodinového signálu [3] . . . . . . . . . . . . . .

25

3.1

PCI Express Link [5] . . . . . . . . . . . . . . . . . . . . . . . . . . . .

26

3.2

Vrstvy sbˇernice PCI Express [5] . . . . . . . . . . . . . . . . . . . . . .

27

3.3

Grafické znázornˇen´ı kompozice a dekompozice souˇca´ st´ı paketu [5] . . . .

28

3.4

Propojen´ı Spartan-3 FPGA a PX1011A PHY [1] . . . . . . . . . . . . . .

29

4.1

Zjednoduˇsená hierarchie modul˚u logického analyzéru . . . . . . . . . . .

31

4.2

Vývojové prostˇred´ı ISE WebPack 11.1 . . . . . . . . . . . . . . . . . . .

32

4.3

Nastaven´ı identifikace karty . . . . . . . . . . . . . . . . . . . . . . . . .

32

4.4

Vývojové prostˇred´ı ISE WebPack 11.1 . . . . . . . . . . . . . . . . . . .

33

4.5

Hlavn´ı okno CORE Generátoru . . . . . . . . . . . . . . . . . . . . . . .

33

5.1

Model komunikace s pouˇzit´ım WinDriveru . . . . . . . . . . . . . . . . .

37

5.2

Grafické znázornˇen´ı zaznamenaných pr˚ubˇeh˚u pro BCD cˇ´ıtaˇc . . . . . . .

38

5.3

Tabulka zaznamenaných vzork˚u pro BCD cˇ´ıtaˇc . . . . . . . . . . . . . .

39


9

´ UVOD C´ılem této práce je vytvoˇren´ı jednoduchého modulu logického analyzátoru do hradlového pole. Pouˇzit´ı klasických logických analyzátor˚u nebo osciloskop˚u tu selhává. Tento fakt je dán t´ım, zˇ e vˇetˇsina dˇeje se odehrává uvnitˇr cˇ ipu a sondám jsou tak poˇzadované signály nepˇr´ıstupné. Vyveden´ı signál˚u na výstupn´ı piny je málo aplikovatelné ˇreˇsen´ı. Výstupn´ıch pin˚u je omezené mnoˇzstv´ı a poˇcet vnitˇrn´ıch propojek je o nˇekolik ˇra´ d˚u vyˇssˇ´ı. S nˇekterými ˇ sen´ım je, naprogramovat logický analyzér pouzdry je pˇripojen´ı sond dokonce nemoˇzné. Reˇ pˇr´ımo do intérn´ı logiky hradlového pole a komunikaˇcn´ım kanálem monitorovat vnitˇrn´ı stavy. V následuj´ıc´ıch kapitolách jsou popsány jak hardwarové, tak softwarové nástroje pouˇzité pˇri implementaci. Definovány jsou základn´ı vlastnosti logického analyzátoru a jeho rozd´ıly s osciloskopem. Rozhran´ı PCI-Express je rozebrán v takové m´ıˇre, abychom ho mohli implementovat s modulem logického analyzátoru.


10

´ ´ ANALYZATOR LOGICKY

1 1.1

Definice

Logický analyzátor je zaˇr´ızen´ı, které se pouˇz´ıvá k zobrazen´ı a analýze signál˚u. Jedná se o signály logických u´ rovn´ı o kmitoˇctech zpravidla daleko pˇresahuj´ıc´ı pozovac´ı schopnost cˇ lovˇeka. Omezen´ı pozorovatele se obcház´ı pomoc´ı realtime záznamu signál˚u do pamˇeti a následuj´ıc´ım offline zpracován´ı a vykreslen´ı pr˚ubˇeh˚u. Logický analyzátor je tedy vývojáˇru˚ v aparát urˇcený k ladˇen´ı chován´ı integrovaných obvod˚u a desek ploˇsných spoj˚u. Na prvn´ı pohled m˚uzˇ e zdát, zˇ e logický analyzátor má stejnou funkci jako osciloskop, ale nen´ı tomu tak. Osciloskop je vˇetˇsinou vybaven dvˇema cˇ i cˇ tyˇrmi analogovými kanály. Logický analyzátor má naopak vstupy binárn´ı cˇ asto v poˇctu 16, 32 a v´ıce. Existuj´ı i zaˇr´ızen´ı kombinuj´ıc´ı tyto funkce v podobˇe tzv. osciloskop˚u sm´ısˇených signál˚u.

Obrázek 1.1: Logický analyzátor Tektronix TLA5000 [7]

Logické analyzátory m˚uzˇ ou být v podobˇe samostaného pˇr´ıstroje s obrazovkou nebo pouze jako vstupn´ı zaˇr´ızen´ı pˇripojené k PC napˇr. pˇres USB. Zobrazen´ı a rozbor signál˚u je proveden pomoc´ı specifického programu. Tato práce se ale zabývá implementac´ı analyzátoru pro intern´ı signály hradlového pole. Tyto signály nejsou vyvedeny na piny integrovaného obvodu a nedokázˇ eme je tedy pˇripojit sondami ani jinými fyzickými vodiˇci. Jedná se tedy cˇ istˇe o softwarový nástroj.


1.2

11

Typy analýz

Pˇri pouˇzit´ı analyzátoru rozliˇsujeme typ analýzy: ˇ Casov´ a – Pozorován´ı synchronnosti v´ıcevodiˇcové sbˇernice, korelaci v˚ucˇ i hodinovému signálu a detekce vzniku poruchových impluz˚u (tzv. Glitch). Stavová – Rozbor komunikace sbˇernic (napˇr. sledován´ı reakce datové sbˇernice na zmˇenu ˇr´ıd´ıc´ı). Signály by mˇely být synchronn´ı.

1.3

Trigger

Na sbˇernic´ıch v pr˚ubˇehu testován´ı se obvykle mˇen´ı obrovské mnoˇzstv´ı stav˚u, nicménˇe vývojáˇre zaj´ımá jeden urˇcitý konkrétn´ı. Logický analyzér data cyklicky zapisuje do pamˇeti a pˇrepisuje nejstarˇs´ı zaznamenané vzorky. Pro zastaven´ı zápisu se vyuˇzije pˇredem definované události v podobˇe tzv. triggeru (z angl. trigger = spouˇst’). Pouˇz´ıvaj´ı se dvˇe základn´ı triggrovac´ı podm´ınky (angl. trigger condition): Pattern trigger – Spouˇst’ je citlivá na logické u´ rovnˇe kanál˚u podle daného vzoru. Edge Trigger – Hranový trigger pozoruje výskyt nástupné cˇ i sestupné hrany. Spojen´ım základn´ıch podm´ınek, kombinaˇcn´ı a sekvenˇcn´ı logiky vznikaj´ı sofistikované triggery. Pˇr´ıkladˇem m˚uzˇ e být napˇr´ıklad sledován´ı TCP a HTTP protokol˚u. Trigger je tedy událost, která pˇri výskytu umoˇznˇ uje logickému analyzéru dokonˇcen´ı zaplnˇen´ı pamˇeti a zastaven´ı mˇeˇren´ı.

1.4

Existuj´ıc´ı rˇ eˇsen´ı

Nejznámˇejˇs´ı nástroj pro analýzu intern´ıch signál˚u FPGA je software ChipScope od firmy Xilinx. Skládá se ze dvou hlavn´ıch cˇ a´ st´ı: Embedded IP core – Vloˇzený modul do návrhu zachytává hodnoty vzork˚u uvnitˇr FPGA nebo ovládá virtuáln´ı vstupy a výstupy (modul VIO – Virtual Input/Output core). Software na hostitelském poˇc´ıtaˇci – Naˇc´ıtá a vizualizuje uloˇzené vzorky.


ChipScope obsahuje mnoˇzstv´ı embedded modul˚u pro ladˇen´ı r˚uznorodých typ˚u sbˇernic. Pro funkci univerzáln´ıho logického analyzéru je urˇcena kombinace tˇechto modul˚u: • ICON (Integrated CONtroller): Modul ˇradiˇce, který poskytuje komunikaci mezi hostitelským PC a embedded ChipScope moduly (napˇr. VIO a ILA). V sysému je vˇzdy jen jedna instance. • ILA (Integrated Logic Analyzer): Modul, který umoˇznˇ ujˇe záznam hodnot vstupn´ıch signál˚u a um´ıstˇen´ı triggeru. Vzorky jsou ukládány do blokových RAM z prostˇredk˚u FPGA. Modul˚u m˚uzˇ e být vloˇzeno i nˇekolik, jsou vzájemnˇe nezávislé. Výhoda pouˇzit´ı ChipScope modul˚u leˇz´ı v moˇznosti zaznamenávat i vstupnˇe/výstupn´ı signály z hardwaru pˇri bˇehu zaˇr´ızen´ı. Dosaˇzeno je to t´ım, zˇ e tyto moduly jsou vlastnˇe standardn´ı HDL moduly, které jsou syntetizovány a implementovány zároveˇn s vlastn´ım návrhem. Simulac´ı jsme sice schopni dosáhnou vytvoˇren´ı umˇelých signál˚u pro top-level modul, ale je to velmi obt´ızˇ né. Na obr. 1.2 je zobrazen propojovac´ı zˇ etˇezec pˇri pouˇzit´ı jednoho ILA modulu. USB

Hostitelský PC s ChipScope

JTAG

Xilinx Platform Cable USB

FPGA top-level modul

...

Pozorovaný modul

bit 0 bit 1 bit n

ILA Modul

control 36

ICON Controller

Obrázek 1.2: Diagram propojen´ı ChipScope modul˚u Pro pˇripojen´ı k PC je pouˇzit USB JTAG debugger, který se soubˇezˇ nˇe pouˇzije jako programátor (viz 2.1.3). Moduly ILA a ICON jsou generovány v programu ChipScope Core Generator pro danou architekturu hradlového pole. Pˇred generován´ım se vol´ı velikost pamˇeti vzork˚u, poˇcet vstupn´ıch kanál˚u a typ triggeru. Do top-level modulu jsou vloˇzeny jako uzavˇrené (tzv. blackbox) instance.

12


Vlastnosti ChipScope Pro [8] • 1 aˇz 4096 vstupn´ıch kanál˚u. • Pamˇet na 256 aˇz 131 072 vstupn´ıch vzork˚u. ˇ ırˇka triggeru aˇz 256 kanál˚u. • S´ • Vˇsechny funkce triggeru a ukládán´ı dat jsou synchronn´ı s frekvenc´ı aˇz do 500 MHz. • Vloˇzen´ı aˇz 15 instanc´ı ILA modulu. • Signál pro potvrzen´ı triggrovac´ı podm´ınky má zpoˇzdˇen´ı 10 hodinových cykl˚u od odpov´ıdaj´ıc´ıch vstupn´ıch dat.

Obrázek 1.3: Grafické rozhran´ı analyzéru ChipScope Pro

13


14

ˇ HARDWAROVE´ PROSTREDKY

2

Pro implementaci logického analyzátor byla vybrána platforma Xilinx Spartan-3 v podobˇe vývojové karty Spartan-3 PCI Express Starter Kit. Ta je pˇr´ımo urˇcena k vývoji aplikac´ı zaloˇzených na rozhran´ı PCI Express. Je moˇznost ji vyuˇz´ıt ale i k obecnému vývoji pro FPGA. Na testován´ı i vývoj byl pouˇzit poˇc´ıtaˇc se základn´ı deskou ASRock A330ION. Tato deska byla vybrána pro sv˚uj malý formát Mini-ITX a vyvedenému rozhran´ı PCI Express 2.0 x16, coˇz u tohoto formátu nen´ı bˇezˇ né. Procesor je integrovaný typu Intel DualCore Atom 330 se základn´ım taktem 1.6 GHz. Pamˇeti jsou pouˇzity v konfiguraci 2x 2 GB DDR3 taktovaných na frekvenci 1066 MHz. Volba vývojového poˇc´ıtaˇce má podstatný význam pro rychlost sestaven´ı programu. V popsané konfiguraci sestaven´ı fináln´ıho bitstreamu pro FPGA tvrvá pˇribliˇznˇe 15 minut. K programován´ı hradlového pole byl pouˇzit origináln´ı programátor od firmy Xilinx s názvem Platform Cable USB. K poˇc´ıtaˇci je pˇripojen pomoc´ı rozhran´ı USB 2.0 a k vývojové desce pˇres standardizované rozhran´ı JTAG. Primárn´ı pouˇzit´ı rozhran´ı JTAG je testován´ı integrovaných obvod˚u a ploˇsných spoj˚u, ale pouˇz´ıvá se i k programován´ı pamˇet´ı pomoc´ı pˇridruˇzených standard˚u (napˇr. IEEE 1532). Identifikátor modelu pouˇzitého programátoru je DLC9.

2.1

Spartan-3 PCI Express Starter Kit

Vybraná vývojová deska poskytuje vhodné prostˇred´ı k okamˇzitému vývoji rozmanitých zaˇr´ızen´ı s aplikaˇcn´ı logikou um´ıstˇenou v FPGA a komunikuj´ıc´ıch pˇres rozhran´ı PCI Express. Tato komunikace je umoˇznˇena pomoc´ı integrovaného obvodu Philips PX1011A PCI Express PHY, který obsluhuje n´ızkoúrovˇnové signály a cˇ a´ st protokolu sbˇernice PCI Express. Podrobˇejˇs´ımu popisu tohoto obvodu a komunikaˇcn´ıho modelu je vˇenována kapitola 3.2. Typické c´ılové aplikace vývojového kitu • Komunikaˇcn´ı karty, VGA grafické adaptéry, instrumentace


• Digital Signal Processing (DSP) a dalˇs´ı pˇr´ıdavné PC karty

2.1.1

Relevantn´ı komponenty vývojového kitu

• Xilinx Spartan-3 XC3S1000 FPGA [2] – 676-pin FBGA pouzdro – 391 uˇzivatelských I/O pin˚u – 1920 CLB blok˚u – 54 kB blokové RAM – 4 DCM bloky • Pamˇet’ konfigurace – Xilinx 8 Mbit Platform Flash configuration PROM • Zdroje hodinového signálu – PCIe RX Clock – 50 MHz crystal clock oscillator • Konektory a rozhran´ı – Philips Semiconductors 2.5 Gbps PCI Express single lane PHY – PCI Express X1 Card Edge Pro implementaci logického analyzátoru nen´ı tedy potˇrebný zˇ a´ dný zákrok ze strany hardwaru. Jedinou nezbytnost´ı je korektn´ı nastaven´ı vstupu napájen´ı a zp˚usobu programován´ı FPGA. Tyto kroky jsou popsány v následuj´ıc´ıch podkapitolách. Prosotrové uspoˇra´ dán´ı vývojové karty Spartan-3 PCI Express Starter Kit je zobrazeno na obr. 2.1. Relevantn´ı komponenty jsou pro zvýraznˇen´ı vykresleny cˇ ervenou barvou.

2.1.2

Zdroje napájen´ı

Vývojová deska m˚uzˇ e být napájena nˇekolika moˇznými zp˚usoby: • 3.3V PCI Express edge konektor • 5V ATX standardn´ı konektor pro jednotky o velikosti 5,25 palc˚u • 5V kulatý konektor

15


16

Pˇri volbˇe zp˚usobu napájen´ı je nutné zkontrolovat zapojen´ı pojistek F1 a F2 podle uvedených pravidel v [1]. Pˇri nesprávném zapojen´ı tˇechto pojistek a pouˇzitém napájen´ım dojde k nenávratnému poˇskozen´ı souˇca´ st´ı karty. Pro realizaci je zvoleno napájen´ı pomoc´ı PCIe konektoru. Pojistka je tedy um´ıstˇena pouze do konektoru F2. V F1 nesm´ı být um´ıstˇena. Napájen´ım z PCIe rozhran´ı je i zajiˇstˇen soubˇezˇ ný start a vypnut´ı karty s poˇc´ıtaˇcem. Poloha pˇrep´ımaˇce ON/OFF (SW6) pˇri pouˇzit´ı tohoto typu napájen´ı nemá zˇ a´ dný vliv. O správném napájen´ı jsme informováni LED dio-

JTAG Socket (J2)

JP2 2 3

Disk Drive Power (J1)

JP4

D11 D12

EXP Connector (JX2)

1

AF1

J3

1 3 5 2 4 6

2.5V Regulator

Clock Socket (U10)

Spartan-3 FPGA FG676 (U18)

Mode (JP3)

JP6 1 2 3

A26

U20 50MHz AF26

1.2V Regulator

F1

Platform Flash

3.3V Regulator

F2

Serial Flash Programming Socket (J6)

J4

PX1011A X1 PCIe PHY

JP10

D14 Done

Serial Flash JP9

D15

Video DAC

JP11

VGA (P2)

EXP Connector (JX1)

JP8 3 2 1

RS232 (P1)

M2 M1 M0

JP5 1 2 3

32Mx16 DDR SDRAM

A1

DIPs SW5 1 2 3 4

D13

LED8

LED7

1

JP7

32Mx16 DDR SDRAM

LED6

JP1 2 3

LED5

1

LED4

SW4 Reset

LED3

SW3 Push2

LED2

SW2 Push1

D1

SW1 PROG

LED1

dou D1, pˇr´ıpadnˇe diodami stabilizátor˚u vstupn´ıho napˇet´ı D11, D12 a D13.

Xilinx Spartan-3 PCI Express Starter Board Revision 1

ON

Barrell Jack Power (J5)

SW6

Obrázek 2.1: Prosotrové uspoˇra´ dán´ı vývojové karty [1] Relevantn´ı komponenty jsou pro zvýraznˇen´ı vykresleny cˇ ervenou barvou.

2.1.3

Konfigurace FPGA

Hradlové pole Spartan-3 XC3S1000 pouˇz´ıvá ke konfiguraci statickou pamˇet’ RAM. To znamená, zˇ e po pˇripojen´ı napájen´ı je nutné vˇzdy nahrát znovu konfiguraci. Vývojová deska nám nab´ız´ı dvˇe moˇzné ˇreˇsen´ı:

OFF


• Stáhnut´ı konfigurace programátorem pˇres JTAG rozhran´ı. Pouˇzit´ım této metody je ale nutné m´ıt stále pˇripojenený programátora a spustit konfiguraci po kaˇzdém zapnut´ı hradlového pole. • Naprogramovat Platform Flash PROM a nastavit konfiguraˇcn´ı mód tak, aby se hradlové pole konfigurovalo z této pamˇeti. Pˇri kaˇzdém dalˇs´ım restartu se pouˇzije obraz této pamˇeti a nen´ı potˇreba programátoru. Uvˇedom´ıme-li si, zˇ e hradlové pole mus´ı být schopno komunikaci ihned po zapnut´ı poˇc´ıtaˇce (napájen´ı), aby se karta zapsala v systému a byl j´ı vyhrazen pamˇet’ový prostor, tak se mus´ı pouˇz´ıt moˇznost druhá. K tomu je vyuˇzit obvod Xilinx XCF08P Platform Flash PROM. To uˇz je permanentn´ı pamˇet’ o dostatenˇcné velikosti 8 Mb. Je pˇripojena do JTAG ˇretˇezce spoleˇcnˇe s hradlovým polem a pro pˇripojen´ı programátoru slouˇz´ı konektor J2. Na desce je um´ıstˇen indetický konektor J6, ten je ale Pro nastaven´ı poˇzadovaného konfiguraˇcn´ıho módu jsou na desce um´ıstˇeny pˇr´ısluˇsné piny M2, M1 a M0 konektoru JP3. Dle [1] je vybrán mód Master Serial uzemnˇen´ım vˇsech pin˚u toho konektoru. Tedy M2=M1=M0=0. Pokud je potˇreba vyvolat konfiguraci ruˇcnˇe, tak je moˇzné pouˇz´ıt tlaˇc´ıtko SW1 (PROG), které spust´ı znovunaˇcten´ı obrazu. Po stlaˇcen´ı tohoto tlaˇc´ıtka zhasne modrá LED dioda D14 DONE a je vyvolán nucený restart. Po u´ spˇesˇné konfiguraci se opˇetovnˇe LED dioda rozsv´ıt´ı.

17


2.2

Obecná architektura FPGA

Field Programmable Gate Array - specifická tˇr´ıda IO obvod˚u, která je navrˇzena tak, aby umoˇznila realizovat elektronický systém v jediném IO nastaven´ım propojen´ı mezi jednotlivými logickými bloky. Propojen´ı logických blok˚u je moˇzné mnohokrát mˇenit a to je taky hlavn´ı výhodou proti klasickým integrovaným obvod˚um ASIC (Application-Specific Integrated Circuit). Na Obr. 2.2 je znázornˇena typická struktura FPGA. Kapacita FPGA se udává v poˇctu systémových hradel. Tento poˇcet je ale pouze orientaˇcn´ı, nebot’ jejich poˇcet zahrnuje i kompletn´ı rozsah intern´ı logiky vˇcetnˇe konfiguraˇcn´ıch prostˇredk˚u a nav´ıc výrobc˚um p˚ujde cˇ asto i o marketing a z toho d˚uvodu se snaˇz´ı vypoˇc´ıtat co nejvˇetˇs´ı cˇ´ıslo. Pˇri znalosti struktury má pro vyˇssˇ´ı vypov´ıdaj´ıc´ı hodnotu poˇcet logických blok˚u.

Obrázek 2.2: Typická architektura obvodu FPGA [9] Základem kaˇzdého FPGA je • Matice Logických Blok˚u - Tyto bloky provád´ı jednoduché logické funkce. Sloˇzitˇejˇs´ı funkce se realizuj´ı ve v´ıce LB (Logický Blok) propojených najednou. • Vstupnˇe/výstupn´ı bloky (IOB) – obvod pro kaˇzdý pin FPGA. • Propojovac´ı matice – Slouˇz´ı jednak k propojen´ı LB mezi sebou a také k propojen´ı mezi LB a IOB.

18


19

Vˇsechny bloky mohou být r˚uznˇe propojeny globáln´ı propojovac´ı matic´ı. Nejpouˇz´ıvanˇejˇs´ı struktura konfigurovatelného logického bloku je znázornˇena na obr. 2.3.

Obrázek 2.3: Typická struktura logického bloku

Na LUT (Look-Up Table) jsou pˇr´ımo pˇripojeny vstupn´ı linky, které funguj´ı jako adresová sbˇernice. Výstup LUT je1-bitová hodnota. Pomoc´ı LUT se nechá vytvoˇrit jakákoli funkce cˇ tyˇr nezávislých promˇenných. LUT také m˚uzˇ e být konfigurována jako distribuovaná pamˇet’ RAM velikosti 16 x 1 bit nebo jako 16-bitový posuvný registr. FPGA obvykle umoˇznˇ uj´ı propojit nˇekteré signály logických blok˚u pˇr´ımo se sousedn´ım bez nutnosti vyuˇz´ıvat globáln´ı propojovac´ı matici. Takovéto spoje maj´ı mnohem menˇs´ı zpoˇzdˇen´ı.

2.3

Architektura Spartan-3 XC3S1000

2.3.1

Hlavn´ı rysy hradlového pole XC3S1000

• jeden milión systémových hradel, 17280 logických bunˇek, 1920 CLBs • 391 I/O pin˚u s maximem 175 diferenˇcn´ıch pár˚u • 18 jednopinových (single-ended) a osm rozd´ılových (differential) I/O • 432Kb blokové RAM • 120Kb distribuované RAM


20

• osm globáln´ıch hodinových linek, cˇ tyˇri bloky Digital Clock Manager (DCM) • Vestavˇené násobiˇcky 18x18 bit˚u Podobnˇe jako je tomu u jiných obvod˚u FPGA, jsou obvody ˇrady Spartan-3 organizovány jako pole konfigurovatelných logických blok˚u (CLB) obklopených vstupnˇe/výstupn´ımi ˇ ast plochy cˇ ipu zab´ıraj´ı specializované strukturn´ı prvky pro zrychlen´ı bloky (IOB). C´ cˇ innosti obvodu a rozˇs´ıˇren´ı funkˇcnosti. ˚ Architektura je sloˇzena z pˇeti funkˇcn´ıch/logických bloku: • IOBs (Input/Output Blocks) ˇr´ıd´ı tok dat mezi I/O pinem a vnitˇrn´ı logikou • CLBs (Configurable Logic Blocks) obsahuje LUT tabulky • Block RAM je blok urˇcený k ukládán´ı dat • Násobiˇcky umoˇznˇ uj´ıc´ı vynásoben´ı dvou 18-bitových cˇ´ısel • DCM (Digital Clock Manager) poskytuje autokalibraci, plnˇe digitáln´ı ˇreˇsen´ı distribuce zpoˇzdˇen´ı, násoben´ı, dˇelen´ı a fázový posun hodinového signálu

Obrázek 2.4: Organizace rozloˇzen´ı d´ılˇc´ıch blok˚u pro architekturu rodiny Spartan-3 [3]

2.3.2

CLBs (Configurable Logic Blocks)

CLB je tvoˇrena cˇ tyˇrmi LC (Logic Cell), které jsou uspoˇra´ dány do dvojic (ˇrezy) tak, zˇ e daná dvojce má spoleˇcný carry pˇrenos. Oba ˇrezy obsahuj´ı dva logické funkˇcn´ı generátory


21

LUT, dva ukládac´ı elementy, multiplexer, carry logiku. Tˇemito bloky jsou tvoˇreny logické, aritmetické a pamˇet’ové funkce. Levý pár má nav´ıc dalˇs´ı dvˇe funkce pouˇzit´ı: ukládan´ı dat pomoc´ı distribuované RAM a posun dat s 16-bitovým registrem.

Obrázek 2.5: Uspoˇra´ dán´ı ˇrez˚u uvnitˇr CLB [3] Souˇca´ st´ı CLB jsou také sbˇernice propojuj´ıc´ı jednotlivé funkˇcn´ı bloky. Existuj´ı cˇ tyˇri druhy propojen´ı: long lines, hex lines, double lines a direct lines. Tyto propojen´ı umoˇznˇ uj´ı vytvoˇren´ı sloˇzitˇejˇs´ıch sekvenˇcn´ı/kombinaˇcn´ıch funkc´ı. Do CLB také vstupuje osm globáln´ıch hodinových signál˚u z globáln´ı s´ıtˇe hodinového signálu. Propojen´ı pro rozvod vysokofrekvenˇcn´ıho hodinového signálu jsou speciálnˇe vytvoˇreny s minimáln´ı kapacitou a zpoˇzdˇen´ım (low-skew).


2.3.3

Block RAM

Vˇsechny obvody rodiny Spartan-3 obsahuj´ı blokovou RAM uspoˇra´ danou po bloc´ıch velikosti 18Kbit. Pro uloˇzen´ı velkého mnoˇzstv´ı dat je efektivnˇejˇs´ı pouˇz´ıt blokovou RAM neˇz distribuovanou RAM. Spartan-3 XC3S1000 obsahuje 24 RAM blok˚u ve dvou sloupc´ıch s celkovým poˇctem 442 368 adresovatelných bit˚u. Pamˇet’ také umoˇznˇ uje dvouportový pˇr´ıstup – m˚uzˇ e být konfigurována jako Single-Port nebo Dual-Port RAM. Pamˇet’ je na cˇ ipu rozm´ıstˇena po bloc´ıch tvoˇr´ıc´ı sloupce. Pamˇet’ lze konfigurovat do r˚uzných rozmˇer˚u“. Dle ” sˇ´ıˇrky datového slova odpov´ıdá sˇ´ıˇrka adresové sbˇernice. Dva identické porty A a B dovoluj´ı nezávislý pˇr´ıstup do sd´ılené blokové RAM: (1) zápis a cˇ ten´ı z portu A, (2) zápis a cˇ ten´ı z portu B, (3) pˇrenos dat z portu A do B, (4) pˇrenos dat z portu B do A.

Obrázek 2.6: Datové cesty dual-port blokové RAM [3]

2.3.4

IOBs (Input/Output Blocks)

IOB poskytuje programovatelné obousmˇerné rozhrann´ı mezi I/O pinem a intern´ı logikou FPGA. Architekrura Spartan-3 nab´ız´ı nastaven´ı jednoho z 18 moˇzných u´ rovˇnových standard˚u pro jednotlivé piny (single-ended) a jedenoho z osmi pro rozd´ılový výstup (differential).

2.3.5

DCM (Digital Clock Manager)

DCM ˇr´ıd´ı, upravuje a distribuuje hodinový signál po celém cˇ ipu. Pln´ı tˇri základn´ı funkce: eliminace cˇ asového zpoˇzdˇen´ı, frekvenˇcn´ı syntéza, fázový posun signálu. Obvod Spartan-3 XC3S1000 obsahuje cˇ tyˇri DCM funkˇcn´ı bloky.

22


Obrázek 2.7: DCM funkˇcn´ı blok [3] DCM se skládá ze cˇ tyˇr základn´ıch blok˚u: DLL (Delay-Locked Loop), DFS (Digital Frequency Synthesizer), PS (Phase Shifter), Status Logic. Základn´ı funkce DLL je vyrovnáván´ı cˇ asového zpoˇzdˇen´ı a generován´ı fázovˇe posunutých signál˚u. DLL má dva hodinové vstupy a sedm hodinových výstup˚u.

Obrázek 2.8: Zjednoduˇsené schéma DLL [3]

23


2.3.6

Propojovac´ı s´ıt’

Propojovac´ı s´ıt’ (matice) je tvoˇrena cˇ tyˇrmi druhy propojovac´ıch linek • Long line – vhodné pro distribuci globáln´ıho vysokofrekvenˇcn´ıho signálu s malým zpoˇzdˇen´ım, propojuje kaˇzdou sˇestou CLB –2.9 • Hex line – také vhodné pro veden´ı rychlých signál˚u s malým zpoˇzdˇen´ım, nav´ıc umoˇznˇ uje efektivnˇejˇs´ı propojen´ı, protoˇze jsou spojeny s kaˇzdou tˇret´ı CLB –2.10 • Double line – spojuj´ı kaˇzdou druhou CLB s vysokou flexibilitou propojen´ı -2.11 • Direct line – propojuje nejbliˇzsˇ´ıch sousedn´ıch osm CLB –2.12

Obrázek 2.9: Long Line [3]

Obrázek 2.10: Hex Line [3]

Obrázek 2.11: Double Line [3]

Obrázek 2.12: Direct Line [3]

24


2.3.7

Distribuˇcn´ı s´ıt’ hodinového signálu

FPGA Spartan-3 obsahuj´ı osm globáln´ıch hodinových signál˚u GCLK0-GCLK7. Ty vstupuj´ı do pole multiplexer˚u kde jsou pˇrepnuty a pokraˇcuj´ı do DCM nebo do globáln´ı s´ıtˇe hodinového signálu. V DCM jsou upraveny a vedou zpˇet do pole multiplexer˚u a pokraˇcuj´ı do globáln´ı s´ıtˇe hodinového signálu. Tato propojovac´ı s´ıt’ je speciálnˇe vytvoˇrena s minimáln´ı kapacitou a zpoˇzdˇen´ım signálu.

Obrázek 2.13: Globáln´ı propojovac´ı s´ıt’ hodinového signálu [3]

25


3

26

ˇ SBERNICE PCI EXPRESS Sbˇernice PCI-Express (je známá také jako 3GIO = 3rd Generation I/O) je pokraˇcován´ım

implementace sbˇernice PCI. Pouˇz´ıvá existuj´ıc´ı komunikaˇcn´ı standardy – je vˇsak zaloˇzena na mnohem rychlejˇs´ı sériové komunikaci. Na standardu PCI-Express zaˇcala jako prvn´ı pracovat spoleˇcnost Intel. Komunikaˇcn´ı kanál mezi dvˇema zaˇr´ızen´ımi sbˇernice PCI Express reprezentuje PCI Express Link. Základn´ı link je tvoˇren ze dvou diferenciáln´ıch pár˚u a to vys´ılaj´ıc´ıho a pˇrij´ımac´ıho ˇ oznaˇcovaného jako Lane. Cinnost vys´ılaˇce i pˇrij´ımaˇce je na sobˇe nezávislá a link tvoˇr´ı plnˇe duplexn´ı komunikaˇcn´ı kanál.

Obrázek 3.1: PCI Express Link [5]

Základn´ı vlastnosti komunikaˇcn´ıho kanálu Link: • Základn´ı link se skládá ze dvou jednosmˇerných diferenciáln´ıch pár˚u v kaˇzdém smˇeru, reprezentuj´ıc´ı pˇrij´ımac´ı a vys´ılac´ı pár. • Kaˇzdý link mus´ı podporovat alespoˇn jeden Lane. Pro zvýsˇen´ı pˇrenosové rychlosti je moˇzné vyuˇz´ıt sdruˇzován´ı lanes do link˚u v povolené sˇ´ıˇrce. Obvykle se jedná o hodnoty x1, x2, x4, x8, x12, x16 a x32. Stejná sˇ´ıˇrka mus´ı byt dodrˇzena jak pro pˇrij´ımac´ı, tak vys´ılac´ı cˇ a´ st. Bˇehem hardwarové inicializace linku se vyjedná pracovn´ı frekvence a poˇcet lanes sestavuj´ıc´ıch link.


3.1

27

Vrstvy sbˇernice PCI Express

PCI Express je jako protokol zaloˇzený na vrstvách skládaj´ıc´ı se z Transaction Layer (transakˇcn´ı vrstva), Data Link Layer (linková vrstva) a Physical Layer (fyzická vrstva). Linková vrstva obsahuje jeˇstˇe MAC (media access control) vrstvu. Fyzická vrstva je rozdˇelena na logickou a elektrickou podvrstvu. Názvoslov´ı je podobné jako v ISO-OSI modelu.

Obrázek 3.2: Vrstvy sbˇernice PCI Express [5]

Transakˇcn´ı vrstva Nejvyˇssˇ´ı vrstvou architektury je transakˇcn´ı vrstva. Tato vrstva je zodpovˇedná za zpracován´ı (kompozici a dekompozici) paket˚u TLP (Transaction Layer Packet). Tyto pakety nesou informaci o typu provádˇené operace, jako je cˇ ten´ı, zápis, zpráva nebo operace s IO prostorem. Pakety, které výzˇ aduj´ı potvrzen´ı jsou implementovány jako dvˇe transakce (request/completion). Paket transakˇcn´ı vrstvy se skládá z hlaviˇcky (TLP Header) a vlastn´ıch dat. Hlaviˇcka se skládá z ˇr´ıd´ıc´ıch informac´ı o typu pˇrenosu. Linková vrstva Linková vrstva je vloˇzená mezi transakˇcn´ı a fyzickou vrstvu. Jej´ım u´ kolem je zajiˇst’ován´ı integrity dat, detekce a oprava chyb. Data pˇrijatá z transakˇcn´ı vrstvy jsou opatˇrena kon-


troln´ım kódem, identifikaˇcn´ım cˇ´ıslem a poslána do fyzické vrstvy. Naopak data pˇrijatá z fyzické vrstvy jsou otestována, zda neobsahuj´ı nˇejakou chybu a jsou poslána do transakˇcn´ı vrstvy. V pˇr´ıpadˇe výskytu chyby, vrstva zajiˇst’uje opakovaný poˇzadavek na data, dokud nejsou poˇzadovaná data pˇr´ıtomná. Fyzická vrstva Fyzická vrstva zajiˇst’uje veˇskeré obvody nutné pro pˇripojen´ı k linku. Jsou to buffery, sério-paraleln´ı a paralelnˇe sériové pˇrevodn´ıky a logiku pro inicializaci a udrˇzován´ı spojen´ı na linku (vyjednán´ı pˇrenosové rychlosti, formátu pˇrenosu dat). Paket pˇrijatý z linkové vrstvy je doplnˇen o kódy zaˇca´ tku konce paketu podobnˇe, jako je tomu u s´ıt’ových paket˚u (Ethernet). Dále jsou do paketu doplnˇeny dalˇs´ı informace zajiˇst’uj´ıc´ı synchronizaci. Potom je paket pˇreveden na sériový kód a odvys´ılán do pˇr´ısluˇsného Lanu. Pˇrij´ımac´ı cˇ a´ st fyzické vrstvy postupuje opaˇcným zp˚usobem. Dekóduje pˇrijatý paket na ˇr´ıd´ıc´ı kódy a data. Pokud je rámec paketu v poˇra´ dku a odpov´ıdá kontroln´ı souˇcet, je odeslán do linkové vrstvy, dále je také odesláno potvrzen´ı o pˇrijet´ı dat zdroji transakce. Pokud pˇrijdou data s chybou, odes´ılá se do zdrojového portu poˇzadavek na opakován´ı transakce.

Obrázek 3.3: Grafické znázornˇen´ı kompozice a dekompozice souˇca´ st´ı paketu [5]

28


3.2

29

Propojen´ı FPGA a PX1011A PHY

Jak uˇz bylo dˇr´ıve zm´ınˇeno deska je osazena integrovaným obvodem Philips PX1011A PCI Express PHY. Tento obvod nám zprostˇredkovává pˇrevod mezi MAC vrstvou a fyzickou vrstvou PCIe rozhran´ı. Obsluhuje tedy low level signály a komunikaˇcn´ı protokol PCIe. Jsou to funkce jako serializaci a de-serializaci dat, enkódován´ı, detektor pˇr´ıchoz´ıch dat, obsluha modulace a demodulace vstupn´ıch a výstupn´ıch pár˚u. Aby komunikace správnˇe prob´ıhala, tak mus´ı být FPGA nakonfigurováno tak, aby obsahovalo PCIe PIPE (PHY Interface for PCI Express) endpoint core. Je to vlastnˇe obsluˇzný blok obvod˚u, který um´ı zpracovat komunikaci na PXPIPE rozhran´ı. Philips PX1011A také obsahuje zdroj synchronn´ıch hodin pro vys´ılán´ı a pˇrij´ımán´ı dat. 8-bitové datové rozhran´ı pracuje na 250MHz se standardem napˇet’ových hladin SSTL 2 (Stub Series Terminated Logic). Napˇet’ové u´ rovnˇe SSTL 2 jsou podporovány i na stranˇe ˇ ano z [1] a [4]. Xilinx Spartan-3 FPGA pomoc´ı nastaven´ı vstupn´ıch port˚u IOB. Cerp´ Na Obr. 3.4 je vyobrazen blokový diagram propojen´ı Spartan-3 FPGA a PX1011A PHY. PXPIPE Interface U18

PCI Express Link P3

U35 TX_P TXD[7:0]

TX_N

RXD[7:0] RX_P

Xilinx Spartan-3 FPGA

Command

Philips PX1011A PHY

RX_N

Status

CLK_P

PHY Reset

CLK_N

PCI Express Edge Connector

JTAG

PCIe Reset

Obrázek 3.4: Propojen´ı Spartan-3 FPGA a PX1011A PHY [1] V naˇsem pˇr´ıpadˇe je pouˇzito propojen´ı PCIe x1. Link tedy obsahuje jeden lane, který se skládá ze dvou pár˚u diferenciálnˇe zapojených vodiˇcu˚ . Podle specifikace m˚uzˇ e rychlost jednom smˇeru dosáhnou aˇz 2,5Gbitu/s (s kódován´ım pˇribliˇznˇe 250MB/s), pˇriˇcemˇz komunikace m˚uzˇ e nezávisle prob´ıhat obˇema smˇery, rozhran´ı je plnˇe duplexn´ı. [6]


4

30

APLIKACE FPGA Pro implementaci logického analyzátoru byla pouˇzita referenˇcn´ı aplikace dodávaná

s vývojovou kartou, ve které je vytvoˇren základn´ı engine pro ˇr´ızen´ı odes´ılán´ı a pˇrij´ıman´ı informac´ı pomoc´ı PCIe endpoint core. Komunikaˇcn´ı RX a TX moduly dokázˇ´ı obsluhovat TLP pakety s velikost´ı obsahu (payload) jednoho dvojslova. Pˇrenos je umoˇznˇen pouze jako neblokový. Kaˇzdý pˇr´ıstup tedy vˇzdy pˇrenese pˇresnˇe 32bit˚u. Pro aplikaci logického analyzátoru byl vybrán programovac´ı jazyk Verilog pro jeho podobnost s jazykem C a taky fakt, zˇ e referenˇcn´ı aplikace je také vytvoˇrená ve Verilogu. Byl vytvoˇren modul logického analyzátoru a modul pro generován´ı demostraˇcn´ıch dat. Ty jsou pouˇzita jako vstupn´ı data do logického analyzátoru. Generované jsou pomoc´ı cˇ tyˇr druh˚u cˇ´ıtaˇcu˚ : binárn´ı, BCD, Gray˚uv a Johnson˚uv.

4.1

Hierarchie modulu˚

V top-level modulu je um´ıstˇena instance modulu PCI-Express 1 Lane PIPE Endpoint Core. Pro uˇzivatele vytváˇr´ı transakˇcn´ı rozhran´ı nad PCI-Express sbˇernic´ı. Tento modul je vygenerován pomoc´ı nástroje CORE Generátor ze softwarového bal´ıku ISE (viz 4.3). Vstupy a výstupy jsou namapované IO piny v souboru xilinx 1 lane epipe ep-XC3S1000 -FG676-4.ucf a pˇresnˇe definované rozsáhlé rozhran´ı pro aplikaˇcn´ı logiku. Modul se pro uˇzivatele jev´ı jako tzv. blackbox a jeho vnitˇrn´ı algoritmy nezmˇen´ıme. Na rozhran´ı Endpoint Core jsou napojeny moduly PIO, PIO EP. Jsou to komponenty, které odlehˇcuj´ı n´ızˇ e poloˇzeným modul˚um komunikaci s Endpoint Core a rozdˇeluj´ı kompetence. Pouˇzit´ı rozdˇelen´ı kompetenc´ı umoˇznˇ uje vytváˇret jednoduˇs´ı a specifiˇctˇejˇs´ı moduly, coˇz vede na pˇrehlednˇejˇs´ı vývoj. Modul PIO TO CTRL (Programmable Input Output Turn Off Control) kontroluje zda jsou pˇrenesena vˇsechny data a jednotka se m˚uzˇ e vypnout. Moduly RX s TX ENGINE sestavuj´ı hlaviˇcku a data pro transakˇcn´ı rozhran´ı Endpoint Core. Funkce logického analyzátoru je um´ıstˇena do modulu LOGIC ANALYZER. Vstupuj´ı do nˇej 16-ti bitová data z vybraného cˇ´ıtaˇce modulu INPUT SOURCE. Analyzátor je tedy vytvoˇren se 16 vstupn´ımi kanály. Tyto data jsou cyklicky ukládány do dvouportové blokové RAM a souˇcasnˇe pˇrivedeny do modulu TRIGGER, kde je zjiˇstˇeno zda je


Top-level modul PCI-Express 1 Lane PIPE Endpoint Core

LOGIC_ANALYZER RX_ENGINE

INPUT_SOURCE

PIO_TO_CTRL

BINARY_COUNTER TRIGGER

JOHNSON_COUNTER BCD_COUNTER

TX_ENGINE

BRAM PIO_EP

GRAY_COUNTER PIO

Obrázek 4.1: Zjednoduˇsená hierarchie modul˚u logického analyzéru splnˇena triggrovac´ı podm´ınka (viz 4.5). Bloková RAM je pouˇzita s bitovou sˇ´ıˇrkou 32 bit˚u a velikost´ı 2kB. Poˇcet uloˇzitelných vzork˚u je dán následuj´ıc´ımi skuteˇcnostmi. V systému má karta mapován 1kB pamˇet’ový prostor, vyuˇzijeme tedy pouze horn´ı polovinu blokové RAM. Na jednotlivou adresu zapisujeme vˇzdy po dvou vstupn´ıch vzorc´ıch. Adresa 0x00h je vyuˇzita pro specifický stavový registr logického analyzátoru. Maximáln´ı poˇcet uloˇzitelných vzork˚u je t´ımpádem 511. Tento poˇcet nen´ı daný omezen´ım kapacity harwaru, ale pouˇzitým návrhem pro demonstrativn´ı implementaci. Limit by sˇel velmi jednosuˇse zvýsˇit pouˇzit´ım vˇetˇs´ıho adresovac´ıho prostoru a zapojen´ım v´ıcero multiplexovaných BRAM.

4.2

ISE WebPack 11.1

Pro vývoj aplikace FPGA bylo pouˇzito návrhové prostˇred´ı ISE v11.1 od firmy Xilinx. Toto prostˇred´ı je uvolnˇeno i ve verzi WebPack, které je zdarma k pouˇzit´ı. Protoˇze ISE je produktem firmy Xilinx, tak um´ı nejenom provést syntézu na obecné bloky, ale také dokázˇ e pˇrevést na bloky specifického hradlového pole od tézˇ e firmy. Výstupem je tedy bitstream optimalizovaný na rozm´ıstˇen´ı a propojen´ı. Tento bitstream m˚uzˇ eme nahrát pˇr´ımo pomoc´ı prgramu iMPACT do hradlového pole, nebo ho zkonvertovat a nahrát do Platform Flash.

31


Obrázek 4.2: Vývojové prostˇred´ı ISE WebPack 11.1

4.3

CORE Generator

CORE Generátor je jedna z souˇca´ st´ı vývojového systému ISE. Obsahuje velké mnoˇzstv´ı pˇredpˇripravených blok˚u. Jejich vloˇzen´ım do návrhu m˚uzˇ eme okamˇzitˇe z´ıskat potˇrebnou funkcionalitu. Jedná se o bloky matematických funkc´ı, pamˇet´ı, DSP a sbˇernic. V naˇsem návrhu logického analyzátoru je pouˇzit právˇe jeden takový blok. Jedná se o PCI Express PIPE verze 1.7. Blok je propojen s extern´ım integrovaným obvodem Philips PX1011A, jehoˇz signály spracovává a uˇzivateli nab´ız´ı transakˇcn´ı rozhran´ı sbˇernice PCIExpress. Pro vygenerován´ı tohoto bloku pro pouˇzit´ı v hardware je potˇreba minimálnˇe evaluation licence. Tu je zapotˇreb´ı z´ıskat z webu firmy Xilinx.

Obrázek 4.3: Nastaven´ı identifikace karty

32


Pˇri generován´ı core vol´ıme tak, jak chceme, aby se karta identifikovala v systému. Tato situace je zachycena na obr. 4.3. Dva hlavn´ı parametry jsou Vendor ID a Device ID. Vendor ID je identifikátor výrobce zaˇr´ızen´ı a je pˇridˇelován spoleˇcenstv´ım skupiny PCI-SIG. Device ID je identifikátor zaˇr´ızen´ı a je volen výrobcem. Pro logický analyzátor jsou identifikátory (Vendor ID=0x1597; Device ID=0x0301) pˇreneseny z referenˇcn´ı aplikace pro vývojovou kartu. Zmenˇs´ıme tak riziko pˇr´ıpadné kolize. Na obr. 4.4 je zachyceno nastavován´ı mapován´ı adresovac´ıch prostor˚u. V naˇsem pˇr´ıpadˇe vyhrazujeme 1kB adresovac´ıho prostoru typu memory. Nastaven´ı prefetchable, urˇcuje zda m˚uzˇ ou být data naˇc´ıtány i bez pˇr´ımého uˇzivatelova poˇzadavku do mezipamˇeti. Pokud se data mˇen´ı na základˇe cˇ ten´ı, tak nesm´ı m´ıt adresovac´ı prostor pˇr´ıznak nastaven.

Obrázek 4.4: Vývojové prostˇred´ı ISE WebPack 11.1

Obrázek 4.5: Hlavn´ı okno CORE Generátoru

33


4.4

Stavové registry

Pro komunikaci se softwarem na hostitelské poˇc´ıtaˇci je zapotˇreb´ı pˇrenásˇet kromˇe vzork˚u i informace a pˇr´ıkazy pro ˇr´ızen´ı analyzátoru. Je k tomu pouˇzit 32-bitový registr na adrese 0x00h. [0x00h]Horn´ıch 16 bitu˚ je urˇceno ke cˇ ten´ı a maj´ı následuj´ıc´ı strukturu: bit cˇ .

31

30 29 – 25

název trigger is set mem is full

24 23 – 16

volné addr0 hi

addr0

Význam jednotlivých pozic: trigger is set – bit je nastavený v log. 1 pˇri splnˇen´ı triggerovac´ı podm´ınky mem is full – pamˇet’ je zaplnˇená vzorky a pˇripravena ke cˇ ten´ı addr0 hi – definuje, zda je na addr0 nultý vzorek v horn´ıch nebo doln´ıch 16-ti bitech addr0 – adresa nultého vzorku v pamˇeti (0x01 – 0xFF) [0x00h] Doln´ıch 16 bitu˚ je urˇceno k zápisu a maj´ı následuj´ıc´ı strukturu: bit cˇ . 15 – 10 název

volné

9–8

7–2

0

input choice o volné trigger arm

Význam jednotlivých pozic: input choice o – dvoubitová hodnota nastavuje který cˇ´ıtaˇc má být pouˇzitý jako vstupn´ı trigger arm – zápisem log. 1 spust´ı povol´ı kontrolován´ı triggerovac´ı podm´ınky Pro zápis tiggrovac´ıho vzoru a masky je pouˇzitá adresa 0x01h. Pˇri cˇ ten´ı je ale navrácen klasický vzorek. Tento register mus´ı být zapsán pˇred bitem trigger arm. [0x01h] Pˇri zápisu 32 bitu˚ je pouˇzita následuj´ıc´ı struktura: bit cˇ .

31 – 16

15 – 0

název input pattern i input mask i Význam jednotlivých pozic: input pattern i – stav vstupn´ıch kanál˚u, který nastavý trigger input mask i – maska vyb´ırá bity, které chceme porovnávat

34


4.5

35

Implementace triggeru

Vytvoˇren je jednoduchý trigger, který porovnává logické u´ rovnˇe vstupn´ı 16-ti bitové hodnoty s nastavenou sˇablonou. Pokud chceme porovnávat pouze nˇekteré bity, tak m˚uzˇ eme pouˇz´ıt masku a do ignorovaných pozic bit˚u nastavit nulu. Zapnut´ı triggeru je ˇr´ızeno vstupn´ım signálem arm i. Pokud’ je v logické 1, vezme se vstupn´ı hodnota a provede se bitová operace XOR s nastaveným vzorem. Výsledkem je opˇet 16-ti bitová hodnota s log. 1 na pozic´ıch, kde se vyskytoval rozd´ıl. Proveden´ım logického souˇcinu s maskou dosáhneme toho, zˇ e pozice, která nás nezaj´ımá je vˇzdy v log. 0. Pokud jsou vˇsechny bity rovny log. 0, nastav´ıme výstup run o. Dáme t´ım najevo logickému analyzátoru, provedl jeden necelý cyklus zápisu. T´ım zˇ e nepˇrep´ısˇeme celou pamˇet 511 vzork˚u, ale pouze napˇr. 501 z´ıskáme 10 vzork˚u pˇred triggerem. Výstup se resetuje, aˇz kdyˇz je arm i v log. 0. Pˇr´ıklad jednoduchého modulu triggeru 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24

module TRIGGER ( clk , arm i , input i , input mask i , input pattern i , run o

// // // //

I I [15:0] I [15:0] I [15:0]

// O

); input input input [15:0] input [15:0] input [15:0] output reg

clk ; arm i ; input i ; input mask i ; input pattern i ; run o ;

always @(posedge clk) begin if (arm i) run o <= run o || ((( input i ˆ input pattern i ) & input mask i ) == 16’b0); else run o <= 1’b0; end endmodule

Definice modulu zaˇc´ıná deklarac´ı vstupn´ıch, výstupn´ıch s´ıt´ı (angl. net) a jejich sˇ´ıˇrek. Vstupy jsou implicitnˇe typu wire. Výstup si nastav´ıme na typ reg. Rozd´ılem mezi tˇemito typy je v moˇznosti pouˇzit´ı sekvenˇcn´ıho anebo kobinaˇcn´ıho pˇriˇrazen´ı. V cyklicky provádˇeném bloku allways se pouˇz´ıvá podm´ınka a tud´ızˇ se jedná o sekvenˇcn´ı proces, který probˇehne s nábˇezˇ nou hranou hodinového signálu clk.


4.6

Rychlost bˇehu a vyuˇzit´ı zdroju˚

Pˇri syntéze a sestavován´ı bitstreamu urˇceného k bˇehu na FPGA je urˇcena maximáln´ı frekvence bˇehu programu. Pro implementovaný logický analyzér je to 63,299 MHz. Tato frekvence se m˚uzˇ e porovnat s frekvenc´ı transakˇcn´ıho rozhran´ı PCIe Core. Ta je pevnˇe dána jako 62,50 MHz. Je vidˇet, zˇ e tyto frekvence si jsou velmi bl´ızké. Tato skuteˇcnost by se dala vysvˇetlit t´ım, zˇ e cˇ asová optimalizace se ukonˇc´ı v momentu, kdy je poˇzadovaná frekvence dosaˇzena a uˇz nen´ı potˇreba dále optimalizovat. Kdyby optimalizace selhala, tak nezbývá nic jiného neˇz upravit návrh. Napˇr´ıklad se mohou rozloˇzit dlouhotrvaj´ıc´ı sekvenˇcn´ı kroky rozloˇzit do kratˇs´ıch synchronn´ıch. Pˇrehled vyuˇzitých zdroj˚u FPGA je vypsán v tabulce 4.1. Typ bloku Vyuˇzito Celkem V procentech DCM

1

4

25%

IOB

34

391

8%

RAMB16

9

24

37%

Slices

4602

7680

59%

Tabulka 4.1: Pˇrehled vyuˇzitých zdroj˚u FPGA

36


ˇ ID ´ IC ´ I´ SOFTWARE 5 R Pro vývoj uˇzivatelského ˇr´ıd´ıc´ıho programu logického analyzátoru byl zvolen framework .NET a vývojové prostˇred´ı Visual Studio 2008 spoleˇcnosti Microsoft. Proramovac´ım jazykem byl zvolen C#, který je pro .NET framework jedn´ım z nejrozˇs´ıˇrenˇejˇs´ıch v uˇzit´ı. Zvolen´ım tˇechto nástroj˚u se velmi zefektivnil vývoj uˇzivatelského rozhran´ı a logického analyzátoru jako celku. D˚uleˇzité je podotknout, zˇ e bˇeh programu vyˇzaduje pˇr´ıtomnost WinDriveru a pˇr´ıtomnost vývojové karty.

5.1

Model komunikace s WinDriver

Pˇri vytváˇren´ı ovladaˇcu˚ pro hardware poˇc´ıtaˇce je potˇreba, aby vývojáˇr znal vnitˇrn´ı chován´ı systému, umˇel naprogramovat ovladaˇc pro kernel mode a teprvé poté vytvoˇrit aplikaci komunikuj´ıc´ı s ovladaˇcem. Celý vývoj je potˇreba nebot’ uˇzivatelské programy nemaj´ı dostateˇcná oprávnˇen´ı od operaˇcn´ıho systému, aby pˇristupovaly pˇr´ımo k hardwaru. Pro zjednoduˇsen´ı tohoto procesu se vyuˇzije univerzáln´ıho ovladaˇce WinDriver firmy Jungo. Tento ovladaˇc je v plné verzi velmi drahý, a tak pouˇzijeme trial WinDriver ve verzi v10.11. Nejdˇr´ıve je programem DriverWizard vytvoˇren ovladaˇc a základn´ı diagnostická aplikace ve zvoleném programovac´ım jazyku. Pˇri programován´ı nad .NET frameworkem se do komunikace s WinDriverem vsouvá dalˇs´ı vrstva rozhran´ı. Model pouˇzité komuniˇ ano z [10]. kace je znázornˇen na obr. 5.1. Cerp´ Vytvořený program LogicAnalyzer.exe

WinDriver .NET Wrapper API wdapi_dotnet.dll

WinDriver high-level API wdapi.dll User Mode Kernel Mode WinDriver low-level API ovladač LogicAnalyzer.inf, windrvr6.sys

HARDWARE

Obrázek 5.1: Model komunikace s pouˇzit´ım WinDriveru

37


Na vrcholu modelu sed´ı naˇse uˇzivatelská aplikace bˇezˇ´ıc´ı nad .NET frameworkem. Pomoc´ı proxy knihovny wdapi dotnet.dll se pˇristupuje k systémové knihovnˇe wdapi.dll. Toto je jiˇz komponenta, která svým API nab´ız´ı pˇr´ıstup k informac´ım, jako jaké PCI zaˇr´ızen´ı jsou pˇripojeny na sbˇernici. Zjiˇst’ovat velikosti I/O a pamˇet’ových adresovac´ı prostor˚u. V tˇechto prostorech cˇ´ıst a zapisovat. Jedinou podm´ınkou je zaveden´ı ovladaˇce windriver.sys k hardware, se kterým chceme komunikovat. Na nejniˇzn´ı u´ rovni komunikace jiˇz leˇz´ı hardware poˇc´ıtaˇce.

5.2

Uˇzivatelské rozhran´ı

Uˇzivatelské rozhran´ı programu je vytvoˇren pomoc´ı WinForms, jednoho z grafických rozhran´ı, které .NET framework nab´ız´ı. Okno se skládá z vrchn´ıho pásu, kde je moˇznost vybrat cˇ´ıtaˇc, který bude generovat vstupn´ı data, pˇredlohu a masku pro trigger. Parametry triggeru se zadávaj´ı jako 16-ti bitová cˇ´ısla v sˇestnáctkové soustavˇe (ˇctyˇri znaky 0–F).

Obrázek 5.2: Grafické znázornˇen´ı zaznamenaných pr˚ubˇeh˚u pro BCD cˇ´ıtaˇc

38


Pˇri zmácˇ knut´ı tlaˇc´ıtka Arm se zap´ısˇe do bitu trigger arm log. 1, nastaven´ı sˇablony a masky do pˇr´ısluˇsných registr˚u v hradlovém poli (viz 4.4). V tomto momentˇe se také nastav´ı pˇr´ıznak, zˇ e se má kontrolovat bit mem is full. T´ımto pˇr´ıznakem je probuzeno vlánko bˇezˇ´ıc´ı na pozad´ı aplikace. Registr mem is full je cyklicky kaˇzdou sekundu vyˇc´ıtán (angl. je tato metoda oznaˇcována jako pooling). V okamˇziku naˇcten´ı log. 1 je vlákno uspáno a je naˇcten obsah pamˇeti blokové ram hradlového pole. Adresovac´ı rozsah pro vyˇcten´ı vzork˚u je 0x004h aˇz 0x3FFh. Následnˇe jsou data zobrazeny a je zapsána log. 0 do registru trigger arm. Triggrovac´ı podm´ınka je resetována a logický analyzér je pˇripraven k dalˇs´ımu pouˇzit´ı. Vlánkno bˇezˇ´ıc´ı na pozad´ı programu a synchronizaˇcn´ı události jsou nutné, aby pˇri cyklickém kontrolován´ı registru mem is full nedoˇslo k zamrznut´ı GUI.

Obrázek 5.3: Tabulka zaznamenaných vzork˚u pro BCD cˇ´ıtaˇc

39


6

´ ER ˇ ZAV ´ Uvod práce se zabývá popisem základn´ıch princip˚u logického analyzátoru. Je zde

vysvˇetlen základn´ı princip triggeru a nast´ınˇeny stavové a cˇ asové analýzy. Dále je popsáno existuj´ıc´ı ˇreˇsen´ı v podobˇe mod˚ul˚u ChipScope ILA od firmy Xilinx. Rozbor komunikaˇcn´ıho ˇretˇezce a hiearchie modul˚u naˇcrtla podobu vlastn´ı implementace logického analyzéru. Dalˇs´ı cˇ a´ st je vˇenována hardwarovým prostˇredk˚um. Jako vývojová platforma byla zvolena karta s hradlovým polem z rodiny Xilinx Spartan-3. U vývojové karty jsou vhodnˇe vybrány reˇzimy napájen´ı a konfigurace. Toto spoleˇcnˇe s podrobným popisem architektury rodiny Spartan-3 vytvoˇrilo dobrý základ pro vývoj s HDL jazykem a prochopen´ı vnitˇrn´ıch mechanism˚u hradlových pol´ı. Pro seznámen´ı se sbˇernic´ı PCI-Express jsou definovány základn´ı pojmy a vysvˇetleny u´ lohy jednotlivých vstev. Celkový pohled na rozhran´ı komunikace nám vyjasn´ı vysvˇetlen´ı u´ cˇ elu integrovaného obvodu Philips PX1011A. Dalˇs´ı dvˇe kapitoly jiˇz popisuj´ı samotnou implementaci logického analyzátoru. Nejdˇr´ıve bylo nakonfigurováno a vygenerováno PCI-Express Endpoint core. Byl pouˇzit 1 kB adresovac´ı pamˇet’ový prostor. Analyzátor má 16 vstupn´ıch kanál˚u a podporuje trigger reaguj´ıc´ı na logické u´ rovnˇe. Vzorky jsou cyklicky ukládány do blokové ram s celkovou kapacitou 511 vzork˚u. Pro ovˇeˇren´ı správného chodu uˇzivatelské aplikace a programu uvnitˇr FPGA byly vytvoˇreny cˇ tyˇri cˇ´ıtaˇce. Na jejich známých posloupnostech se dá jednoduˇse ovˇeˇrit funkˇcnost triggerua záznamu vzork˚u. Vlastn´ım testován´ım byla plnˇe ovˇeˇrena. Mysl´ım si tedy, zˇ e zadán´ı práce bylo splnˇeno. Pokraˇcován´ı práce by mˇelo být zamˇeˇreno na vytvoˇren´ı pokroˇcilých triggerovac´ıch podm´ınek. Dále by bylo vhodné upravit hierarchii aby se daly analyzovat signály v toplevel modulu. Inspirac´ı m˚uzˇ e být napˇr´ıklad hierarchie pouˇzitá u analyzátoru ChipScope.

40


41

LITERATURA [1] Xilinx, Inc. Xilinx UG256, Spartan-3 Starter Kit Board for PCI-Express User Guide v1.3 [online]. UG256 May 23, 2007 [cit. kvˇeten 2010]. Dostupné z URL: . [2] Xilinx, Inc. Xilinx UG331, Spartan-3 Generation FPGA User Guide [online]. UG331 (v1.6) December 3, 2009 [cit. kvˇeten 2010]. Dostupné z URL: . [3] Xilinx, Inc. Xilinx DS099, Spartan-3 FPGA Family data sheet [online]. DS099 December 4, 2009 [cit. kvˇeten 2010]. Dostupné z URL: . [4] Philips Semiconductors PX1011A/PX1012A PCI Express stand-alone X1 PHY [online]. Rev. 02 – 18 May 2006 [cit. kvˇeten 2010]. Dostupné z URL: . [5] National Instruments PCI Express – An Overview of the PCI Express Standard [online]. 13. 8. 2009 [cit. kvˇeten 2010]. Dostupné z URL: . [6] VALACH, Sobˇeslav. Technologie: Sbˇernice PCI Express [online] 18. 5. 2005 [cit. kvˇeten 2010]. Dostupné z URL: . [7] Tektronix, Inc. Your Guide to Selecting the Right Logic Analyzer [online] 3. 2. 2009 [cit. kvˇeten 2010]. Dostupné z URL: . [8] Xilinx, Inc. Xilinx UG029, ChipScope Pro 12.1 Software and Cores [online]. UG029 (v12.1) April 19, 2010 [cit. kvˇeten 2010]. Dostupné z URL: .


42

[9] PECH, Jan. Nebojte se FPGA [online]. 5. 1. 2004 [cit. kvˇeten 2010]. Dostupné z URL: . [10] Jungo Software Technologies Ltd. WinDriverTM PCI/ISA/CardBus User’s Manual [online]. Version 10.1.1, 17. 1. 2010 [cit. kvˇeten 2010]. Dostupné z URL: .


ˇ ˚ VELICIN SEZNAM SYMBOLU, A ZKRATEK ASIC – Application Specific Integrated Circuit CLB – Configurable Logic Block DCM – Digital Clock Manager DDL – Dekay-Locked Loop DDR – Double Data Rate FPGA – Field-Programmable Gate Array GUI – Graphical User Interface HDL – Hardware Description Language I/O – Inputs and Outputs IEEE – Institute of Electrical and Electronics Engineers IOB – Input Output Block IP – Intellectual property ISE – Integrated Software Environment JTAG – Joint Test Advisory Group LUT – Look Up Table MAC – Media Access Control PCI Express – Peripheral Component Interconnect Express PHY – PHYsical layer PIPE – PHY Interface for the PCI Express SSTL 2 – Stub Series Terminated Logic for 2.5 Volts

43


ˇ ILOH ´ SEZNAM PR Pˇr´ıloha 1 – CD Pˇr´ıloha 2 – Fotografie vývojové desky a poˇc´ıtaˇce

ˇ ILOHY ´ PR Pˇr´ıloha 1 CD vloˇzeno do kapsy výtisku práce. Obsahuje tuto práci v elektronické verzi, zdrojové kódy aplikace pro FPGA a grafického rozhran´ı. Pˇr´ıloha 2

44

SBĚRNICE PCI EXPRESS MODUL LOGICKÉHO ANALYZÁTORU

Recommend Documents